KR19990081430A - Solid state imaging device and method for manufacturing same - Google Patents

Abstract

본 발명은 제 1 폴리 게이트와 제 2 폴리 게이트간의 중첩 부분이 없도록하여 중첩부의 예리한 단부에 의한 손상과 제 1 폴리 게이트와 제 2 폴리 게이트간의 내압을 낮출 수 있도록 함으로써 고집적 화소를 제작할 수 있도록 한 고체 촬상 소자 및 그 제조방법에 관한 것으로서, 반도체 기판과, 상기 반도체 기판의 표면내에 형성되는 반대 도전형의 웰 영역과, 상기 웰 영역의 표면에 형성되는 BCCD 영역과, 상기 BCCD 영역의 상측에 일정한 간격을 갖고 스트립 라인 형태로 형성되는 복수개의 제 1 폴리 게이트들과, 상기 제 1 폴리 게이트들과 일정한 간격을 갖으면서 제 1 폴리 게이트들 사이에 형성되는 복수개의 제 2 폴리 게이트들과, 그리고 상기 각 제 1 폴리 게이트 및 제 2 폴리 게이트의 일정영역에 매트릭스 형태로 형성되는 복수개의 광전 변환 영역들을 포함하여 구성됨을 특징으로 한다.According to the present invention, there is no overlapping portion between the first poly gate and the second poly gate so that damage caused by the sharp end of the overlapping portion and the breakdown voltage between the first poly gate and the second poly gate can be lowered, thereby making it possible to fabricate a highly integrated pixel. An imaging device and a method for manufacturing the same, comprising a semiconductor substrate, a well region of an opposite conductivity type formed in a surface of the semiconductor substrate, a BCCD region formed on a surface of the well region, and a constant distance above the BCCD region. A plurality of first poly gates having a strip line shape, a plurality of second poly gates formed between the first poly gates at regular intervals from the first poly gates, and the angles A plurality of photoelectric conversion regions formed in a matrix form on predetermined regions of the first poly gate and the second poly gate. Characterized by configured to include.

Description

고체 촬상 소자 및 그 제조방법Solid state imaging device and method for manufacturing same

본 발명은 고체 촬상 소자에 관한 것으로, 특히 포토 다이오드 제조시 전하 전송극에 의해 발생되는 데드 존(Dead Zone)의 면적을 최소화시키는데 적당한 고체 촬상 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid state image pickup device, and more particularly, to a solid state image pickup device and a method for manufacturing the same, which are suitable for minimizing the area of a dead zone generated by a charge transfer electrode during photodiode manufacture.

일반적으로 고체 촬상 소자는 일정 간격을 갖고 매트릭스 형태로 배열되어 빛의 신호를 전기적인 신호로 변환하여 영상 전하를 생성하는 복수개의 광전 변환 영역과, 수직 방향의 광전 변환 영역의 사이에 각각 형성되어 광전 변환 영역에서 생성된 영상 전하를 수직 방향으로 전송하는 복수개의 수직 전하 전송 영역과, 수직 전송된 영상 전하를 수평으로 전송하기 위한 수평 전하 전송 영역과, 상기 수평 방향으로 전송된 영상 전하를 센싱하여 주변회로부로 출력하는 플로우팅 디퓨전 영역으로 크게 구성된다.In general, a solid-state image pickup device is formed between a plurality of photoelectric conversion regions that are arranged in a matrix form at regular intervals to convert a signal of light into an electrical signal to generate an image charge, and are respectively formed between the photoelectric conversion regions in a vertical direction. A plurality of vertical charge transfer regions for transferring the image charges generated in the conversion region in the vertical direction, a horizontal charge transfer region for horizontally transferring the vertically transferred image charges, and sensing the image charges transferred in the horizontal direction It is largely comprised of the floating diffusion area | region which outputs to a circuit part.

도 1은 일반적인 VCCD의 포텐셜 프로파일(Potential Profile)이다.1 is a potential profile of a typical VCCD.

도 1에 도시한 바와 같이, 전압입력 단자에 입력되는 Vφ1, Vφ2, Vφ3, Vφ4의 클럭 레벨을 변화시키기 위한 전압을 인가하면 전하가 좌측에서 우측으로 전송된다.As shown in Fig. 1, when voltages for changing the clock levels of Vφ1, Vφ2, Vφ3, and Vφ4 input to the voltage input terminal are applied, charges are transferred from left to right.

즉, t = 1일 때 제 1,2 폴리 게이트 및 제 4,5 폴리 게이트 HIGH 전압이 걸리므로 이곳의 에너지 레벨이 내려가는 하측이 포텐셜 웰의 바닥이 된다.That is, when t = 1, since the first and second poly gates and the fourth and fifth poly gate HIGH voltages are applied, the bottom of the potential well becomes the lower side where the energy level decreases.

이어, t = 2가 되면 제 3,7 폴리 게이트에 HIGH 전압이 걸리므로 이곳의 에너지 레벨이 내려가고, t = 3이 되면 제 1,5 폴리 게이트에 LOW 전압이 걸리므로 에너지 레벨이 올라간다.Subsequently, when t = 2, the high voltage is applied to the third and seventh poly gates, and thus the energy level decreases. When t = 3, the energy level is increased because the first and fifth poly gates are applied low.

한편, t = 4가 되면 제 4,8 폴리 게이트에 HIGH 전압이 걸리므로 에너지 레벨이 내려가고, t = 5가 되면 제 2,6 폴리 게이트에 LOW 전압이 걸리어 에너지 레벨이 올라간다.On the other hand, when t = 4, the high voltage is applied to the fourth and eighth poly gates, and the energy level decreases. When t = 5, the energy level is increased by applying the LOW voltage to the second and sixth polygates.

그리고 t = 6이 되면 제 1,5 폴리 게이트에 HIGH 전압이 걸리어 에너지 레벨이 내려가고, t = 7이 되면 제 3,7 폴리 게이트에 LOW 전압이 걸리므로 에너지 레벨이 올라온다.When t = 6, the high voltage is applied to the first and fifth poly gates to decrease the energy level. When t = 7, the energy level is raised since the LOW voltage is applied to the third and seventh poly gates.

이어, t = 8이 되면 제 2,6 폴리 게이트에 HIGH 전압이 걸리어 에너지 레벨이 내려가고, t = 9가 되면 t = 1의 경우와 동일하게 되어 다음번 일련의 VCCD 클럭 펄스를 대기하게 된다.Then, when t = 8, the high voltage is applied to the second and sixth poly gates, and the energy level is lowered. When t = 9, the energy level is the same as in the case of t = 1, waiting for the next series of VCCD clock pulses.

도 2는 종래의 고체 촬상 소자의 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 구조 단면도이다.2 is a plan view of a conventional solid-state imaging device, and FIG. 3 is a structural cross-sectional view taken along the line II ′ of FIG. 2.

먼저, N형 반도체 기판(11)의 표면내에 P-웰 영역(12)이 형성되어 있고, 상기 P-웰 영역(12)의 표면에 BCCD 영역(13)이 형성되어 있으며, 상기 BCCD 영역(13)이 형성된 반도체 기판(11)위에 일정간격을 갖고 제 1 절연막(14)을 개재하여 복수개의 제 1 폴리 게이트(15)들이 형성되어 있다.First, a P-well region 12 is formed in the surface of the N-type semiconductor substrate 11, a BCCD region 13 is formed on the surface of the P-well region 12, and the BCCD region 13 is formed. ), A plurality of first poly gates 15 are formed on the semiconductor substrate 11 on which the semiconductor substrate 11 is formed, with a predetermined interval therebetween, via the first insulating layer 14.

그리고 상기 제 1 폴리 게이트(15)들을 포함한 반도체 기판(11)의 전면에 제 2 절연막(16)이 형성되어 있고, 상기 제 2 절연막(16)상에 상기 각 제 1 폴리 게이트(15)들의 사이에 상기 각 제 1 폴리 게이트(15)와 일정부분이 중첩되면서 복수개의 제 2 폴리 게이트(17)들이 형성되어 있으며, 상기 각 제 1 폴리 게이트(15) 및 제 2 폴리 게이트(17)의 일정영역에 매트릭스 형태로 이루어진 복수개의 광전 변환 영역(PD)(18)들이 구성되어 있다.A second insulating film 16 is formed on the entire surface of the semiconductor substrate 11 including the first poly gates 15, and between the first poly gates 15 on the second insulating film 16. A plurality of second poly gates 17 are formed while a predetermined portion overlaps each of the first poly gates 15, and a predetermined region of each of the first poly gates 15 and the second poly gates 17 is formed. A plurality of photoelectric conversion regions (PDs) 18 formed in a matrix form are formed in the substrate.

그러나 상기와 같은 종래 기술의 고체 촬상 소자에 있어서 다음과 같은 문제점이 있었다.However, the following problems have arisen in the above-mentioned solid-state imaging device of the prior art.

즉, 제 1 폴리 게이트와 제 2 폴리 게이트가 중첩되어 있어 중첩부의 예리한 단부에 의한 손상과 전송 전극간의 내압을 낮추기가 어렵고, 또한 중첩되는 구간의 면적을 좁히는 데에도 한계가 있어 고집적 화소(High Density)의 제작에 한계가 있다.That is, since the first poly gate and the second poly gate are overlapped, it is difficult to reduce damage due to the sharp edges of the overlapping portion and the breakdown voltage between the transfer electrodes, and there is a limit in narrowing the area of the overlapping section. There is a limit to the production of).

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 제 1 폴리 게이트와 제 2 폴리 게이트간의 중첩 부분이 없도록하여 중첩부의 예리한 단부에 의한 손상과 제 1 폴리 게이트와 제 2 폴리 게이트간의 내압을 낮출 수 있도록 함으로써 고집적 화소를 제작할 수 있도록 한 고체 촬상 소자 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, so that there is no overlapping portion between the first poly gate and the second poly gate to reduce damage caused by the sharp end of the overlapping portion and lower the breakdown voltage between the first poly gate and the second poly gate. It is an object of the present invention to provide a solid-state imaging device and a method of manufacturing the same, which enable the production of highly integrated pixels.

도 1은 일반적인 VCCD의 포텐셜 프로파일1 is a potential profile of a typical VCCD

도 2는 종래의 고체 촬상 소자의 평면도2 is a plan view of a conventional solid-state imaging device

도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 구조단면도3 is a cross-sectional view taken along the line II ′ of FIG. 2;

도 4는 본 발명에 의한 고체 촬상 소자를 나타낸 평면도4 is a plan view showing a solid-state imaging device according to the present invention

도 5는 도 4의 Ⅱ-Ⅱ'선에 따른 구조단면도5 is a cross-sectional view taken along the line II-II 'of FIG.

도 6a 내지 도 6d는 본 발명의 제 1 실시예에 의한 고체 촬상 소자의 제조방법을 나타낸 공정평면도6A to 6D are process plan views showing a method of manufacturing a solid-state imaging device according to a first embodiment of the present invention.

도 7a 내지 도 7d는 도 6a 내지 도 6d의 Ⅲ-Ⅲ'선에 따른 공정단면도7A to 7D are cross-sectional views taken along line III-III ′ of FIGS. 6A to 6D.

도 8a 내지 도 8c는 본 발명의 제 2 실시예에 의한 고체 촬상 소자의 제조방법을 나타낸 공정평면도8A to 8C are process plan views showing a method of manufacturing a solid-state imaging device according to a second embodiment of the present invention.

도 9a 내지 도 9c는 도 8a 내지 도 8c의 Ⅳ-Ⅳ'선에 따른 공정단면도9A to 9C are cross-sectional views taken along line IV-IV ′ of FIGS. 8A to 8C.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21,31 : N형 반도체 기판 22,32 : P-웰 영역21,31: N-type semiconductor substrate 22,32: P-well region

23,33 : BCCD 영역 24,34 : 제 1 절연막23,33 BCCD region 24,34 first insulating film

25,35 : 제 1 폴리 게이트 26,36 : 제 2 절연막25,35: first poly gate 26,36: second insulating film

27,37a : 제 2 폴리 게이트 28 : 광전 변환 영역27,37a: second poly gate 28: photoelectric conversion region

상기와 같은 목적을 달성하기 위한 본 발명에 의한 고체 촬상 소자는 반도체 기판과, 상기 반도체 기판의 표면내에 형성되는 반대 도전형의 웰 영역과, 상기 웰 영역의 표면에 형성되는 BCCD 영역과, 상기 BCCD 영역의 상측에 일정한 간격을 갖고 스트립 라인 형태로 형성되는 복수개의 제 1 폴리 게이트들과, 상기 제 1 폴리 게이트들과 일정한 간격을 갖으면서 제 1 폴리 게이트들 사이에 형성되는 복수개의 제 2 폴리 게이트들과, 그리고 상기 각 제 1 폴리 게이트 및 제 2 폴리 게이트의 일정영역에 매트릭스 형태로 형성되는 복수개의 광전 변환 영역들을 포함하여 구성됨을 특징으로 한다.A solid-state imaging device according to the present invention for achieving the above object includes a semiconductor substrate, a well region of an opposite conductivity type formed in the surface of the semiconductor substrate, a BCCD region formed on the surface of the well region, and the BCCD A plurality of first poly gates formed in a strip line shape at regular intervals on the upper side of the region, and a plurality of second poly gates formed between the first poly gates at regular intervals with the first poly gates; And a plurality of photoelectric conversion regions formed in a matrix form in a predetermined region of each of the first poly gate and the second poly gate.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의해 고체 촬상 소자의 제조방법은 제 1 도전형 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계와, 상기 웰 영역의 표면에 BCCD 영역을 형성하는 단계와, 상기 BCCD 영역이 형성된 반도체 기판상에 스트립 라인 형태로 일정한 간격을 갖도록 복수개의 제 1 폴리 게이트들을 형성하는 단계와, 상기 각 제 1 폴리 게이트들을 포함한 반도체 기판의 전면에 절연막 및 폴리 실리콘을 차례로 증착하는 단계와, 상기 폴리 실리콘을 선택적으로 제거하여 상기 각 제 1 폴리 게이트들의 사이에 제 1 폴리 게이트와 일정한 간격을 갖는 복수개의 제 2 폴리 게이트들을 형성하는 단계와, 상기 각 제 1 폴리 게이트들의 상부에 형성된 절연막을 선택적으로 제거하는 단계와, 그리고 상기 각 제 1 폴리 게이트 및 제 2 폴리 게이트들을 선택적으로 제거하여 매트릭스 형태를 갖는 복수개의 광전 변환 영역들을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, according to the present invention for achieving the above object, a method of manufacturing a solid-state imaging device is to form a second conductivity type well region in the surface of the first conductivity-type semiconductor substrate, BCCD region on the surface of the well region Forming a plurality of first poly gates at regular intervals in the form of strip lines on the BCCD region on which the BCCD region is formed, and forming an insulating film on the front surface of the semiconductor substrate including the first poly gates. Depositing polysilicon in sequence, selectively removing the polysilicon to form a plurality of second polygates having a predetermined distance from the first polygate between the first polygates; Selectively removing the insulating film formed over the first poly gates, and each of the first poly gates and And selectively removing the second poly gates to form a plurality of photoelectric conversion regions having a matrix form.

이하, 첨부된 도면을 참고하여 본 발명에 의한 고체 촬상 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a solid-state imaging device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의한 고체 촬상 소자를 나타낸 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ'선에 따른 구조단면도이다.4 is a plan view showing a solid-state imaging device according to the present invention, Figure 5 is a structural cross-sectional view taken along the line II-II 'of FIG.

도 4 및 도 5에 도시한 바와 같이, N형 반도체 기판(21)의 표면내에 P-웰 영역(22)이 형성되어 있고, 상기 P-웰 영역(22)의 표면에 전하 전송 영역인 BCCD 영역(23)이 형성되어 있으며, 상기 BCCD 영역(23)이 형성된 반도체 기판(21)상에 일정한 간격을 갖고 스트립 라인 형태로 제 1 절연막(24)을 개재하여 복수개의 제 1 폴리 게이트(25)들이 형성되어 있다.As shown in FIGS. 4 and 5, a P-well region 22 is formed in the surface of the N-type semiconductor substrate 21, and a BCCD region, which is a charge transfer region, is formed on the surface of the P-well region 22. A plurality of first poly gates 25 are formed on the semiconductor substrate 21 on which the BCCD region 23 is formed, and the plurality of first poly gates 25 are formed through the first insulating layer 24 in the form of a strip line. Formed.

그리고 상기 각 제 1 폴리 게이트(25)들의 사이에 제 2 절연막(26)을 두고 복수개의 제 2 폴리 게이트(27a)들이 형성되어 있고, 상기 각 제 1 폴리 게이트(25)와 제 2 폴리 게이트(27a)의 일정영역에 매트릭스 형태로 복수개의 광전 변환 영역(28)들이 형성되어 있다.A plurality of second poly gates 27a are formed between the first poly gates 25 with a second insulating layer 26 therebetween, and the first poly gates 25 and the second poly gates 25 are formed. A plurality of photoelectric conversion regions 28 are formed in a matrix in a predetermined region of 27a.

도 6a 내지 도 6d는 본 발명의 제 1 실시예에 의한 고체 촬상 소자의 제조방법을 나타낸 공정평면도이고, 도 7a 내지 도 7d는 도 6a 내지 도 6d의 Ⅲ-Ⅲ'선에 따른 공정단면도이다.6A to 6D are process plan views illustrating a method of manufacturing a solid-state imaging device according to a first exemplary embodiment of the present invention, and FIGS. 7A to 7D are process cross-sectional views taken along line III-III ′ of FIGS. 6A to 6D.

도 6a 및 도 7a에 도시한 바와 같이, N형 반도체 기판(21)의 전면에 P형 불순물 이온을 주입하여 표면내에 P-웰 영역(22)을 형성하고, 상기 P-웰 영역(22)에 전하 전송 영역인 BCCD 영역(23)을 형성한다.As shown in FIGS. 6A and 7A, P-type impurity ions are implanted into the entire surface of the N-type semiconductor substrate 21 to form a P-well region 22 in the surface, and in the P-well region 22. BCCD region 23, which is a charge transfer region, is formed.

이어, 상기 BCCD 영역(23)이 형성된 반도체 기판(21)위에 제 1 절연막(24)과 제 1 폴리 실리콘(도면에 도시하지 않음)을 차례로 증착한 후, 사진석판술 및 식각공정으로 상기 제 1 폴리 실리콘과 제 1 절연막(24)을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 제 1 폴리 게이트(25)들을 스트립 라인(stripe line) 형태로 형성한다.Subsequently, the first insulating film 24 and the first polysilicon (not shown) are sequentially deposited on the semiconductor substrate 21 on which the BCCD region 23 is formed, and then the first photolithography and etching process are performed. The polysilicon and the first insulating layer 24 are selectively removed to form a plurality of first poly gates 25 having a predetermined interval in a strip line shape.

그리고 상기 각 제 1 폴리 게이트(25)들을 포함한 반도체 기판(21)의 전면에 제 2 절연막(26)을 증착한다.The second insulating layer 26 is deposited on the entire surface of the semiconductor substrate 21 including the first poly gates 25.

도 6b 및 도 7b에 도시한 바와 같이, 상기 제 2 절연막(26)상에 제 2 폴리 실리콘(27)을 증착한다.As shown in FIGS. 6B and 7B, a second polysilicon 27 is deposited on the second insulating layer 26.

도 6c 및 도 7c에 도시한 바와 같이, 상기 제 2 절연막(26)의 표면이 노출되도록 상기 제 2 폴리 실리콘(27)의 전면에 에치백(etch back) 공정을 실시하여 상기 각 제 1 폴리 게이트(25)들의 사이에 복수개의 제 2 폴리 게이트(27a)들을 형성한다.6C and 7C, an etch back process is performed on the entire surface of the second polysilicon 27 so that the surface of the second insulating layer 26 is exposed. A plurality of second poly gates 27a are formed between the 25 portions.

도 6d 및 도 7d에 도시한 바와 같이, 상기 각 제 1 폴리 게이트(25)들의 상부에 형성된 제 2 절연막(26)을 선택적으로 제거한 후, 사진석판술 및 식각공정으로 상기 제 1 폴리 게이트(25)와 제 2 폴리 게이트(27a)를 선택적으로 제거하여 매트릭스 형태를 갖는 복수개의 광전 변환 영역(PD)(28)들을 형성한다.6D and 7D, after selectively removing the second insulating layer 26 formed on the first poly gates 25, the first poly gate 25 is formed by photolithography and etching. ) And the second poly gate 27a are selectively removed to form a plurality of photoelectric conversion regions PD having a matrix form.

도 8a 내지 도 8c는 본 발명의 제 2 실시예에 의한 고체 촬상 소자의 제조방법을 나타낸 공정평면도이고, 도 9a 내지 도 9c는 도 8a 내지 도 8c의 Ⅳ-Ⅳ'선에 따른 공정단면도이다.8A to 8C are process plan views illustrating a method of manufacturing a solid-state imaging device according to a second exemplary embodiment of the present invention, and FIGS. 9A to 9C are process cross-sectional views taken along line IV-IV ′ of FIGS. 8A to 8C.

도 8a 및 도 9a에 도시한 바와 같이, N형 반도체 기판(31)의 표면내에 P-웰 영역(32)을 형성하고, 상기 P-웰 영역(32)의 표면에 전하 전송 영역인 BCCD 영역(33)을 형성한다.As shown in FIGS. 8A and 9A, the P-well region 32 is formed in the surface of the N-type semiconductor substrate 31, and the BCCD region, which is a charge transfer region, is formed on the surface of the P-well region 32. 33).

이어, 상기 BCCD 영역(33)이 형성된 반도체 기판(31)위에 제 1 절연막(34)과 제 1 폴리 실리콘(도면에 도시하지 않음)을 차례로 증착한 후, 사진석판술 및 식각공정으로 상기 제 1 폴리 실리콘과 제 1 절연막(34)을 선택적으로 제거하여 복수개의 제 1 폴리 게이트(35)들을 형성한다.Subsequently, the first insulating film 34 and the first polysilicon (not shown) are sequentially deposited on the semiconductor substrate 31 on which the BCCD region 33 is formed, followed by photolithography and etching. The plurality of first poly gates 35 are formed by selectively removing the polysilicon and the first insulating layer 34.

그리고 상기 각 제 1 폴리 게이트(35)들을 포함한 반도체 기판(31)의 전면에 제 2 절연막(36)을 증착한다.The second insulating layer 36 is deposited on the entire surface of the semiconductor substrate 31 including the first poly gates 35.

도 8b 및 도 9b에 도시한 바와 같이, 상기 제 2 절연막(36)상에 제 2 폴리 실리콘(도면에 도시하지 않음)을 증착하고, 사진석판술 및 식각공정을 이용하여 제 2 폴리 실리콘을 선택적으로 제거하여 복수개의 제 2 폴리 실리콘 패턴(37)들을 형성한다.As shown in FIGS. 8B and 9B, a second polysilicon (not shown) is deposited on the second insulating layer 36, and the second polysilicon is selectively selected using photolithography and etching processes. As a result, the plurality of second polysilicon patterns 37 are formed.

이때 상기 각 제 2 폴리 실리콘 패턴(37)들은 상기 제 1 폴리 게이트(35)와 간격을 유지해야 하는 방향으로 잔류하게 된다.At this time, the second polysilicon patterns 37 remain in a direction in which the second polysilicon patterns 37 are to be spaced apart from the first poly gate 35.

도 8c 및 도 9c에 도시한 바와 같이, 상기 각 제 1 폴리 게이트(35)의 표면과 동일한 높이가 되도록 상기 제 2 폴리 실리콘 패턴(37)의 전면에 에치백(etch back) 공정을 실시하여 상기 각 제 1 폴리 게이트(35)들의 사이에 제 2 폴리 게이트(37a)를 형성한다.As shown in FIGS. 8C and 9C, an etch back process is performed on the entire surface of the second polysilicon pattern 37 to have the same height as that of each of the first poly gates 35. A second poly gate 37a is formed between each first poly gate 35.

여기서 상기 각 제 1 폴리 게이트(35)와 제 2 폴리 게이트(37a)는 제 2 절연막(36)에 의해 격리되어 있다.The first poly gate 35 and the second poly gate 37a are separated from each other by the second insulating film 36.

이후 공정은 도면에 도시하지 않았지만 제 1 실시예와 같이 상기 제 1 폴리 게이트(35)의 상부에 형성된 제 2 절연막(36)을 제거한 후, 사진석판술 및 식각공정으로 상기 제 1 폴리 게이트(35)와 제 2 폴리 게이트(37a)를 선택적으로 제거하여 매트릭스 형태를 갖는 복수개의 광전 변환 영역들을 형성한다.Since the process is not shown in the drawing, after removing the second insulating film 36 formed on the first poly gate 35 as in the first embodiment, the first poly gate 35 is subjected to photolithography and etching. ) And the second poly gate 37a are selectively removed to form a plurality of photoelectric conversion regions having a matrix form.

이상에서 설명한 바와 같이 본 발명에 의한 고체 촬상 소자 및 그 제조방법에 있어서 다음과 같은 효과가 있다.As described above, the solid-state image sensor and the method of manufacturing the same according to the present invention have the following effects.

첫째, 제 1 폴리 게이트와 제 2 폴리 게이트간의 중첩 부분을 제거함으로써 중첩부의 예리한 단부에 의한 손상을 방지함과 동시에 전송 전극간의 내압을 낮출 수 있다.First, by removing the overlapping portion between the first poly gate and the second poly gate, it is possible to prevent damage by the sharp end of the overlapping portion and to lower the breakdown voltage between the transfer electrodes.

둘째, 제 1 폴리 게이트와 제 2 폴리 게이트를 형성한 후에 광전 변환 영역을 제 1 폴리 게이트와 제 2 폴리 게이트를 동시에 식각하여 형성함으로써 미스 얼라인 에러(Miss Align Error)를 방지할 수 있다.Second, after forming the first poly gate and the second poly gate, the misalignment error may be prevented by simultaneously forming the photoelectric conversion region by etching the first poly gate and the second poly gate.

셋째, 제 1 폴리 게이트와 제 2 폴리 게이트의 중첩 부분을 없애고 광전 변환 영역을 제 1 폴리 게이트 및 제 2 폴리 게이트를 동시에 식각하여 형성함으로써 고집적 화소를 용이하게 형성할 수 있다.Third, a highly integrated pixel can be easily formed by eliminating an overlapping portion of the first poly gate and the second poly gate and forming the photoelectric conversion region by simultaneously etching the first poly gate and the second poly gate.

Claims (6)

반도체 기판과,A semiconductor substrate, 상기 반도체 기판의 표면내에 형성되는 반대 도전형의 웰 영역과,A well region of an opposite conductivity type formed in the surface of the semiconductor substrate, 상기 웰 영역의 표면에 형성되는 BCCD 영역과,A BCCD region formed on a surface of the well region, 상기 BCCD 영역의 상측에 일정한 간격을 갖고 스트립 라인 형태로 형성되는 복수개의 제 1 폴리 게이트들과,A plurality of first poly gates formed in a strip line shape at regular intervals above the BCCD region; 상기 제 1 폴리 게이트들과 일정한 간격을 갖으면서 제 1 폴리 게이트들 사이에 형성되는 복수개의 제 2 폴리 게이트들과,A plurality of second poly gates formed between the first poly gates and having a predetermined distance from the first poly gates; 상기 각 제 1 폴리 게이트 및 제 2 폴리 게이트의 일정영역에 매트릭스 형태로 형성되는 복수개의 광전 변환 영역들을 포함하여 구성됨을 특징으로 하는 고체 촬상 소자.And a plurality of photoelectric conversion regions formed in a matrix form in a predetermined region of each of the first poly gate and the second poly gate. 제 1 항에 있어서,The method of claim 1, 상기 제 1 폴리 게이트와 제 2 폴리 게이트는 절연막으로 절연되어 있는 것을 특징으로 하는 고체 촬상 소자.And the first poly gate and the second poly gate are insulated with an insulating film. 제 1 도전형 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계;Forming a second conductivity type well region in the surface of the first conductivity type semiconductor substrate; 상기 웰 영역의 표면에 BCCD 영역을 형성하는 단계;Forming a BCCD region on the surface of the well region; 상기 BCCD 영역이 형성된 반도체 기판상에 스트립 라인 형태로 일정한 간격을 갖도록 복수개의 제 1 폴리 게이트들을 형성하는 단계;Forming a plurality of first poly gates at regular intervals in a strip line shape on the BCCD semiconductor substrate on which the BCCD region is formed; 상기 각 제 1 폴리 게이트들을 포함한 반도체 기판의 전면에 절연막 및 폴리 실리콘을 차례로 증착하는 단계;Sequentially depositing an insulating film and polysilicon on the front surface of the semiconductor substrate including the first poly gates; 상기 폴리 실리콘을 선택적으로 제거하여 상기 각 제 1 폴리 게이트들의 사이에 제 1 폴리 게이트와 일정한 간격을 갖는 복수개의 제 2 폴리 게이트들을 형성하는 단계;Selectively removing the polysilicon to form a plurality of second polygates having a predetermined distance from the first polygate between each of the first polygates; 상기 각 제 1 폴리 게이트들의 상부에 형성된 절연막을 선택적으로 제거하는 단계;Selectively removing an insulating layer formed on each of the first poly gates; 상기 각 제 1 폴리 게이트 및 제 2 폴리 게이트들을 선택적으로 제거하여 매트릭스 형태를 갖는 복수개의 광전 변환 영역들을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고체 촬상 소자의 제조방법.And selectively removing each of the first poly gate and the second poly gate to form a plurality of photoelectric conversion regions having a matrix form. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 폴리 게이트는 폴리 실리콘을 에치백하여 형성함을 특징으로 하는 고체 촬상 소자의 제조방법.And wherein the second poly gate is formed by etching back polysilicon. 제 3 항에 있어서,The method of claim 3, wherein 상기 광전 변환 영역은 상기 제 1 폴리 게이트와 제 2 폴리 게이트를 동시에 식각하여 형성함을 특징으로 하는 고체 찰상 소자의 제조방법.And the photoelectric conversion region is formed by simultaneously etching the first poly gate and the second poly gate. 제 1 도전형 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계;Forming a second conductivity type well region in the surface of the first conductivity type semiconductor substrate; 상기 웰 영역의 표면에 BCCD 영역을 형성하는 단계;Forming a BCCD region on the surface of the well region; 상기 BCCD 영역이 형성된 반도체 기판상에 스트립 라인 형태로 일정한 간격을 갖도록 복수개의 제 1 폴리 게이트들을 형성하는 단계;Forming a plurality of first poly gates at regular intervals in a strip line shape on the BCCD semiconductor substrate on which the BCCD region is formed; 상기 각 제 1 폴리 게이트를 포함한 반도체 기판의 전면에 절연막 및 폴리 실리콘을 차례로 증착하는 단계;Sequentially depositing an insulating film and polysilicon on the front surface of the semiconductor substrate including each of the first poly gates; 상기 폴리 실리콘을 선택적으로 제거하여 상기 제 1 폴리 게이트와 일정한 간격을 유지해야 하는 방향으로 복수개의 폴리 실리콘 패턴 라인을 형성하는 단계;Selectively removing the polysilicon to form a plurality of polysilicon pattern lines in a direction in which the polysilicon is to be kept at a constant distance from the first polygate; 상기 폴리 실리콘 패턴의 전면에 에치백공정을 실시하여 상기 각 제 1 폴리 게이트와 일정한 간격을 갖도록 제 1 폴리 게이트들의 사이에 복수개의 제 2 폴리 게이트들을 형성하는 단계;Performing a etch back process on the entire surface of the polysilicon pattern to form a plurality of second poly gates between the first poly gates to have a predetermined distance from each of the first poly gates; 상기 제 1 폴리 게이트의 상부에 형성된 절연막을 선택적으로 제거하는 단계;Selectively removing the insulating layer formed on the first poly gate; 상기 제 1 폴리 게이트 및 제 2 폴리 게이트를 선택적으로 제거하여 매트릭스 형태를 갖는 복수개의 광전 변환 영역들을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고체 촬상 소자의 제조방법.And selectively removing the first poly gate and the second poly gate to form a plurality of photoelectric conversion regions having a matrix form.