KR19990075781A - Parallel FIR filter system with digital interpolation - Google Patents
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Abstract
본 발명은 디지털 인터폴레이션 기능이 있는 병렬 FIR 필터 시스템에 관한 것으로, 특히 디지털 필터 시스템을, 입력 심벌에 제로 심벌을 삽입하는 디지털 인터폴레이션 처리와 FIR 필터 처리를 하기 위하여 디지털 FIR 필터를 병렬로 연결하고 전체 필터 계수를 각 필터에 적절히 나누어 동시에 데이터를 처리하는 병렬 FIR 필터군(31)과; 상기 각 FIR 필터들에 대한 계수값을 입력시키기 위한 계수 메모리(32)와; 상기 계수 메모리와 FIR 필터군의 제어를 위한 신호를 만들어 내는 제어부(33)와; 상기 FIR 필터군내의 각 FIR 필터들의 출력을 순차적으로 출력하여 하나의 출력으로 다중화하는 다중화(multiplexer) 출력부(34)로 구성함으로써, 입력 심벌 사이에 제로 심벌을 삽입하여 심벌율을 높이는 디지털 인터폴레이션 기능과 필터 탭(tap) 수의 확장 및 FIR 필터의 문제점인 연산처리 처리의 효율을 높인 고성능의 FIR 필터 시스템을 용이하게 구현할 수 있는 것이다.In particular, the present invention relates to a parallel FIR filter system having a digital interpolation function. More particularly, the present invention relates to a digital FIR filter system in which a digital FIR filter is connected in parallel to perform digital interpolation processing and FIR filter processing for inserting zero symbols into input symbols, A parallel FIR filter group 31 for dividing coefficients into respective filters and simultaneously processing the data; A coefficient memory (32) for inputting a coefficient value for each of the FIR filters; A control unit (33) for generating a signal for controlling the coefficient memory and the FIR filter group; And a multiplexer output unit 34 for sequentially outputting the outputs of the FIR filters in the FIR filter group and multiplexing the outputs of the FIR filters into one output. Thus, a digital interpolation function for increasing a symbol rate by inserting a zero symbol between input symbols It is possible to easily implement a high-performance FIR filter system in which the number of filter taps and the number of filter tapes are increased and the efficiency of the arithmetic processing process, which is a problem of the FIR filter, is increased.
Description
본 발명은 디지털 인터폴레이션 기능이 있는 범용 병렬 FIR(Finite Impulse Response) 필터 시스템에 관한 것으로, 좀 더 상세하게는 FIR 필터를 병렬로 결합하여 입력 데이터의 디지털 인터폴레이션 효과와 함께 샘플링 주파수의 향상 및 필터 탭(tap) 수의 증대를 도모할 수 있도록 발명한 것이다.The present invention relates to a general-purpose parallel FIR (Finite Impulse Response) filter system having a digital interpolation function, more specifically, to a FIR (Finite Impulse Response) filter system having a digital interpolation function, the number of tapes can be increased.
필터라 함은 신호의 파형 모양이나 주파수의 크기 및 위상 특성을 원하는 형태로 바꾸어주는 시스템이나 네트워크를 의미한다.The term filter refers to a system or network that changes the waveform shape, frequency magnitude, and phase characteristics of a signal to a desired shape.
일반적으로 필터는 주로 통신 채널 상에서 신호로부터 어떤 특정 정보를 뽑아 내거나 둘 이상의 신호를 분리 또는 결합하는 목적으로 사용된다.In general, filters are mainly used for extracting certain specific information from a signal on a communication channel or for separating or combining two or more signals.
또한, 디지털 필터는 이러한 필터 특성을 얻기 위해 디지털 입력신호로부터 디지털 출력신호를 만들어내는, 하드웨어나 소프트웨어로 구현된 수학 알고리즘을 의미하며 크게 FIR필터와 IIR필터로 구분할 수 있다.Also, a digital filter means a mathematical algorithm implemented by hardware or software, which produces a digital output signal from a digital input signal in order to obtain such filter characteristics, and can be roughly divided into an FIR filter and an IIR filter.
FIR 필터 시스템은 선형 위상 특성과 그 구현의 용이함으로 디지털 통신 분야에서 널리 쓰이고 있으나, sharp cut-off 특성을 위해서는 IIR 필터보다 많은 필터 탭이 있어야 하므로 구현 시 더 많은 처리시간과 메모리를 필요로 하게 된다.The FIR filter system is widely used in the field of digital communication due to its linear phase characteristics and ease of implementation, but requires more processing time and memory in implementation, since there are more filter taps than IIR filters for sharp cut-off characteristics .
다음 식은 일반적인 FIR 필터의 입출력 방정식으로써, 여기서 x[n]은 입력, h[n]은 필터의 임펄스 응답(impulse response), y[n]은 출력을 나타낸다.The following equation is a general FIR filter input / output equation, where x [n] is the input, h [n] is the impulse response of the filter, and y [n] is the output.
물론 이러한 FIR 필터의 순차적인 처리 시간 지연에 의한 단점을 극복하기 위해 병렬 구조를 채용한 FIR 필터도 많이 제안이 되었다.Of course, many FIR filters employing a parallel structure have been proposed to overcome the drawbacks of the sequential processing time delay of such FIR filters.
그러나 기존의 방법들은 하나의 FIR 필터의 탭을 여러 블록으로 분할한 후 한꺼번에 더하는 단일한 구조의 FIR 필터이며 여기서 제안하는 필터는 FIR 필터들을 병렬로 결합한 병렬 구조의 FIR 필터라는데 차이점이 있다.However, the conventional methods are FIR filters of a single structure that divides the tabs of one FIR filter into several blocks and adds them all at once. The proposed filter is a parallel-structured FIR filter that combines FIR filters in parallel.
인터폴레이션은 일반적으로 D/A(Digital to Analog)변환기에서 디지털 샘플링된 데이터로부터 아날로그신호를 복원해 내는 과정을 의미하지만 디지털 인터폴레이션이란 입력 심벌 사이에 원하는 증가율 만큼의 zero심벌을 삽입하는 것을 의미한다.Interpolation generally refers to a process of restoring an analog signal from digitally sampled data in a digital-to-analog (A / D) converter, but digital interpolation means inserting zero symbols as many as the desired rate of increase between input symbols.
이런 과정을 통하여 심벌율(symbol rate)이 인터폴레이션 팩터(interpolation factor) 만큼 증가되며 이는 주파수 스펙트럼에서 처리 가능한 영역이 확대됨을 의미한다.Through this process, the symbol rate is increased by an interpolation factor, which means that the region that can be processed in the frequency spectrum is expanded.
이렇게 확장된 주파수 스펙트럼은 원하는 대역의 필터 처리를 용이하게 하여 주며 또한 다음 단에서 D/A(Digital to Analog)변환기를 사용할 시 샘플-홀드(sample and hold)에 의해 발생하는 상위주파수 영역의 감쇠(aperture effect)를 줄이는 역할을 한다.The extended frequency spectrum facilitates filter processing of the desired band and also attenuates the upper frequency domain caused by sample and hold when using a digital to analog (D / A) converter at the next stage aperture effect.
일반적으로 FIR 필터를 이용하여 디지털 신호를 디지털 인터폴레이션 및 필터링하여 다시 아날로그신호로 바꾸는 경우 종래에 있어서의 예를 들면 도 1과 같이 시스템을 구성한다.Generally, when a digital signal is digitally interpolated and filtered using an FIR filter and then converted into an analog signal, a conventional system is configured as shown in FIG. 1, for example.
즉, 디지털 입력 심벌(1)에서 출력되는 데이터에 제로 심벌 삽입부 또는 인터폴레이션부(2)에서 제로 심벌을 삽입하고(디지털 인터폴레이션) 이를 213 텝(h[0]-h[213])과 수 개의 지연기(Z-1), 곱셈기 및 가산기로 이루어진 FIR 필터부(3)의 입력으로 사용하는 구성으로 되어 있었다.That is, a zero symbol is inserted (digital interpolation) in the zero symbol insertion unit or the interpolation unit 2 to the data output from the digital input symbol 1, and 213 taps (h [0] -h [213] The delay unit (Z- 1 ), the multiplier, and the adder.
물론, FIR 필터의 경우 앞서 언급한 바와 같이 병렬로 구현이 가능하므로 자체적인 처리시간의 단축 등 효율성의 증대는 기대할 수 있으며, 전체적으로 다양한 구성 방법이 가능하나, 어느 경우든지 결과적으로 FIR 필터는 인터폴레이션에 의해 증가된 클럭 주파수가 동작속도이어야 하며 좋은 필터 특성을 내기 위해서는 많은 탭(tap) 수와 연산을 필요로 한다.Of course, the FIR filter can be implemented in parallel as mentioned above, so that it is expected to increase the efficiency, such as shortening the processing time by itself. Various methods can be used as a whole, but in any case, The increased clock frequency must be the operating speed and many tabs and calculations are required to achieve good filter characteristics.
일반적인 디지털 필터 시스템의 경우 내부적인 연산에 의한 처리 속도의 지연으로 필터 차수의 증대에 한계가 있다.In the case of a general digital filter system, there is a limit to the increase of the filter order due to the delay of the processing speed by the internal operation.
즉 현실적으로 고속의 처리 능력을 갖는 시스템을 구현하는데 비용 문제와 처리속도 등 제약이 따르게 된다.In other words, realistic implementation of a system with high-speed processing capability is constrained by cost problems and processing speed.
또한 인터폴레이션을 하지 않았을 경우에는 다음 단에 D/A변환기가 연결되어있을 경우 애퍼튜어 효과(aperture effect)에 의한 상측 대역 신호 감쇠로 인하여 어느 정도 왜곡된 주파수 응답을 감수해야 하는데, 이러한 문제는 디지털 통신 시스템이나 전자 기기 등 아날로그로의 신호 변환을 해야 하는 많은 시스템에서 중요하게 고려되는 사항이다.In the case where the D / A converter is connected to the next stage, if the interpolation is not performed, the distorted frequency response due to the upper band signal attenuation due to the aperture effect should be applied. This is an important consideration in many systems that require signal conversion to analog, such as systems or electronics.
본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 안출한 것으로, 입력 디지털 데이터에 대한 임의 팩터(factor)의 디지털 인터폴레이션을 하며, 데이터 연산 처리의 병렬화로 신호 처리 효율을 높여서 고속의 샘플링 주파수를 구현할 수 있고, 또 다음 단에 D/A변환기 연결시 필연적인 상측 주파수 대역의 신호 감쇠를 극소화하는 등, 경제적이고 신뢰도를 향상시킬 수 있는 디지털 인터폴레이션 기능이 포함된 FIR 필터 시스템을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve all the problems of the related art as described above, and it is an object of the present invention to digital interpolate an arbitrary factor with respect to input digital data, And an FIR filter system including a digital interpolation function that can improve reliability and economical efficiency by minimizing signal attenuation in an upper frequency band when a D / A converter is connected to the next stage .
본 발명의 다른 목적은, 기본적으로 기존의 단일 FIR 필터 솔루션의 성능을 병렬 구조를 통하여 향상시킬 수 있는 병렬 FIR 필터 시스템을 제공하는 데 있다.It is another object of the present invention to provide a parallel FIR filter system which can basically improve the performance of a conventional single FIR filter solution through a parallel structure.
즉, 본 발명의 목적은 입력 데이터에 디지털 인터폴레이션 처리를 하여 높은 샘플율로 데이터를 처리할 수 있고, 또 FIR 필터모듈의 병렬 결합을 통해 디지털 시스템에서 데이터의 처리 속도를 향상시킬 수 있음은 물론 탭 수를 용이하게 확장할 수 있는 디지털 인터폴레이션 기능이 있는 병렬 FIR 필터 시스템을 제공하는 데 있는 것이다.That is, an object of the present invention is to provide a data processing apparatus and a data processing method capable of processing data at a high sample rate by performing digital interpolation processing on input data and improving processing speed of data in a digital system through parallel combination of FIR filter modules, The present invention provides a parallel FIR filter system with a digital interpolation function capable of easily expanding the number.
상기한 본 발명의 목적은, 디지털 입력 심벌과 FIR 필터 모듈로 이루어진 디지털 인터폴레이션 처리장치를 구성함에 있어서, 상기 FIR 필터 모듈은, k개의 FIR필터를 병렬처리하는 경우, 각 필터의 탭이 제 1필터는 h[0], h[k], h[2k], ... , 제 2필터는 h[1], h[k+1], h[2k+1], ... , 이와 같이해서 제 k 필터는 h[k-1], h[2k-1], ... 으로 할당되어 병렬로 연결된 구성을 갖고 입력 디지털 신호의 심벌율(symbol rate)을 k배 디지털 인터폴레이션 하는 제 1 내지 제 k FIR 필터를 병렬 연결시킨 구성으로 된 FIR 필터군과; 상기 각 FIR 필터들에 대한 계수(coefficient)값을 입력시켜 주는 계수 메모리와; 상기 계수 메모리와 FIR 필터군의 제어를 위한 신호를 만들어 내는 제어부와; 상기 FIR 필터군내의 각 FIR 필터들의 출력을 순차적으로 출력하여 하나의 시스템으로 동작토록 하는 다중화 출력부(MUX; multiplexer)로 구성함으로써 달성할 수 있다.It is an object of the present invention to provide a digital interpolation processing apparatus comprising a digital input symbol and an FIR filter module, wherein when the FIR filter is processed in parallel with the FIR filter module, H [2k + 1], ..., h [2k], ..., and the second filter is h [ The k-th filter has first to (k-1, k-1, k-1, k-1) k FIR filters connected in parallel; A coefficient memory for inputting a coefficient value for each FIR filter; A controller for generating a signal for controlling the coefficient memory and the FIR filter group; And a multiplexer (MUX) for sequentially outputting outputs of the FIR filters in the FIR filter group to operate as one system.
따라서, 디지털 필터 회로 동작처리를 안정된 각 시스템의 분산화로 신뢰도를 높일 수 있는 것이다.Therefore, the reliability of the digital filter circuit operation processing can be increased by stabilizing each system.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 디지털 인터폴레이션 기능이 있는 종래의 FIR 필터 블록 구성도.1 is a block diagram of a conventional FIR filter block having a digital interpolation function.
도 2 는 본 발명의 개념을 적용한 213탭(tap)의 디지털 인터폴레이션 기능의 FIR 필터 블록 구성도.FIG. 2 is a block diagram of an FIR filter block of a digital interpolation function of a 213 tap to which the concept of the present invention is applied.
도 3 은 본 발명의 개념을 k개의 필터 모듈로 일반화시킨 디지털 인터폴레이션 기능의 FIR필터 블록 구성도3 is a block diagram of an FIR filter block of a digital interpolation function in which the concept of the present invention is generalized to k filter modules
도 4 는 본 발명의 개념을 하드웨어로 구현하기 위한 예시도.4 is an exemplary diagram for implementing the concept of the present invention in hardware;
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
1 : 디지털 입력 심벌 3 : FIR 필터 모듈1: Digital input symbol 3: FIR filter module
31 : FIR 필터군 32 : 계수 메모리31: FIR filter group 32: coefficient memory
33 : 제어부 34 : 다중화 출력부(multiplexer)33: Control section 34: Multiplexer
311-31k : 제 1 내지 제 k FIR 필터311-31k: first to k-th FIR filters
도 2 는 본 발명의 개념을 적용한 213탭의 디지털 인터폴레이션 기능의 FIR 필터 블록 구성도를 나타낸 것이고, 도 3 은 본 발명의 개념을 k개의 필터 모듈로 일반화시킨 디지털 인터폴레이션 기능의 FIR필터 블록 구성도를 나타낸 것이며, 도 4 는 본 발명의 개념을 하드웨어로 구현하기 위한 예시도를 나타낸 것이다.FIG. 2 is a block diagram of an FIR filter block of the digital tapping function of the 213 tap according to the present invention, and FIG. 3 is a block diagram of an FIR filter block of a digital interpolation function in which the concept of the present invention is generalized to k filter modules. And FIG. 4 shows an exemplary diagram for implementing the concept of the present invention in hardware.
이에 따르면, 디지털 입력 심벌(1)과 FIR 필터 모듈(3)로 이루어진 디지털 인터폴레이션 처리장치를 구성함에 있어서,According to this configuration, in constructing the digital interpolation processing apparatus including the digital input symbol 1 and the FIR filter module 3,
상기 FIR 필터 모듈(3)은, k개의 FIR필터를 병렬처리하는 경우, 각 필터의 탭이 제 1필터는 h[0], h[k], h[2k], ... , 제 2필터는 h[1], h[k+1], h[2k+1], ... , 이와 같이해서 제 k 필터는 h[k-1], h[2k-1], ... 으로 할당되어 병렬로 연결된 구성을 갖고 입력 디지털 신호의 심벌율을 k 팩터 만큼 디지털 인터폴레이션 하는 제 1 내지 제 k FIR 필터(311-31k)를 병렬 연결시킨 구성으로 된 FIR 필터군(31)과;When the k FIR filters are processed in parallel, the FIR filter module 3 performs a filtering process such that the tap of each filter is divided into h [0], h [k], h [2k] The k filter is assigned to h [k-1], h [2k-1], ..., h [ FIR filter group 31 having first to kth FIR filters 311 to 31k connected in parallel and digital-interpolating the symbol rate of the input digital signal by a factor k;
상기 각 FIR 필터(311-31k)들에 대한 계수(coefficient)값을 입력시켜 주는 계수 메모리(32)와;A coefficient memory 32 for inputting a coefficient value for each of the FIR filters 311-31k;
상기 계수 메모리(32)와 FIR 필터군(31)의 제어를 위한 신호를 만들어 내는 제어부(33)와;A control unit (33) for generating a signal for controlling the coefficient memory (32) and the FIR filter group (31);
상기 FIR 필터군(31)내의 각 FIR 필터(311-31k)들의 출력을 순차적으로 출력하여 하나의 시스템으로 동작토록 하는 다중화 출력부(34)로 구성된 것을 특징으로 한다.And a multiplexing output unit 34 for sequentially outputting the outputs of the FIR filters 311 to 31k in the FIR filter group 31 to operate as one system.
이 때, 본 발명의 구현시 주의 할 점은 다음과 같다.The following points are to be noted in the implementation of the present invention.
전체 필터의 탭 수는 FIR 필터 유형과 관계가 있으므로 적절히 선택이 되어야 한다.The number of taps in the overall filter is related to the FIR filter type and should be selected accordingly.
병렬로 구성할 디지털 필터 모듈의 수는 사용하는 소자들의 입출력 범위(입출력 포트의 수, 전류 및 전압 허용 용량, 동작 주파수 등)에서, 디지털 인터폴레이션 팩터를 미리 고려하여 선택이 되어야 한다(출력부분은 인터폴레이션된 만큼 동작 주파수를 지원해야 한다.).The number of digital filter modules to be configured in parallel should be selected considering the digital interpolation factor in advance in the input / output range (number of input / output ports, current and voltage capacity, operating frequency, etc.) of the devices used The operating frequency must be supported.
본 발명은 FIR 필터 구현 시 필연적인 많은 연산처리에 따르는 하드웨어의 제약으로 탭 수를 많이 설정할 수 없던 기존의 시스템의 단점을 극복할 수 있는 해답을 제공하여 준다.The present invention provides a solution to overcome the disadvantages of the existing system which can not set a large number of taps due to hardware constraints due to a lot of operation processing that is necessary in the FIR filter implementation.
이는 필터를 병렬 모듈로 구성함으로써 높은 차수의 필터 구현을 가능하게 한 것으로 이 과정에서 디지털 인터폴레이션 효과가 나타난다. 즉 1 의 성능을 가지는 필터를 n 개 병렬 결합함으로써 n의 성능을 갖는 필터를 구성할 수 있는 것이다.This makes it possible to implement a high-order filter by configuring the filter as a parallel module, and digital interpolation effects appear in this process. That is, a filter having the performance of n can be constructed by connecting n pieces of filters having a performance of 1 in parallel.
이와 같이 구성된 본 발명의 작용효과를 설명하면 다음과 같다.The function and effect of the present invention will be described below.
먼저, 도 1 은 기존의 FIR필터 시스템을 나타낸 것으로서 디지털 입력 심벌(1)에 대해 디지털 인터폴레이션 처리를 하는 인터폴레이션부(제로 심벌 삽입부)(2) 및 FIR 필터부(3)로 간단히 표현할 수 있다.FIG. 1 shows an existing FIR filter system. In FIG. 1, an interpolation unit (a zero symbol insertion unit) 2 and an FIR filter unit 3 for performing a digital interpolation process on a digital input symbol 1 can be easily expressed.
그림에서 z로 표시된 부분은 지연소자(delay)를 의미하는 것으로 하나의 탭으로 표현하기도 한다.In the figure, the part denoted by z means a delay element and may be represented by one tab.
그리고 h[.]으로 표시된 부분은 계수를 의미한다. 즉 입력신호가 들어올 때마다 한 클락 씩 지연되면서 계수가 곱해지고 계속 그 결과가 더해진다.And the part denoted by h [.] Means coefficient. That is, each input signal is delayed by one clock, multiplied by the coefficient, and the result is added continuously.
이렇게 해서 마지막 단을 통과하게 되면 하나의 출력이 나오게 되는데, 이것이 바로 기본적인 FIR 필터 시스템이다.As you pass through the last stage, you get one output, which is the basic FIR filter system.
비록 여기선 선형적으로 도시하기는 했지만 계수 메모리와 탭을 어떻게 구성하는가에 따라 다양한 구현 방법이 있다.Though shown here linearly, there are various implementations depending on how the coefficients memory and the tap are constructed.
도 2는 기존 시스템(도 1)과 비교되는 본 발명의 개념도를 나타낸 것으로 세 개의 필터 모듈을 결합한 예를 보여주고 있다.FIG. 2 is a conceptual diagram of the present invention compared with the existing system (FIG. 1), and shows an example of combining three filter modules.
이 예시 시스템은 71탭의 FIR 필터 세 개가 결합되어 하나의 FIR 필터군(31)을 이루는 것으로 각 출력은 다음과 같다.In this example system, three 71-tap FIR filters are combined to form one FIR filter group 31, and the respective outputs are as follows.
위의 시스템을 예로 기본 원리를 소개하면 다음과 같다.The above system is used as an example, and the basic principle is as follows.
우선 각 필터는 다음과 같이 계수를 갖고 있다.First, each filter has the following coefficients.
즉 h[0], h[1], ... , h[212]의 213 탭의 필터를 구현하기 위해 각 필터는 h[0], h[3], h[6] ... h[210]의 계수를 갖는 제 1 필터(311)와, h[1], h[4], h[7], ... , h[211]의 계수를 갖는 제 2 필터(312), h[2], h[5], h[8], ... , h[212]의 계수를 갖는 제 3 필터(313)와 같이 하나의 FIR 필터군(31)내에 들어있는 세 필터의 계수가 할당되어있다.In order to implement the 213 tap filter of h [0], h [1], ..., h [212], each filter has h [0], h [3], h [ A second filter 312 having coefficients of h [1], h [4], h [7], ..., h [211] The coefficients of the three filters included in one FIR filter group 31, such as the third filter 313 having coefficients of h [2], h [5], h [ .
입력 신호 x[n]에 대하여 각 필터는 동시에 데이터를 처리하게 되는데, 여기서 입력 신호의 데이터 율이 10MHz 라고 하면 각 필터의 동작 주파수 역시 10MHz 이다.For the input signal x [n], each filter processes data at the same time. If the data rate of the input signal is 10 MHz, the operating frequency of each filter is also 10 MHz.
따라서 필터의 출력은 위의 수식과 같이 표현되며, 입력 데이터 율의 세 배의 동작속도를 갖는 다중화 출력부(34)를 통하여 각 결과를 차례차례 출력시키면
(제 1 필터(311))(The first filter 311)
h[0]*x[n] + h[1]*0 + h[2]*0 + h[3]*x[n-1] + h[4]*0 + h[5]*0 + h[6]*x[n-2] ...0 + h [3] * x [n-1] + h [4] * 0 + h [5] * 0 + h [ h [6] * x [n-2] ...
(제 2 필터(312))(Second filter 312)
h[0]*0 + h[1]*x[n] + h[2]*0 + h[3]*0 + h[4]*x[n-1] + h[5]*0 + h[6]*0 + ...0 + h [4] * x [n-1] + h [5] * 0 + h [ h [6] * 0 + ...
(제 3 필터(313))(The third filter 313)
h[0]*0 + h[1]*0 + h[2]*x[n] + h[3]*0 + h[4]*0 + h[5]*x[n-1] + h[6]*0 + ...[0] + 0 [3] * 0 + h [4] * 0 + h [5] * x [n-1] + 0 [ h [6] * 0 + ...
(제 1 필터)(First filter)
h[0]*x[n+1]+ h[1]*0 + h[2]*0 + h[3]*x[n] + h[4]*0 + h[5]*0 + h[6]*x[n-1] ...3] x [n] + h [4] * 0 + h [5] * 0 + h [ h [6] * x [n-1] ...
(제 2 필터)(Second filter)
h[0]*0 + h[1]*x[n+1]+ h[2]*0 + h[3]*0 + h[4]*x[n] + h[5]*0 + h[6]*0 ...0 + h [4] * x [n] + h [5] * 0 + h [ h [6] * 0 ...
......
즉, 최종 결과는 단지 각 필터의 출력결과를 차례차례 내 보내는 것만으로 얻어지며, 위에서 보듯이 전체 213 탭의 FIR 필터가 제로(zero) 심벌이 두 개씩 삽입되어 있는 입력 데이터 열을 필터처리 한 것과 같은 결과를 얻을 수 있다.That is, the final result is obtained only by sequentially outputting the output results of each filter. As shown above, the FIR filter of the entire 213 taps is a filter processing of input data strings in which two zero symbols are inserted The same result can be obtained.
그러므로 각 필터의 계수를 위와 같이 할당한 후, 병렬로 동시에 필터처리를 하고 다중화를 거치게 되면 디지털 인터폴레이션이 된 하나의 FIR 필터를 통과한 것과 같은 결과를 얻을 수 있다.Therefore, if the coefficients of each filter are allocated as described above, and the filters are simultaneously processed in parallel and multiplexed, the same results as those obtained by passing through one FIR filter that is digital interpolation can be obtained.
이는 기존에 구현되어있는 필터를 병렬로 결합하고 계수를 위와 같이 적절히 나누어 지정함으로써 필터의 성능을 개선할 수 있으며 새로운 필터 구현에 따른 부담을 줄이고 원하는 사양의 필터를 만들어 낼 수 있는 것이다.This can improve the performance of the filter by combining the existing filters in parallel and dividing the coefficients appropriately as described above, and it is possible to reduce the burden of the new filter implementation and to produce the filter of the desired specification.
도 3은 이를 k개의 필터로 확장한 구성도 이다.FIG. 3 is a configuration diagram of k filters.
1개의 필터가 i 개의 탭(tap)을 가지고 있다면 모두 k*i 개의 필터 탭 수를 갖는 FIR 필터가 구현된 것이다.If one filter has i taps, then an FIR filter with k * i filter taps is implemented.
도 4는 하드웨어로 구현하기 위한 블록도로써, 전체는 4개의 부분으로 되어있는데 k개의 FIR 필터(311-31k)가 병렬로 구성된 FIR 필터군(31)과, 계수의 입력을 위한 계수 메모리(32)와, 필터 계수 입력과 각 필터의 제어를 위한 필터 제어부(33) 및 필터의 출력을 하나로 다중화하기 위한 다중화 출력부(34)로 구성된다.FIG. 4 is a block diagram for implementing in hardware. The FIR filter group 31 is composed of four FIR filters 311 - 31k in parallel, and a coefficient memory 32 And a multiplexing output unit 34 for multiplexing the filter coefficient input, the filter control unit 33 for controlling each filter, and the output of the filter.
여기서의 각 블록은 구현을 위한 개념도로서 실제 하드웨어 제작시에는 어느정도 변경될 수 있다.Here, each block is a conceptual diagram for implementation, and it can be changed to some extent when manufacturing actual hardware.
각 필터의 샘플링 주파수는 최소한 입력 데이터율을 지원할 수 있어야 한다.The sampling frequency of each filter should be able to support at least the input data rate.
그리고, 제어부(33) 및 다중화 출력부(34)는 디지털 인터폴레이션후 다중화하기 위해 인터폴레이션 팩터 만큼 증가된 데이터율을 지원할 수 있어야 한다.The control unit 33 and the multiplexing output unit 34 must be capable of supporting a data rate increased by an interpolation factor for multiplexing after digital interpolation.
디지털 필터 모듈 즉, FIR 필터군(31)은 인터폴레이션 팩터 만큼 병렬로 조합이 된다.The digital filter module, that is, the FIR filter group 31, is combined in parallel as much as the interpolation factor.
FIR 필터 특성상 전체 탭 수가 홀수 짝수 여부 등에 따라 필터의 특성이 달라지므로 원하는 탭 수에 맞는 필터 모듈을 구성하여야 한다.Since the characteristics of the filter vary depending on whether the total number of taps is odd even or not, the filter module should be configured according to the desired number of taps.
앞서 언급한 바와 같이 각 필터 모듈의 탭 수는 동일하다.As mentioned above, the number of taps in each filter module is the same.
계수 메모리(32) 모듈은 각 필터의 계수를 담고 있는데, 이를 ROM과 같은 읽기 전용 메모리를 사용하면 각 FIR 필터의 계수는 고정이 되며, RAM과 기타 프로세서를 추가하여 입력에 따라 계수를 실시간으로 변경할 수도 있다.The coefficient memory (32) module contains the coefficients of each filter. If read-only memory such as ROM is used, the coefficients of each FIR filter are fixed. By adding RAM and other processors, It is possible.
이는 적응 FIR 필터(adaptive FIR filter)로 불리기도 한다.It is also referred to as an adaptive FIR filter.
제어부(33)는 각 필터의 계수와 데이터의 입출력을 위해서 순차적으로 필터를 구동시키며 데이터를 처리하기 위한 각종신호를 제공하는 역할을 한다.The controller 33 sequentially drives the filters for inputting and outputting coefficients of the filters and data, and provides various signals for processing the data.
또한 다중화를 위한 제어 신호도 출력하게 되는데, 상기 다중화 출력부(34)는 각 필터 모듈로부터의 입력을 받아서 차례차례 순차적으로 다중화하는 역할을 한다.In addition, a control signal for multiplexing is also output. The multiplexing output unit 34 receives the input from each filter module and sequentially multiplexes the control signals sequentially.
즉, FIR 필터군(31)내의 제 1 필터(311) 부터 제 k 필터(31k)까지의 출력을 각 타이밍에서 순차적으로 하나씩 내보내 주는 역할을 한다.In other words, it outputs the outputs from the first filter 311 to the k filter 31k in the FIR filter group 31 one by one at each timing.
여기서 다중화 출력부(34)에 제공되는 클락 주파수는 필터의 동작 주파수 보다 인터폴레이션 팩터 만큼 배가된 주파수이다.Here, the clock frequency provided to the multiplexed output section 34 is a frequency that is twice the interpolation factor of the filter operating frequency.
이러한 개념을 하드웨어로 구현하려면, 우선 필터 모듈, 컨트롤러 모듈 및 출력 다중화 모듈등 각 모듈별로 기능을 할 수 있도록 구성해야 한다.In order to implement this concept in hardware, the filter module, the controller module, and the output multiplexing module must be configured so that each module can function.
이는 모두 하나의 칩으로 구현하거나(예 - ASIC; Application Specific Integrated Circuit) 아니면 구현된 기존 필터 모듈을 병렬로 사용하고 이를 제어하고 다중화시키고 출력하는 제어기를 따로 구성 할 수 있고(기존 디지털 필터의 병렬 구성 및 제어기 구성) 또한 마이크로 프로세서 및 DSP칩을 이용하여 구현할 수도 있다(마이크로 프로세서기반 시스템으로 필터 연산 자체도 구현).It can be implemented as a single chip (eg Application Specific Integrated Circuit) or an existing filter module implemented in parallel, and a controller for controlling, multiplexing and outputting it can be separately configured (parallel configuration of existing digital filters And controller configurations) can also be implemented using microprocessors and DSP chips (microprocessor-based systems also implement filter operations themselves).
이상에서 설명한 바와 같이 본 발명의 디지털 FIR 필터 시스템에 의하면, 디지털 인터폴레이션 구현으로 처리 가능한 기본대역 주파수 스펙트럼의 범위가 확장되는 효과를 얻을 수 있으며, 다음 단에서 디지털 신호를 아날로그 신호로 바꿀 경우 생기는 주파수 스펙트럼의 상측 대역 감쇠를 최소화 할 수 있다. 아울러 필터 모듈을 병렬로 결합함으로써 낮은 샘플율의 디지털 필터 모듈을 이용하여 높은 샘플율의 신호처리를 가능하게 하였고, 탭 수가 많은 고차의 디지털 필터의 구현을 상대적으로 저렴하고 안정적으로 구현할 수 있는 것이다.As described above, according to the digital FIR filter system of the present invention, it is possible to obtain an effect that the range of the baseband frequency spectrum that can be processed by the implementation of the digital interpolation is expanded. In the next stage, the frequency spectrum It is possible to minimize the upper band attenuation. In addition, by coupling the filter modules in parallel, it is possible to process a signal with a high sampling rate using a digital filter module having a low sampling rate, and to implement a high-order digital filter having a large number of taps at relatively low cost and with stability.
Claims (1)
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ID=19535319
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Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
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|---|---|---|---|---|
| KR100447178B1 (en) * | 2001-12-18 | 2004-09-04 | 엘지전자 주식회사 | Finite impulse response filter |
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| KR102063557B1 (en) * | 2013-05-14 | 2020-01-09 | 한국전자통신연구원 | Interpolation filter based on time assignment algorithm |
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- 1998-03-24 KR KR1019980010183A patent/KR100270165B1/en not_active IP Right Cessation
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