KR19990073644A - Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 제 2 도전형 웰이 형성된 제 1 도전형의 반도체기판 상의 활성영역에 하드마스크층을 형성하여 소자의 활성영역을 한정하는 공정과, 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 필드영역을 소정 깊이로 식각하여 제 1 트랜치를 형성하고 상기 하드마스크층 및 제 1 트랜치의 측면에 측벽을 형성하는 공정과, 상기 하드마스크층 및 측벽을 마스크로 사용하여 상기 제 1 트랜치의 바닥면을 등방성으로 식각하여 제 2 트랜치를 형성하는 공정과, 상기 제 1 및 제 2 트랜치에 절연물질을 채워 필드산화막을 형성하고 상기 하드마스크층을 제거하는 공정을 구비한다. 따라서, 본 발명에 의해 형성된 반도체장치는 필드산화막의 하부를 넓게 형성하여 펀치쓰루 및 에벌랜치 브레이크다운이 발생되는 것을 방지하고, 전류의 경로가 길어져 래치 업 내성을 향상시키는 이점이 있다.The present invention relates to a method for manufacturing a semiconductor device, comprising: forming a hard mask layer in an active region on a first conductive semiconductor substrate having a second conductivity type well to define an active region of the device, and the hard mask layer Forming a first trench by etching the exposed field region of the semiconductor substrate to a predetermined depth using a mask as a mask, and forming sidewalls on the sidewalls of the hardmask layer and the first trench; Forming a second trench by isotropically etching the bottom surface of the first trench using a mask, forming a field oxide film by filling an insulating material in the first and second trenches, and removing the hard mask layer. It is provided. Therefore, the semiconductor device formed by the present invention has an advantage of forming a wide bottom portion of the field oxide film to prevent punch-through and avalanche breakdown from occurring, and increasing the current path to improve latch-up resistance.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 특히, CMOS 소자에서 N웰과 P웰의 아이솔레이션(Isolation) 방법을 개선하여 펀치쓰루 및 어벌런치 브레이크다운의 발생을 방지하고, 래치 업(latch up) 내성을 향상시킬 수 있는 반도체장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, to improve the isolation method of N-well and P-well in CMOS devices to prevent the occurrence of punch-through and avalanche breakdown, and to latch up. A semiconductor device manufacturing method capable of improving resistance.
집적 소자(Integrated Circuit) 및 LSI(Large Scale Integration) 이상의 반도체소자에서는 기판에 형성된 각 소자를 전기적으로 분리해야 한다. 바이폴라 디바이스(Bipolar Device)에서는 물론이고, MOS(Metal Oxide Semiconductor : MOS) 디바이스에서도 인접한 소자 사이에서 바람직하지 않은 관계가 생기지 않도록 필드산화막을 두껍게 형성하거나, 채널 형성 방지용 확산을 하는 것으로 실질적인 소자의 격리(Isolation)를 하고 있다.In semiconductor devices with integrated circuits and large scale integration (LSI) or more, each device formed on a substrate must be electrically separated. In addition to bipolar devices, MOS (Metal Oxide Semiconductor: MOS) devices can also be used to form field oxide films thicker or to prevent channel formation to prevent undesirable relationships between adjacent devices. Isolation).
특히, NMOS와 PMOS로 구성되는 CMOS(Complementary Metal Oxide Semiconductor : CMOS)에 있어서 그들 영역을 격리할 필요가 있다. 보통 반도체기판 중에 웰을 형성하고 한쪽의 MOS를 웰 중에, 다른 쪽을 반도체기판 측에 형성하는데 P형의 반도체기판 중에 N웰을 형성하는 N웰 CMOS와 N형 반도체기판 중에 P웰을 형성하는 P웰 CMOS로 대별된다. 이 웰 구조를 갖는 CMOS에 있어서 필연적으로 기생 pnpn 사이리스터 회로가 형성된다. 그 래치 업은 CMOS 미세화에 따라 큰 문제로 되며 CMOS구조를 생각하는데 있어서 고려하지 않을 수 없는 중요한 문제이다. CMOS의 미세화에 따라 웰 경계를 사이에 두고 존재하는 NMOS와 PMOS의 간격도 줄어들기 때문에 서로를 전기적으로 완전히 격리할 수 있는 방법이 연구되고 있다.In particular, it is necessary to isolate these regions in CMOS (Complementary Metal Oxide Semiconductor: CMOS) composed of NMOS and PMOS. Normally, a well is formed in a semiconductor substrate and one MOS is formed in the well and the other is formed on the semiconductor substrate side. An N well CMOS for forming an N well in a P-type semiconductor substrate and a P well in an N-type semiconductor substrate. It is roughly referred to as well CMOS. In a CMOS having this well structure, a parasitic pnpn thyristor circuit is inevitably formed. The latch-up becomes a big problem due to the miniaturization of CMOS, and it is an important problem that must be considered when considering a CMOS structure. As the CMOS miniaturization reduces the gap between NMOS and PMOS that exist between well boundaries, a method of electrically insulating each other is being studied.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조 방법을 도시하는 단면공정도이다.1A to 1E are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the prior art.
종래에는 도 1a에 나타낸 바와 같이 도전형의 띈 반도체기판(11), 예를 들면, P－형의 반도체기판(11)에 마스크(도시하지 않음)를 형성하고 상기 반도체기판(11)의 소정 부분에 상기 반도체기판(11)과 도전형이 다른 N형의 불순물을 저농도로 도핑하여 N－웰(12)을 형성한다. 그리고, 상기 도전형이 다른 N－웰(12)이 형성된 반도체기판(11) 상에 열산화의 방법으로 산화막(13)을 형성하고, 상기 산화막(13) 상에 질화물을 증착하여 질화막(15)을 형성한다. 그런 후에 상기 질화막(15) 및 산화막(13)을 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 상기 반도체기판(11)의 소정 부분을 노출시킨다.In the related art, as shown in FIG. 1A, a mask (not shown) is formed on a conductive semiconductor semiconductor 11, for example, a P - type semiconductor substrate 11, and a predetermined portion of the semiconductor substrate 11 is formed. The N - well 12 is formed by doping at a low concentration with an N - type impurity different in conductivity from the semiconductor substrate 11. Then, an oxide film 13 is formed on the semiconductor substrate 11 on which the N - wells 12 having different conductivity types are formed by thermal oxidation, and nitride is deposited on the oxide film 13 to form the nitride film 15. To form. Thereafter, the nitride film 15 and the oxide film 13 are patterned by a photolithograpy method to expose a predetermined portion of the semiconductor substrate 11.
그런 후에, 도 1b와 같이 상기 질화막(15)을 하드 마스크로 사용하여 상기 반도체기판(11)의 노출된 소정 부분을 소정 깊이로 식각하여 트랜치(17)를 형성한다.Thereafter, as shown in FIG. 1B, the trench 17 is formed by etching the exposed portion of the semiconductor substrate 11 to a predetermined depth using the nitride film 15 as a hard mask.
그리고, 도 1c에 나타낸 바와 같이 상기 트랜치(17)에 절연물질을 채우고 상기 반도체기판(11)과 평탄화하여 반도체기판(11)의 활성영역을 한정하는 다수 개의 필드산화막(19)을 형성한다. 그런 다음 상기 활성영역 상의 소정 부분에 게이트산화막(21)을 개재시켜 게이트(22)를 형성한다.As shown in FIG. 1C, the trench 17 is filled with an insulating material and planarized with the semiconductor substrate 11 to form a plurality of field oxide films 19 defining an active region of the semiconductor substrate 11. Then, the gate 22 is formed by interposing the gate oxide film 21 on a predetermined portion of the active region.
도 1d에 나타낸 바와 같이 상기 반도체기판(11) 상에 상기 게이트(22)를 덮도록 제 1 포토레지스트(23)를 도포하고, 노광 및 현상하여 상기 소정 개의 활성영역을 교번하여 노출시킨다. 그리고, 상기 반도체기판(11)에 상기 제 1 포토레지스트(23) 및 노출된 부분의 게이트(22)를 마스크로 사용하여 N형의 불순물을 고농도로 이온주입하여 P－형의 반도체기판(11) 상에 게이트(22)의 하부 양쪽면으로 소오스/드레인영역으로 사용되는 N＋형의 제 1 불순물영역(25)을 형성하고, N－웰(12)에 Vcc와 연결되는 N＋형의 제 2 불순물영역(24)을 형성한다.As shown in FIG. 1D, a first photoresist 23 is coated on the semiconductor substrate 11 to cover the gate 22, and is exposed and developed to alternately expose the predetermined active regions. Then, using the first photoresist 23 and the gate 22 of the exposed portion as a mask, ion implantation of N-type impurities in high concentration is performed on the semiconductor substrate 11 to form a P - type semiconductor substrate 11. An N + type first impurity region 25, which is used as a source / drain region, is formed on both lower surfaces of the gate 22, and an N + type second is connected to Vcc in the N - well 12. The impurity region 24 is formed.
그런 후에, 도 1e와 같이 상기 반도체기판(11) 상에 상기 게이트(22)를 덮도록 제 2 포토레지스트(26)를 도포하고, 노광 및 현상하여 상기 제 1 및 제 2 불순물영역(25)(24)이 형성되지 않은 부분의 활성영역을 노출시킨다. 그리고, 상기 반도체기판(11)에 상기 제 2 포토레지스트(26) 및 노출된 부분의 게이트(22)를 마스크로 사용하여 P형의 불순물을 고농도로 이온주입하면 N－웰(12)의 게이트(22)의 하부 양쪽면으로 소오스/드레인영역으로 사용되는 P＋형의 제 3 불순물영역(27)을 형성하고, P－형의 반도체기판(11)에 Vb와 연결되는 P＋형의 제 4 불순물영역(28)을 형성한다.Thereafter, as shown in FIG. 1E, a second photoresist 26 is coated on the semiconductor substrate 11 to cover the gate 22, and is exposed and developed to expose the first and second impurity regions 25 ( 24) to expose the active area of the portion not formed. Then, the semiconductor substrate 11, the second photoresist 26, and if the gate 22 of the exposed portion of the ion implanting impurities of the P type, using as a mask at a high concentration N - gate of the well 12 ( P + type third impurity regions 27 used as source / drain regions are formed on both lower surfaces of 22), and P + type fourth impurities connected to Pb - type semiconductor substrate 11 with Vb. Area 28 is formed.
상술한 바와 같이 종래에는 도전형이 다른 웰이 형성된 반도체기판의 소정 부분에 트랜치를 형성하고 상기 트랜치를 절연물질로 채워 필드산화막을 형성하여 소자를 격리하였다. 그리고, 상기 반도체기판에 NMOS 및 PMOS를 포함하는 CMOS소자를 형성하였다.As described above, in the related art, a trench is formed in a predetermined portion of a semiconductor substrate on which wells of different conductivity types are formed, and a field oxide film is formed by filling the trench with an insulating material to isolate the device. A CMOS device including NMOS and PMOS is formed on the semiconductor substrate.
그러나, 상기와 같은 구조의 반도체소자는 스케일이 작아지면서 소자 격리영역, 즉, 필드산화막이 작아져 P－형의 반도체기판의 p형 불순물이 필드산화막으로 확산되어 상대적으로 도핑농도가 낮은 필드산화막의 하부에 N－웰의 n형 불순물이 확산되고, 때문에 P－형의 반도체기판과 N－웰 사이에 형성되는 공핍영역과 P－형의 반도체기판과 N＋형의 제 1 불순물영역 사이에 형성되는 공핍영역이 붙게되어 펀치쓰루(Punch-through) 또는 어벌런치 브레이크다운(Avalanch break-down)을 발생시키는 문제점이 있다. 그리고, PNPN의 수직으로 일어나는 래치 업이 필드산화막의 밑으로 수평 래치 업이 발생하여 래치 업 내성이 나빠지는 문제가 발생하게 된다.However, in the semiconductor device having the above structure, as the scale becomes smaller, the device isolation region, i.e., the field oxide film becomes smaller, so that the p-type impurities of the P - type semiconductor substrate diffuse into the field oxide film. The n-type impurity of the N - well diffuses to the lower portion, and thus is formed between the depletion region formed between the P - type semiconductor substrate and the N - well and between the P - type semiconductor substrate and the first impurity region of the N + type. There is a problem in that the depletion region is attached to cause punch-through or avalanch break-down. Then, the latch up occurs vertically of the PNPN and the horizontal latch up occurs under the field oxide film, thereby causing a problem of deterioration of the latch up resistance.
따라서, 본 발명의 목적은 CMOS 소자의 N웰과 P웰을 효과적으로 격리하여 펀치쓰루 및 어벌런치 브레이크다운의 발생을 방지하고, 래치 업 내성을 향상시킬 수 있는 반도체장치의 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of effectively isolating the N well and P well of a CMOS device to prevent the occurrence of punchthrough and avalanche breakdown, and to improve latch-up resistance.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조 방법은 제 2 도전형 웰이 형성된 제 1 도전형의 반도체기판 상의 활성영역에 하드마스크층을 형성하여 소자의 활성영역을 한정하는 공정과, 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 필드영역을 소정 깊이로 식각하여 제 1 트랜치를 형성하고 상기 하드마스크층 및 제 1 트랜치의 측면에 측벽을 형성하는 공정과, 상기 하드마스크층 및 측벽을 마스크로 사용하여 상기 제 1 트랜치의 바닥면을 등방성으로 식각하여 제 2 트랜치를 형성하는 공정과, 상기 제 1 및 제 2 트랜치에 절연물질을 채워 필드산화막을 형성하고 상기 하드마스크층을 제거하는 공정을 구비한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a hard mask layer in an active region on a first conductive semiconductor substrate on which a second conductivity type well is formed; Forming a first trench by etching the exposed field region of the semiconductor substrate to a predetermined depth using the hard mask layer as a mask, and forming sidewalls on side surfaces of the hard mask layer and the first trench; Forming a second trench by isotropically etching the bottom surface of the first trench using a layer and a sidewall as a mask, forming a field oxide layer by filling an insulating material in the first and second trenches, and forming the hard mask layer. It comprises a step of removing.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조 방법을 도시하는 공정도.1A to 1E are process drawings showing a method for manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체장치의 제조 방법을 도시하는 공정도.2A to 2F are flowcharts illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>
31 : P－형의 반도체기판 32 : N－웰31 P - type semiconductor substrate 32 N - well
39 : 필드산화막 41 : 게이트39: field oxide film 41: gate
45 : 제 1 불순물영역 47 : 제 3 불순물영역45: first impurity region 47: third impurity region
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체장치의 제조 방법을 도시하는 단면공정도이다.2A through 2F are cross-sectional process views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 방법은 도 2a에 나타낸 바와 같이 도전형의 띈 반도체기판(31), 예를 들면, P－형의 반도체기판(31)에 마스크(도시하지 않음)를 형성하고 상기 반도체기판(31)의 소정 부분에 상기 반도체기판(31)과 도전형이 다른 N형의 불순물을 저농도로 도핑하여 N－웰(32)을 형성한다. 그리고, 상기 도전형이 다른 N－웰(32)이 형성된 반도체기판(31) 상에 열산화의 방법으로 산화막(33)을 형성하고, 상기 산화막(33) 상에 질화물을 증착하여 질화막(35)을 형성한다. 그런 후에 상기 질화막(35) 및 산화막(33)을 포토리쏘그래피 방법으로 패터닝하여 상기 반도체기판(31)의 소정 부분을 노출시킨다.In this method, as shown in FIG. 2A, a mask (not shown) is formed on a conductive semiconductor semiconductor substrate 31, for example, a P - type semiconductor substrate 31, and a predetermined portion of the semiconductor substrate 31 is formed. The N - well 32 is formed at a portion by doping at low concentration with an N - type impurity having a different conductivity type from that of the semiconductor substrate 31. Then, an oxide film 33 is formed on the semiconductor substrate 31 on which the N - well 32 having different conductivity types is formed by thermal oxidation, and nitride is deposited on the oxide film 33 to form a nitride film 35. To form. Thereafter, the nitride film 35 and the oxide film 33 are patterned by a photolithography method to expose a predetermined portion of the semiconductor substrate 31.
그리고, 도 2b에 나타낸 바와 같이 상기 산화막(33) 상의 질화막(35)을 하드 마스크로 사용하여 상기 반도체기판(31)의 소정 부분을 소정 깊이로 식각하여 제 1 트랜치(36)를 형성하고 상기 질화막(35) 상에 상기 제 1 트랜치(36)의 표면을 덮도록 화학기상증착(Chemical Voper Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 등의 절연막을 형성하고 상기 절연막을 에치백하여 상기 산화막, 질화막 및 제 1 트랜치(33)(35)(36)의 측면에 측벽(37)을 형성한다.As shown in FIG. 2B, the first trench 36 is formed by etching a predetermined portion of the semiconductor substrate 31 to a predetermined depth using the nitride film 35 on the oxide film 33 as a hard mask. An insulating film such as silicon oxide is formed by chemical vapor deposition (hereinafter referred to as CVD) on the 35 to cover the surface of the first trench 36, and the film is etched back to form the oxide film, Sidewalls 37 are formed on side surfaces of the nitride film and the first trenches 33, 35, 36.
그런 후에, 도 2c와 같이 상기 질화막(35) 및 측벽(37)을 마스크로 사용하여 상기 제 1 트랜치(36)가 형성된 반도체기판(31)을 소정 깊이로 등방성 습식식각하여 제 2 트랜치(38)를 형성한다. 상기에서 반도체기판(31)을 습식식각하면 종방향으로의 식각속도와 횡방향으로의 식각속도가 같아 제 2 트랜치(38)는 하부의 면적이 큰 항아리 모양을 갖게된다.Thereafter, as shown in FIG. 2C, the semiconductor substrate 31 on which the first trench 36 is formed isotropically wet-etched to a predetermined depth using the nitride film 35 and the sidewall 37 as a mask to form the second trench 38. To form. When the semiconductor substrate 31 is wet etched, the etching speed in the longitudinal direction and the etching speed in the lateral direction are the same, and the second trench 38 has a jar shape having a large area at the bottom thereof.
그리고, 도 2d에 나타낸 바와 같이 상기 반도체기판(31) 상에 상기 제 1 및 제 2 트랜치(36)(38)를 채우도록 절연물질을 증착하고 상기 반도체기판(31)과 평탄화하여 상기 반도체기판(31)의 활성영역을 한정하는 다수 개의 필드산화막(39)을 형성하고, 그런 다음 상기 활성영역 상의 소정 부분에 게이트산화막(40)을 개재시켜 게이트(41)를 형성한다. 상기에서 제 제 1 및 제 2 트랜치(36)(38)가 항아리와 같은 형태를 갖고 있어 상기 제 2 트랜치(38)에 산화물질이 전부 채워지지 않고 빈 공간이 발생하게된다.As shown in FIG. 2D, an insulating material is deposited on the semiconductor substrate 31 to fill the first and second trenches 36 and 38, and is planarized with the semiconductor substrate 31 to form the semiconductor substrate ( A plurality of field oxide films 39 defining an active region of 31 are formed, and then a gate 41 is formed by interposing a gate oxide film 40 in a predetermined portion on the active region. Since the first and second trenches 36 and 38 have a jar-like shape, the second trench 38 is not filled with all oxides and an empty space is generated.
도 2e에 나타낸 바와 같이 상기 반도체기판(31) 상에 상기 게이트(41)를 덮도록 제 1 포토레지스트(43)를 도포하고, 노광 및 현상하여 상기 소정 개의 활성영역을 교번하여 노출시킨다. 그리고, 상기 반도체기판(31)에 상기 제 1 포토레지스트(43) 및 노출된 부분의 게이트(41)를 마스크로 사용하여 N형의 불순물을 고농도로 이온주입하여 P－형의 반도체기판(31) 상에 게이트(41)의 하부 양쪽면으로 소오스/드레인영역으로 사용되는 N＋형의 제 1 불순물영역(45)을 형성하고, N－웰(32)에 Vcc와 연결되는 N＋형의 제 2 불순물영역(44)을 형성한다.As shown in FIG. 2E, a first photoresist 43 is coated on the semiconductor substrate 31 to cover the gate 41, and is exposed and developed to alternately expose the predetermined active regions. Then, using the first photoresist 43 and the gate 41 of the exposed portion as a mask, ion implantation of N-type impurities at a high concentration is carried out on the semiconductor substrate 31 to form a P - type semiconductor substrate 31. N + type first impurity regions 45 used as source / drain regions are formed on both lower surfaces of the gate 41, and N + type second portions connected to Vcc in the N - well 32. The impurity region 44 is formed.
그런 후에, 도 2f와 같이 상기 반도체기판(31) 상에 상기 게이트(41)를 덮도록 제 2 포토레지스트(46)를 도포하고, 노광 및 현상하여 상기 제 1 및 제 2 불순물영역(45)(44)이 형성되지 않은 소정 개의 활성영역을 노출시킨다. 그리고, 상기 반도체기판(31)에 상기 제 2 포토레지스트(46) 및 노출된 부분의 게이트(41)를 마스크로 사용하여 P형의 불순물을 고농도로 이온주입하면 N－웰(32)의 게이트(41)의 하부 양쪽면으로 소오스/드레인영역으로 사용되는 P＋형의 제 3 불순물영역(47)을 형성하고, P－형의 반도체기판(31)에 Vb와 연결되는 P＋형의 제 4 불순물영역(48)을 형성한다.Thereafter, as shown in FIG. 2F, a second photoresist 46 is coated on the semiconductor substrate 31 so as to cover the gate 41, and exposed and developed to expose the first and second impurity regions 45 ( Exposes a predetermined number of active regions where 44 is not formed. Then, when the second photoresist 46 and the exposed portion of the gate 41 are used as a mask, ion implantation with high concentration of P-type impurities is carried out to the gate of the N - well 32. P + type third impurity regions 47 used as source / drain regions are formed on both lower surfaces of 41), and P + type fourth impurities connected to P - type semiconductor substrate 31 with Vb. Area 48 is formed.
상술한 바와 같이 본 발명에서는 도전형이 다른 웰이 형성된 반도체기판의 소정 부분에 상부의 활성영역의 폭은 좁히지 않으면서 하부 면적을 넓히는 항아리 형태의 트랜치를 형성하고 상기 트랜치에 절연물질을 채우는 방법으로 필드산화막을 형성하여 소자를 격리한 후, 상기 반도체기판의 활성영역에 NMOS 및 PMOS를 포함하는 CMOS소자를 형성하였다.As described above, in the present invention, a jar-shaped trench is formed in a predetermined portion of a semiconductor substrate in which wells having different conductivity types are formed, and the bottom active region is widened without narrowing the width of the upper active region, and the trench is filled with an insulating material. After the field oxide film was formed to isolate the device, a CMOS device including NMOS and PMOS was formed in an active region of the semiconductor substrate.
상기에서 필드산화막을 형성할 때, 항아리 형태의 트랜치에 절연물질이 전부 채워지지 않고 필드산화막의 양쪽 하단부에는 빈 공간이 생긴다. 이러한 빈 공간으로 P－형의 반도체기판의 p형 불순물이 필드산화막으로 확산되는 것을 방지하고 때문에 N－웰의 n형 불순물이 P－형의 반도체기판 필드산화막의 하부로 확산되는 것을 방지하고 필드산화막 상부의 폭은 미세화에 따라 작아져도 본 발명의 필드산화막 하부는 상기 상부의 폭에 비해 길게 형성된다.When the field oxide film is formed in the above, the jar-shaped trench is not filled with all the insulating material, and empty spaces are formed at both lower ends of the field oxide film. This empty space prevents the p-type impurity of the P - type semiconductor substrate from diffusing into the field oxide film, thereby preventing the n-type impurity of the N - well from diffusing to the lower portion of the P - type semiconductor substrate field oxide film. Even if the width of the upper portion becomes smaller with miniaturization, the lower portion of the field oxide film of the present invention is formed longer than the width of the upper portion.
따라서, 본 발명에 의해 형성된 반도체장치는 필드산화막의 하부를 넓게 형성하여 펀치쓰루 및 에벌랜치 브레이크다운이 발생되는 것을 방지하고, 전류의 경로가 길어져 래치 업 내성을 향상시키는 이점이 있다.Therefore, the semiconductor device formed by the present invention has an advantage of forming a wide bottom portion of the field oxide film to prevent punch-through and avalanche breakdown from occurring, and increasing the current path to improve latch-up resistance.
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|---|---|---|---|
| KR1019980006712A KR19990073644A (en) | 1998-03-02 | 1998-03-02 | Manufacturing Method of Semiconductor Device |
Country Status (1)
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| KR (1) | KR19990073644A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780655B1 (en) * | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | Method for manufacturing bulb type recess in semiconductor device |
| US7622778B2 (en) | 2005-05-18 | 2009-11-24 | Samsung Electronic Co., Ltd. | Semiconductor device having shallow trench isolation structure comprising an upper trench and a lower trench including a void |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150642A (en) * | 1984-01-18 | 1985-08-08 | Toshiba Corp | Complementary semiconductor device and manufacture thereof |
| JPS62291940A (en) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US5112771A (en) * | 1987-03-20 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of fibricating a semiconductor device having a trench |
| KR100198620B1 (en) * | 1995-12-27 | 1999-06-15 | 구본준 | Manufacturing method of isolation film using trench |
-
1998
- 1998-03-02 KR KR1019980006712A patent/KR19990073644A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150642A (en) * | 1984-01-18 | 1985-08-08 | Toshiba Corp | Complementary semiconductor device and manufacture thereof |
| JPS62291940A (en) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US5112771A (en) * | 1987-03-20 | 1992-05-12 | Mitsubishi Denki Kabushiki Kaisha | Method of fibricating a semiconductor device having a trench |
| KR100198620B1 (en) * | 1995-12-27 | 1999-06-15 | 구본준 | Manufacturing method of isolation film using trench |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7622778B2 (en) | 2005-05-18 | 2009-11-24 | Samsung Electronic Co., Ltd. | Semiconductor device having shallow trench isolation structure comprising an upper trench and a lower trench including a void |
| KR100780655B1 (en) * | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | Method for manufacturing bulb type recess in semiconductor device |
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