KR19990065384A - Contact hole formation method of semiconductor memory device - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 콘택홀 형성방법에 관한 것이다. 본 발명에 따르면, 반도체 장치의 캐패시터 하부전극을 제조하기 위한 콘택홀을 형성함에 있어서, 마스크의 레이아웃상 형성되는 개구 영역을 소자분리 영역에 비해 단차가 보다 낮은 활성 영역쪽으로 치우치도록 제작한다. 그 결과, 단차가 높은 소자분리 영역과 단차가 보다 낮은 활성 영역 중 어느 한 방향으로 치우치지 않고 대략 중간 위치에 형성되는 콘택홀을 얻을 수 있게 된다.The present invention relates to a method of forming a contact hole for manufacturing a capacitor lower electrode of a semiconductor memory device. According to the present invention, in forming a contact hole for manufacturing a capacitor lower electrode of a semiconductor device, an opening region formed on the layout of a mask is oriented so as to be biased toward an active region having a step difference lower than that of an element isolation region. As a result, it is possible to obtain a contact hole formed at an approximately intermediate position without biasing in either direction of an isolation region having a high step height and an active area having a lower step height.

Description

반도체 메모리 장치의 콘택홀 형성방법Contact hole formation method of semiconductor memory device

본 발명은 반도체 메모리 장치의 콘택홀 형성방법에 관한 것으로, 특히 캐패시터의 하부전극 형성시 공정마진을 확보할 수 있는 콘택홀 형성방법에 관한 것이다.The present invention relates to a method for forming a contact hole in a semiconductor memory device, and more particularly, to a method for forming a contact hole for securing a process margin when forming a lower electrode of a capacitor.

반도체 메모리 장치의 집적도가 점차 증가됨에 따라, 메모리 셀을 구성하는 여러 가지 패턴들 뿐 아니라 배선의 넓이(width) 및 배선과 배선 사이의 간격(space)에 있어서도 급격한 고집적화를 보이고 있다. 그러나 이처럼 고집적화되어 가는 반도체 메모리 장치에 있어 특히, 고립되어 있는 소자 영역들을 전기적으로 연결하기 위한 콘택은, 얼라인 마진(align margin), 소자분리 마진(isolation margin) 등을 고려하여 형성되어야 하기 때문에 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 반도체 메모리 장치의 콘택을 형성함에 있어서는, 얼라인 마진의 부족으로 인해 상부와 하부간의 물질막이 완전히 분리되어지지 않는 문제가 유발된다.As the degree of integration of semiconductor memory devices increases gradually, not only the various patterns constituting the memory cell but also the high integration in the width of the wiring and the space between the wiring and the wiring are rapidly increasing. In such highly integrated semiconductor memory devices, however, the contact for electrically connecting the isolated device regions must be formed in consideration of an alignment margin, an isolation margin, and the like. In the configuration of occupies a significant area. Therefore, in forming the contact of the semiconductor memory device, the problem that the material film between the top and the bottom is not completely separated due to the lack of the alignment margin.

따라서, 고집적 반도체 소자에 적합한 미세한 콘택을 형성하기 위해서 높은 해상도(resolution)를 가지는 포토리소그라피, 즉 사진공정이 실시된다. 그러나, 워드라인이나 비트라인과 같이 일정한 간격을 두고 반복적으로 배열되는 라인 패턴의 라인/스페이스(line space) 사이즈가 점점 축소됨에 따라, 식각 공정의 로딩 효과(loading effect)나 포토리소그라피 공정의 3차원 효과 등에 의해 라인 패턴들의 사이즈가 불균일해지는 문제가 발생한다.Therefore, photolithography, that is, a photolithography process having a high resolution is performed to form fine contacts suitable for highly integrated semiconductor devices. However, as the line / space size of line patterns repeatedly arranged at regular intervals such as word lines or bit lines is gradually reduced, the loading effect of the etching process or the three-dimensional process of the photolithography process There arises a problem that the size of the line patterns becomes nonuniform due to the effect.

상기 로딩 효과란 서브-마이크론급 이하의 반도체 공정에서 빈번하게 사용되는 용어로서, 밀집된 패턴 부위와 덜 밀집된 패턴 부위에서 건식 식각을 행할 때 플라즈마 상태의 에천트(etchant)와 식각될 부위의 반응 생성물의 증기압이 밀집된 패턴부위에서 현저하게 떨어짐으로써 식각 균일성을 악화시키는 현상을 의미한다.The loading effect is a term frequently used in sub-micron-level or lower semiconductor processes. When the dry etching is performed on the dense and less dense pattern portions, the reaction product of the etchant in the plasma state and the reaction product of the portion to be etched is used. It means a phenomenon in which the etching pressure deteriorates etch uniformity by dropping significantly in the dense pattern part.

또한, 패턴간 사이즈가 점차 감소됨에 따라, 사진공정시 스테퍼(stepper)와 포토레지스트의 높은 분해능이 요구되며, 안정적인 공정 확보 측면에서 균일한 초점 심도 확보가 중요해지고 있다. 이러한 분해능과 초점 심도의 마진은 하지층의 높낮이(단차), 모양 및 곡률에 따라 변화하며, 특히 최소 사이즈의 라인 패턴을 형성할 때 높은 광 반사율은 이러한 하지층의 높낮이, 모양, 및 곡률에 따라 심각한 패턴 불균일 및 낫칭 현상을 유발하게 된다.In addition, as the size between patterns gradually decreases, high resolution of a stepper and a photoresist is required during a photolithography process, and securing a uniform depth of focus has become important in terms of securing a stable process. The margin of resolution and depth of focus varies with the height, shape, and curvature of the underlying layer, especially when forming the smallest line pattern, the high light reflectance depends on the height, shape, and curvature of the underlying layer. It causes severe pattern non-uniformity and curing.

도 1은 종래의 방법에 따라 캐패시터의 하부전극 118이 형성되어 있는 상태를 나타내는 단면도이다. 도 1을 참조하면, 소자분리막 102에 의해 활성 영역 및 비활성 영역이 구분되어 있는 반도체 기판 100의 상기 활성 영역에, 게이트 절연막 104, 다결정 실리콘 106 및 실리사이드, 보다 상세하게는 폴리사이드 108가 차례로 적층된 구조의 게이트 전극 110a, 보다 상세하게는 제1트랜지스터의 게이트 전극 110a이 형성되어 있다. 그리고 상기 소자분리막 102상부에는 인접한 또 다른 제2트랜지스터의 게이트 전극 110b가 형성되어 있다. 상기 게이트 전극 110a 사이에는 공통 드레인 영역 112이 형성되어 있으며, 게이트 전극 110a과 소자분리막 사이에는 소오스 영역 113가 형성되어 있다. 그리고, 상기 반도체 기판 100을 평탄화함과 동시에 절연하기 위한 층간 절연막 114이 형성되어 있으며, 상기 소오스 영역 113의 상부에는 콘택 116에 의해 캐패시터의 하부 전극 118이 연결되어 있다. 상기 콘택 116을 형성하는 방법은, 상기 층간 절연막 114을 일부 식각하여 콘택홀 115을 우선 형성한 뒤, 상기 콘택홀 115에 도전물을 채워넣어 형성하는 것이 통상적인 방법이다. 상기 콘택홀 115은, 상기 층간 절연막 114상부에 감광막을 형성하여 일정 패턴을 가지도록 사진공정을 실시한 뒤, 상기 사진공정을 통해 패터닝된 감광막을 식각 마스크로서 이용하여 상기 층간 절연막 114을 식각함으로써 상기 콘택홀 115을 형성하는 것이 통상적이다. 그리고 상기 콘택홀 115이 형성되어 있는 반도체 기판 100상부에 인(P)등의 5가 불순물이 도핑되어 있는 다결정 실리콘막을 형성함으로써 형성된 콘택 116 및 캐패시터의 하부 전극 118이 형성되어 있다. 그러나 도 1에 도시되어 있는 바와 같이, 상기 콘택 116의 위치가 제2트랜지스터의 게이트 전극 110b방향으로 치우쳐 있다. 즉, 상기 콘택 116가 제1트랜지스터의 게이트 전극 110a으로부터의 거리 A와 제2트랜지스터의 게이트 전극 110b으로부터의 거리 B를 비교해 볼 때 AB와 같이 한 방향으로 지나치게 치우쳐 형성되어 있다.1 is a cross-sectional view illustrating a state in which a lower electrode 118 of a capacitor is formed according to a conventional method. Referring to FIG. 1, a gate insulating layer 104, a polycrystalline silicon 106 and a silicide, and more specifically, a polyside 108 are sequentially stacked on the active region of the semiconductor substrate 100 where the active region and the inactive region are separated by the device isolation layer 102. The gate electrode 110a of the structure, more specifically, the gate electrode 110a of the first transistor is formed. A gate electrode 110b of another adjacent second transistor is formed on the device isolation layer 102. A common drain region 112 is formed between the gate electrode 110a and a source region 113 is formed between the gate electrode 110a and the device isolation layer. An interlayer insulating layer 114 is formed to planarize and insulate the semiconductor substrate 100, and a lower electrode 118 of the capacitor is connected to an upper portion of the source region 113 by a contact 116. In the method of forming the contact 116, the contact hole 115 is first formed by partially etching the interlayer insulating layer 114, and then the conductive material is filled in the contact hole 115. The contact hole 115 is formed by forming a photoresist film on the interlayer insulating film 114 to have a predetermined pattern, and then etching the contact insulating film 114 by using the photosensitive film patterned through the photolithography process as an etching mask. It is common to form the hole 115. A contact 116 and a lower electrode 118 of the capacitor are formed on the semiconductor substrate 100 where the contact hole 115 is formed by forming a polycrystalline silicon film doped with pentavalent impurities such as phosphorus (P). However, as shown in FIG. 1, the position of the contact 116 is oriented in the direction of the gate electrode 110b of the second transistor. That is, the contact 116 is formed to be excessively biased in one direction as in AB when comparing the distance A from the gate electrode 110a of the first transistor and the distance B from the gate electrode 110b of the second transistor.

이와 같이 콘택 116가 한 방향으로 치우쳐 형성되는 이유는, 상기 감광막을 현상하기 위한 마스크 제작에 있어서, 후속의 공정에서 형성되어질 캐패시터의 하부 전극용 콘택홀의 위치와 마스크 상의 개구 영역이 일치되도록 제작하기 때문이다. 즉, 통상적으로 하부 전극은 활성 영역내 소오스 영역 113의 중간 위치에 형성되어지므로, 마스크의 패턴 역시 소오스 영역 113의 중간 위치에 콘택를 형성하기 위한 개구를 형성하는 것이다. 그런데 상기 감광막은 제1트랜지스터의 게이트 전극 110a과 소자분리막 102 상부에 형성되어 있는 인접한 제2트랜지스터의 게이트 전극 110b간 단차로 인해 스텝 커버리지가 양호하지 못한 상태이므로, 상기 마스크를 통하여 감광막을 현상할 경우, 얻고자 하는 패턴을 얻을 수 없게 된다. 즉, 감광막의 단차로 인해 보다 위치가 높은 게이트 전극 110b쪽으로 노광이 치우치게 되어 소자분리막 102에 근접하거나 도 1과 같이 완전히 접촉되는 콘택홀 115이 형성된다.The reason why the contact 116 is formed in one direction is biased because in manufacturing the mask for developing the photosensitive film, the position of the contact hole for the lower electrode of the capacitor to be formed in a subsequent process and the opening area on the mask coincide. to be. That is, since the lower electrode is typically formed at an intermediate position of the source region 113 in the active region, the pattern of the mask also forms an opening for forming a contact at the intermediate position of the source region 113. However, since the step coverage is not good due to the step difference between the gate electrode 110a of the first transistor and the gate electrode 110b of the adjacent second transistor formed on the device isolation layer 102, the photoresist film is developed through the mask. You will not get the pattern you want. That is, the exposure is biased toward the gate electrode 110b having a higher position due to the step of the photosensitive film, thereby forming a contact hole 115 that is close to the device isolation film 102 or completely contacts as shown in FIG. 1.

이와 같이 종래에는 콘택홀의 위치가 원래 설정된 위치에 형성되지 않음으로 인해, 캐패시터의 하부 전극과 소자분리막이 접촉되어 반도체 메모리 장치의 동작특성 및 신뢰성이 감소되는 문제가 있다.As described above, since the position of the contact hole is not formed at the originally set position, the lower electrode of the capacitor contacts the device isolation layer, thereby reducing the operation characteristics and reliability of the semiconductor memory device.

따라서 본 발명의 목적은, 설정된 영역에 캐패시터 하부전극을 형성할 수 있는 콘택홀 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a contact hole method capable of forming a capacitor lower electrode in a set region.

본 발명의 또 다른 목적은, 트랜지스터의 소오스 영역 중간 위치에 캐패시터 하부전극을 형성할 수 있는 콘택홀 방법을 제공함에 있다.It is still another object of the present invention to provide a contact hole method capable of forming a capacitor lower electrode at an intermediate position of a source region of a transistor.

본 발명의 또 다른 목적은, 어느 한 방향으로 치우치지 않는 캐패시터 하부전극을 형성할 수 있는 콘택홀 방법을 제공함에 있다.Still another object of the present invention is to provide a contact hole method capable of forming a capacitor lower electrode which is not biased in any one direction.

상기의 목적들을 달성하기 위해서 본 발명은, 반도체 장치의 캐패시터 하부전극을 제조하기 위해 활성 영역과 소자분리 영역에 존재하는 게이트 전극 사이에 콘택홀을 형성하는 방법에 있어서, 반도체 기판에 전체적으로 절연막을 형성한 뒤, 개구의 위치가 레이아웃상 일측 방향으로 보다 치우쳐 형성되어 있는 마스크 패턴을 통해 상기 절연막의 일부를 식각함으로써, 활성 영역과 소자분리 영역에 존재하는 게이트 전극 사이에 콘택홀을 형성함을 특징으로 하는 방법을 제공한다.In order to achieve the above objects, the present invention provides a method for forming a contact hole between an active region and a gate electrode present in an isolation region in order to manufacture a capacitor lower electrode of a semiconductor device. After that, a part of the insulating layer is etched through a mask pattern in which the position of the opening is more oriented in one direction on the layout, thereby forming a contact hole between the active region and the gate electrode existing in the device isolation region. Provide a way to.

또한 상기의 목적들을 달성하기 위해서 본 발명은, 반도체 장치의 캐패시터 하부전극을 제조하기 위한 콘택홀 형성방법에 있어서, 반도체 기판에 전체적으로 절연막을 형성한 뒤, 개구의 위치가 레이아웃상 일측 방향으로 보다 치우쳐 형성되어 있는 마스크 패턴을 통해 상기 절연막의 일부를 식각함으로써, 활성 영역 내에 존재하는 소오스 영역 중간에 캐패시터 하부전극을 제조하기 위한 콘택홀을 형성함을 특징으로 하는 방법을 제공한다.In addition, in order to achieve the above objects, the present invention provides a contact hole forming method for manufacturing a capacitor lower electrode of a semiconductor device, wherein after forming an insulating film as a whole on the semiconductor substrate, the position of the opening is shifted more toward one side in the layout. By etching a portion of the insulating film through the formed mask pattern, a method for forming a contact hole for manufacturing a capacitor lower electrode in the middle of the source region existing in the active region is provided.

도 1는 종래의 방법에 따라 캐패시터의 하부전극이 일측으로 치우쳐 형성되어 있는 상태를 나타내는 단면도1 is a cross-sectional view showing a state in which the lower electrode of the capacitor is formed to be biased to one side according to a conventional method.

도 2는 본 발명의 실시예에 따라 캐패시터의 하부전극이 트랜지스터의 소오스 영역 중간에 형성되어 있는 상태를 나타내는 단면도2 is a cross-sectional view illustrating a state in which a lower electrode of a capacitor is formed in the middle of a source region of a transistor according to an embodiment of the present invention.

이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따라 캐패시터의 하부전극이 형성되어 있는 상태를 나타내는 단면도이다. 본 발명의 실시예에 따른 캐패시터 하부전극의 형성방법에 있어, 활성 영역에 트랜지스터를 형성한 뒤, 층간 절연막을 형성하기까지의 공정단계는 종래 공정단계와 동일하다. 즉, 반도체 기판 200에 소자분리막 202을 형성하여 활성 영역 및 비활성 영역을 구분한다. 그리고 나서, 상기 활성 영역에 게이트 절연막 204, 다결정 실리콘 206 및 실리사이드, 보다 상세하게는 폴리사이드 208을 차례로 적층하여 제1트랜지스터의 워드 라인으로서 기능하는 게이트 전극 210a을 형성한다. 그리고, 상기 소자분리막 202상부의 게이트 전극 210b는 인접한 또 다른 제2트랜지스터의 게이트 전극으로서, 소자분리막 202의 상부로 지나가도록 형성되어 있으므로 도 2와 같이 보여지게 된다. 이어서, 상기 게이트 전극 110a을 이온주입 마스크로서 이용하여 드레인 영역 212 및 소오스 영역을 형성한 뒤, 층간 절연막 214을 일부 식각하여 콘택홀 215를 형성하는 본 공정단계까지는 종래와 동일한다. 그러나, 상기 소오스 영역 213에 캐패시터의 하부전극을 연결하기 위한 콘택 형성방법에 있어서, 본 발명에 따르면, 우선 상기 층간 절연막 214 상부의 감광막을 현상하기 위한 마스크 제작에서부터 보다 개선된 방법을 사용한다. 즉, 종래에는 캐패시터의 하부전극이 형성될 위치와 동일한 위치에 마스크의 개구 영역을 일치시켰으나, 본 발명에서는 캐패시터의 하부전극을 형성될 영역과 마스크의 개구 영역을 일치시키지 않는 것을 특징으로 한다. 제1트랜지스터의 게이트 전극 210a와 제2트랜지스터의 게이트 전극 210b의 단차로 인해 감광막 또한 단차지게 형성되므로, 상기 감광막이 현상되는 차이를 감안하여 미리 보다 낮은 높이를 가지는 게이트 전극 210a쪽으로 보다 치우치게 마스크의 개구 영역을 개선하여 설정하는 것이다. 이와 같이 마스크의 개구 영역을 한 방향으로 보다 치우치게 제작하여 감광막을 현상 뒤, 이를 식각 마스크로서 이용하여 층간 절연막 214을 식각한다. 상기 식각공정에 의해 형성된 콘택홀 215에 도전물, 예컨대 다결정 실리콘을 형성하여 콘택 216 및 캐패시터의 하부전극 218을 형성한다. 이와 같이 본 발명에 따른 개선된 구조의 마스크를 이용하면, 소오스 영역의 중간 위치에 콘택홀이 형성된다. 즉, 도 2에 나타나 있는 것과 같이 콘택 216이 제1트랜지스터의 게이트 전극 210a으로부터의 거리 A와 제2트랜지스터의 게이트 전극 210b으로부터의 거리 B가 거의 동일한 위치에 형성되는 결과를 얻게 된다.2 is a cross-sectional view illustrating a state in which a lower electrode of a capacitor is formed according to an embodiment of the present invention. In the method of forming the capacitor lower electrode according to the embodiment of the present invention, the process steps from forming the transistor in the active region to forming the interlayer insulating film are the same as the conventional process steps. That is, the device isolation layer 202 is formed on the semiconductor substrate 200 to distinguish between the active region and the inactive region. Then, a gate insulating film 204, polycrystalline silicon 206 and silicide, more specifically polyside 208, are sequentially stacked in the active region to form a gate electrode 210a serving as a word line of the first transistor. The gate electrode 210b on the device isolation layer 202 is a gate electrode of another adjacent second transistor, and is formed so as to pass over the device isolation layer 202, as shown in FIG. 2. Subsequently, after the drain region 212 and the source region are formed using the gate electrode 110a as an ion implantation mask, the process step of forming a contact hole 215 by partially etching the interlayer insulating film 214 is the same as in the conventional process. However, in the method for forming a contact for connecting the lower electrode of the capacitor to the source region 213, according to the present invention, a method for improving the photoresist film on the interlayer insulating film 214 is first used. That is, although the opening region of the mask is coincident with the same position where the lower electrode of the capacitor is to be formed, the present invention is characterized in that the opening region of the mask does not coincide with the region where the lower electrode of the capacitor is to be formed. Since the photoresist is also stepped due to the step difference between the gate electrode 210a of the first transistor and the gate electrode 210b of the second transistor, the opening of the mask is more biased toward the gate electrode 210a having a lower height in advance in consideration of the difference in development of the photoresist. Is to improve the area. In this way, the opening region of the mask is more biased in one direction, and after the development of the photoresist film, the interlayer insulating film 214 is etched using this as an etching mask. A conductive material, such as polycrystalline silicon, is formed in the contact hole 215 formed by the etching process to form the contact 216 and the lower electrode 218 of the capacitor. Thus, using the mask of the improved structure according to the present invention, contact holes are formed in the intermediate position of the source region. That is, as shown in FIG. 2, the contact 216 is formed at a position where the distance A from the gate electrode 210a of the first transistor and the distance B from the gate electrode 210b of the second transistor are substantially the same.

상기한 바와 같이 본 발명에서는, 반도체 장치의 캐패시터 하부전극을 제조하기 위한 콘택홀을 형성함에 있어서, 마스크의 레이아웃상 형성되는 개구 영역을 소자분리 영역에 비해 단차가 보다 낮은 활성 영역쪽으로 치우치도록 제작한다. 그 결과, 단차가 높은 소자분리 영역과 단차가 보다 낮은 활성 영역 중 어느 한 방향으로 치우치지 않고 대략 트랜지스터의 소오스 영역 중간 위치에 형성되는 콘택홀을 얻을 수 있게 된다. 이와 같이 형성된 콘택홀에 캐패시터의 하부전극으로서의 도전물을 형성함으로써, 미리 설정된 위치에 캐패시터의 하부전극을 형성할 수 있는 효과가 있다.As described above, in the present invention, in forming the contact hole for manufacturing the capacitor lower electrode of the semiconductor device, the opening area formed on the layout of the mask is biased toward the active area having a lower step than the device isolation area. do. As a result, it is possible to obtain a contact hole which is formed approximately in the middle of the source region of the transistor without being biased in either direction of an isolation region having a high step and an active region having a lower step. By forming the conductive material as the lower electrode of the capacitor in the contact hole thus formed, there is an effect that the lower electrode of the capacitor can be formed at a predetermined position.

상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the preferred embodiment of the present invention as described above, it will be understood that various modifications and changes can be made without departing from the spirit and scope of the present invention as set forth in the claims below.

Claims (8)

반도체 장치의 캐패시터 하부전극을 제조하기 위해 활성 영역과 소자분리 영역에 존재하는 게이트 전극 사이에 콘택홀을 형성하는 방법에 있어서,In the method for forming a contact hole between the active electrode and the gate electrode present in the device isolation region for manufacturing the capacitor lower electrode of the semiconductor device, 반도체 기판에 전체적으로 절연막을 형성한 뒤, 개구의 위치가 레이아웃상 일측 방향으로 보다 치우쳐 형성되어 있는 마스크 패턴을 통해 상기 절연막의 일부를 식각함으로써, 활성 영역과 소자분리 영역에 존재하는 게이트 전극 사이에 콘택홀을 형성함을 특징으로 하는 방법.After the insulating film is formed on the semiconductor substrate as a whole, a part of the insulating film is etched through a mask pattern in which the position of the opening is more oriented in one direction on the layout, thereby making contact between the active region and the gate electrode present in the device isolation region. Forming a hole. 제 1항에 있어서, 상기 절연막을 형성한 후, 상기 절연막 상부에 감광막을 형성하는 단계를 더 포함함을 특징으로 하는 방법.The method of claim 1, further comprising forming a photoresist film on the insulation film after forming the insulation film. 제 1항에 있어서, 상기 마스크의 개구 위치는 보다 단차가 낮은 영역쪽으로 치우쳐 형성되어 있음을 특징으로 하는 방법.The method of claim 1, wherein the opening position of the mask is formed to be biased toward a region having a lower step. 제 3항에 있어서, 상기 마스크의 개구 위치는 보다 단차가 낮은 활성 영역쪽으로 치우쳐 형성되어 있음을 특징으로 하는 방법.4. A method according to claim 3, wherein the opening position of the mask is biased towards the lower active region. 반도체 장치의 캐패시터 하부전극을 제조하기 위한 콘택홀 형성방법에 있어서,In the contact hole forming method for manufacturing a capacitor lower electrode of a semiconductor device, 반도체 기판에 전체적으로 절연막을 형성한 뒤, 개구의 위치가 레이아웃상 일측 방향으로 보다 치우쳐 형성되어 있는 마스크 패턴을 통해 상기 절연막의 일부를 식각함으로써, 활성 영역 내에 존재하는 소오스 영역 중간에 캐패시터 하부전극을 제조하기 위한 콘택홀을 형성함을 특징으로 하는 방법.After forming the insulating film on the semiconductor substrate as a whole, a portion of the insulating film is etched through a mask pattern in which the position of the opening is more oriented in one direction on the layout, thereby manufacturing a capacitor lower electrode in the middle of the source region existing in the active region. Forming a contact hole for the. 제 5항에 있어서, 상기 절연막을 형성한 후, 상기 절연막 상부에 감광막을 형성하는 단계를 더 포함함을 특징으로 하는 방법.6. The method of claim 5, further comprising forming a photoresist film over the insulation film after forming the insulation film. 제 5항에 있어서, 상기 마스크의 개구 위치는 보다 단차가 낮은 영역쪽으로 치우쳐 형성되어 있음을 특징으로 하는 방법.6. The method of claim 5, wherein the opening position of the mask is formed to be biased toward a region having a lower step. 제 5항에 있어서, 상기 마스크의 개구 위치는 보다 단차가 낮은 영역쪽으로 치우쳐 형성되어 있음을 특징으로 하는 방법.6. The method of claim 5, wherein the opening position of the mask is formed to be biased toward a region having a lower step.