KR19990063519A - 반도체물품의 에칭방법과 장치 및 이것을 사용한 반도체물품의 제조방법 - Google Patents

반도체물품의 에칭방법과 장치 및 이것을 사용한 반도체물품의 제조방법 Download PDF

Info

Publication number
KR19990063519A
KR19990063519A KR1019980058991A KR19980058991A KR19990063519A KR 19990063519 A KR19990063519 A KR 19990063519A KR 1019980058991 A KR1019980058991 A KR 1019980058991A KR 19980058991 A KR19980058991 A KR 19980058991A KR 19990063519 A KR19990063519 A KR 19990063519A
Authority
KR
South Korea
Prior art keywords
silicon
article
etching
film
semiconductor
Prior art date
Application number
KR1019980058991A
Other languages
English (en)
Other versions
KR100362311B1 (ko
Inventor
노부히코 사토
Original Assignee
미따라이 하지메
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미따라이 하지메, 캐논 가부시끼가이샤 filed Critical 미따라이 하지메
Publication of KR19990063519A publication Critical patent/KR19990063519A/ko
Application granted granted Critical
Publication of KR100362311B1 publication Critical patent/KR100362311B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Element Separation (AREA)

Abstract

본 발명에 의한 방법으로, SOI기판 등의, 절연체위에 형성된 단결정실리콘막을 표면위에 가지는 반도체물품은, 소망의 높이로 표면을 제거하고 표면을 평탄화하기 위해, 수소함유 환원성분위기하에서 열처리에 의해 에칭된다. 이 방법은 단결정실리콘막이 에칭공정 동안 노안에서 산화실리콘에 대향하여 배열되는 것을 특징으로 한다.

Description

반도체물품의 에칭방법과 장치 및 이것을 사용한 반도체물품의 제조방법
발명의 배경
발명의 분야
본 발명은 반도체물품을 에칭하는 방법과 장치 및 이것을 사용하여 반도체물품을 제조하는 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 실리콘막을 가지는 반도체물품을 에칭하는 방법과 장치 및 이것을 사용하여 반도체물품을 제조하는 방법에 관한 것이다.
관련된 배경기술
실리콘형 반도체디바이스와 집적회로의 기술분야에서, 감소된 기생커패시턴스, 방사에 대한 향상된 내성 및 용이한 디바이스 절연을 제공하기 때문에, 막절연체 위에 형성된 단결정 반도체막을 이용하여 제작된 절연체 위의 반도체(SOI)기판을 가지는 디바이스에 관한 연구가 지금까지 많이 행해졌고, 이는 트랜지스터의 고속/저전압동작과, 저전력 소모와, 집적에 대해 개선된 적응성과, 양호한 제작스텝의 제거를 포함하는 제조스텝의 공정수에서의 상당한 감소로 이끌 수 있다.
SOI구조(SOI기판)를 가지는 공지의 기판은, Si단결줴판의 표면을 산화하고, Si기판의 노출부분으로 창을 형성하고 또한 이 영역을 SiO2표면 위에 Si단결정막(층)을 형성하는 시드(seed)로서 사용하여 이종에피택셜성장을 실현함으로써 제조되고, Si단결줴판 자체를 활성층으로 사용하여 활성층의 아래에 산화실리콘막을 형성함으로써 제조되고, 두꺼운 다결정 Si층위에 유전체로 절연된 Si단결정영역을 가지고, 다공질Si의 산화를 포함하는 유전체절연에 의해 제조된 SOI기판과 V형홈으로 둘러싸인 기판을 사용하여 제조된 SOS(Silicon On Sapphire)기판을 포함하고, 이것은 FIPOS(full isolation by porous silion)로서 칭한다.
최근, SIMOX(separation by implanted oxygen)기술과 웨이퍼본딩기술은 SOI구조를 제작하는 기술분야의 주된 흐름인 것으로 보인다. SIMOX기술은 1978년에 최초로 보고되었다(K. Izumi, M. Doken 및 H. Ariyoshi, Electron. Lett. 14(1978) p.593). 이것은 실리콘기판 내에 산소이온을 주입함으로써 매입형산화실리콘막을 형성하고 순차로 이것을 고온에서 열처리하는 방법을 제공한다.
한편, 웨이퍼본딩기술은 SOI기판을 제작하는 공정에서 접착된 웨이퍼 중의 하나를 얇게 하는 다양한 기술을 제공한다.
(BPSOI)
이것은 연마를 이용하는 가장 기본적인 공정 중의 하나이다. 산화실리콘막은 한쌍의 웨이퍼중의 어느 한쪽 또는 양쪽의 표면위에 형성되어 함께 접착된다. 순차로, 웨이퍼중의 어느 한쪽은 그라인딩하고 연마함으로써 얇아진다.
(PACE)
플라즈마의 조력에 의한 화학에칭(PACE)(Plasma assisted chemical eching)공정은 연마에 의해 얻어진 SOI구조(SOI층이라 칭함)의 단결정층의 막두께의 균일성을 향상시키도록 발전해왔다. 이 기술에 의해, 막두께는 기판위에 수천개의 고밀도로 분포된 측정점에서 측정된다. 다음에, 수㎜의 직경을 가지는 플라즈마소스는 막두께분포의 함수로서 에칭속도를 변화시키는 막두께에 대응하는 주사속도로 막을 주사하도록 구동되고, 이에 의해 막두께의 변동이 감소한다.
(수소이온주입을 사용한 분리공정)
접착SOI기판을 제작하는 새로운 기술은 M. Brue에 의해 Electronics Letters, 31(1995) p.1201에 최근에 보고되었고, 또한 일본특허출원 공개번호 5-211128호와 미국특허번호 5,374,564호에 개시되어 있다. 이 공정에 의해, 웨이퍼의 전체표면위에 수소등의 가벼운 원소 또는 불활성가스원소의 이온으로 주입된 산화된 웨이퍼는 다른 웨이퍼와 접착되고 순차로 열처리된다. 다음에, 웨이퍼는 이온이 주입된 두께에서 열처리시에 분리된다. 그 결과, 주입된 이온의 상기 침투영역에 위치하는 층은 SOI구조를 제작하도록 다른 웨이퍼위로 전사된다.
(에피택셜층 전사)
일본특허번호 2,608,351호와 미국특허번호 5,371,037호는 다공질층위의 단결정층을 다른 기판위로 전사함으로써 SOI기판을 제조하는 양호한 기술을 기재하고 있다. 이 기술은 또한 ELTRAN(상품명으로 등록)으로서 칭한다(T. Yonehara, K. Sakakguchi, N. Sato, App1. Phys. Lett. 64(1994), p.2108).
상기 설명한 바와 같이, SOI기판의 분야에서, 에칭의 결과로서 얻어진 거친표면의 평탄화, 이온주입과 다음의 열처리 및 이것과 분리된, SOI층 내에 확산된 붕소를 제거함으로써 낮은 붕소농도를 가지는 단결정실리콘의 SOI층의 형성은, 실리콘형 반도체디바이스의 성능을 향상시키기 위해, 게이트산화막의 붕괴전압, MOSFET에서의 문턱전압의 제어와 MOSFET의 캐리어이동도를 향상시키려는 에쨌든 해결해야 할 주된 문제가 있다. 따라서, SOI기판을 제조하는 상기 나열된 방법의 각각에 대해 이들 문제를 해결하도록 다양한 기술이 제안되어 왔다.
수소이온주입을 이용한 분리공정으로, 침투영역을 따라 분리된 웨이퍼의 표면은 10㎚의 표면거칠기의 평균제곱근(Rrms)을 나타내고, 표면층은 이온주입에 의해 야기되는 손상을 입는다. 이러한 웨이퍼는, 접촉연마로 칭하는 기술(M. Bruel, et al., Proc. 1995 IEEE Int. SOI Conf.(1995) p.178)을 사용하여, 표면층을 다소 연마하고 제거함으로써 평탄화되어 이온주입에 의해 손상된 층을 제거한다.
PACE기술의 경우에, 10.66㎚(첨두에서 골까지의 값으로서)까지의 표면거칠기는 플라즈마에칭공정 직후에 원자력현미경에 의해 검출된다. 다음에, 이러한 거친 표면은, 표면을 단지 작은 정도로 접촉연마함으로써(T. Feng, M. Matloubian, G. J. Gardopee 및 D.P. Mathur, Proc. 1994 IEEE Int. SOI Conf.(1994) p.77), 0.62㎚ 또는 초기의 표면의 거칠기와 등가의 레벨로 평탄화될 수 있다.
BESOI기술이 사용되는 경우, 에칭공정의 종료시에 생성한 약 5 내지 7㎚(첨두에서 골까지의 값으로서)의 표면거칠기는, 단지 표면거칠기의 3배 내지 5배 또는 20 내니 30㎚만큼 표면층을 제거함으로써 제거된다. 이 연마공정의 결과로서, 막두께의 균일성은 평균적으로 0.005㎛(=5㎚)까지 저하된다.
따라서, 단지 작은 정도로 표면을 연마하기 위해 접촉연마 또는 종종 키스연마라 칭하는 연마가 사용되는 경우, 표면거칠기는 제거될 수 있으나 동시에, 막두께는 감소되어 그 결과 막두께의 균일성이 저하한다. 연마동작이 일반적으로 동작의 기간을 제어함으로써 한정되나, 연마시간이 일정하면, 웨이퍼의 동일한 표면내에서, 상이한 웨이퍼의 표면사이, 연마용액과 연마동작시에 표면테이블의 온도 및 마모되는 사포(emery cloth)의 수에 따라 배치로부터 가마로 연마의 정도는 다양하므로, 연마의 정도를 일정한 레벨로 유지하기는 매우 어렵다는 것은 공지의 사실이다.
또한, 붕소가 고농도레벨을 나타내도록 SOI층의 전체깊이를 가로질러 확산되면 붕소농도를 감소시키는 것은 불가능하다.
산소이온주입을 사용하여 SIMOX기술에 의해 제조된 웨이퍼의 SOI층의 표면거칠기는 일반적으로 벌크(bulk)의 표면거칠기보다 1디지트만큼 크다. S. Nakashima와 K. Isumi(J. Mater. Res.(1990) Vol.5, No.9, p.1918)는 수십㎚의 직경의 무수한 홈을 가지는 표면거칠기는 1,260℃에서(질소분위기내에서) 2시간동안 또는 1,300℃에서(산소를 0.5% 함유하는 아르곤분위기내에서) 4시간동안 표면을 열처리함으로써 제거될 수 있다고 보고되었다. 그러나, 열적저항의 관점에서 볼 때 1,200℃보다 높은 온도에서 행해지는 열처리에 대해서 수정관을 사용하는 것은 실용상 불가능하다. 또한, 이러한 높은 온도를 사용한 공정은 웨이퍼 크기가 증가함에 따라 불가피하게 슬립라인(slip line)의 도입을 심각하게 한다.
산소주입기술로 인해, 청정실 내에 함유되고 기판의 표면에 점착하여, 산소이온을 주입하는 작업에서 웨이퍼내에 주입(상호주입)되는 붕소와, 이온주입에 의해 웨이펴 내에 함유된 산소를 산화실리콘으로 변화시키는 고온열처리전에 웨이퍼에 점착된 붕소원자가 열처리에 의해 전체 실리콘층내에 확산될 수 있다는 문제가 발생할 수도 있다. 유사한 문제가 청정실내에 함유된 붕소원자에 의해 접착 SOI기판에서도 발생할 수 있다.
본 발명의 발명자는 일본 특허출원 공개번호 5-218053호와 5-217821호에 수소함유분위기내에서 기판을 열처리함으로써 SOI기판의 표면을 평탄화하는 기술을 제안했다.
에칭공정후 기복을 가질 수 있으므로 시판의 실리콘웨이퍼의 연마된 표면보다 거친 SOI기판의 표면은 수소어닐링에 의해 상기 시판의 실리콘웨이퍼의 연마된 표면에 필적하는 평탄성의 레벨로 평탄화될 수 있다. 동시에, 수소분위기에서 절연체위에 형성된 단결정실리콘막을 가지는 기판을 어닐링하고, 가스상으로 붕소를 외부로 확산함으로써, 단결정실리콘막의 붕소농도는 감소될 수 있다. 붕소의 확산속도는 실리콘에서 비교적 높지만, 봉소가 실리콘층내에 남아서 가둬지도록, 산소 또는 불활성가스분위기에서 행해지는 열처리공정시에 기판의 표면위에 전형적으로 형성되는, 자연적으로 산화된 산화실리콘층에서는 확산속도가 낮다. 그러나, SOI층의 표면위에 형성되고 확산장벽으로서 기능하는 산화실리콘막은 제거될 수 있고, 공정동안 임의의 가능한 산화막의 잇따른 형성은, 결과적으로 붕소의 외부확산이 증가될 수 있도록, 또한 붕소가 전체 SOI층 내에 고농도레벨로 함유되면, 전체의 SOI층의 불순물농도가 붕소의 외부확산에 의한 디바이스 제작을 위해 적절한 레벨로 감소될 수 있도록, 전형적으로 수소를 함유하는 환원성분위기에서 기판을 어닐링함으로써, 효과적으로 억제될 수 있다(N. Sato와 T. Yonehara, APPl. Phys. Lett. 65(1994))
따라서, 수소함유분위기에서의 열처리는, 실리콘층내에 함유된 외부확산붕소에 대해, 또한 현저한 거칠기의 정도를 나타내는 실리콘층의 표면을 평탄화하는데에, 매우 효과적인 방법이다.
수소함유분위기에서의 열처리는 또한 SIMOX기술에 의해 SOI기판을 제조하는 데에 매우 효과적이다. 상기 논문은 또한 수소함유분위기내에서 1,200℃ 또는 이하의 온도에서 행해지는 열처리에 의해 표면거칠기가 만족할 정도로 평탄화될 수 있음을 보고하였다.
수소에 의해 SOI기판을 어닐링할 때, 막두께의 감소율은 1,150℃에서 약 0.08㎚/min이고, 이것은 연마의 경우의 감소율보다 훨씬 낮다. 그러나, 수소에 의해 SOI기판 대신에 벌크웨이퍼를 어닐링할 때, 막두께에서 10 내지 100㎚/min의 상대적으로 높은 감소속도는, B. M. Gallois et al., J. Am. Ceram. Soc., 77(1994) p.2949에 보고되어 있다. 막두께 감소속도와 에칭속도가 적절하게 제어되지 않는 경우, 막두께의 균일성을 동일한 웨이퍼표면내에서 또한 상이한 웨이퍼의 표면사이에서 저하되기 쉽다.
따라서, SOI층의 막두께에서 눈에 띄는 변동은, 최종제작품으로서 제작된 디바이스의 성능, 특히 충분히 공핍된 타입의 SOI-MOS트랜지스터의 문턱전압을 포함하는 특성의 면에서의 성능에 상당히 영향을 줄 수 있으므로, 각 웨이퍼와 상이한 웨이퍼사이에 대해서 막두께를 정밀하게 제어하는 것은 매우 중요하다.
또한 막두께의 균일성 외에 SOI기판에 의해 직면하는 요구가 있다.
SOI층의 막두께는 SOI기판을 사용하여 제작되는 반도체디바이스의 특성에 따라 변화한다. 이 문제는 제조된 SOI층의 표면을 열적으로 산화하고, 다음에 불화수소(투매산화)을 사용한 습식에칭에 의한 열적산화의 결과로서 제작된 산화막을 제거함으로써 다룰수 있으나, 이러한 기술은 복합한 제조스텝을 포함하고, 그러므로 실용상 적절하지 않다.
또한, 제조된 SOI층의 상부층은, 수소이온주입에 의한 분리공정에 관련하여 상기 지적한 바와 같이 비교적 많은 수의 결함을 보이기 쉽고, 그러므로 이러한 결함의 수를 감소시키는 것은 중요하다.
도 1은 본 발명에 의한 에칭장치의 일실시예의 개략적 단면도
도 2는 대향면의 재료에 대한 에칭속도의 의존성을 도시하는 그래프
도 3은 대향하여 배치된 표면의 재료가 Si와 SiO2일 때 에칭속도를 도시하는 그래프
도 4는 대향하여 배치된 표면의 재료가 Si와 SiO2일 때 Si원자를 제거하는 속도를 도시하는 그래프
도 5는 본 발명에 의한 에칭장치의 다른 실시예의 개략적 단면도
도 6은 본 발명에 의한 에칭장치의 또다른 실시예의 주요영역을 도시하는 개략적 단면도
도 7은 본 발명의 목적을 위해 사용될 수 있는 배열의 모드를 도시하는 한쌍의 대향면구성부재의 개략적 단면도
도 8은 본 발명의 목적을 위해 사용될 수 있는 배열의 다른 모드를 도시하는 반도체물품과 대향면구성부재의 개략적 단면도
도 9는 본 발명에 의한 에칭장치의 또다른 실시예의 주요영역을 도시하는 개략적 단면도
도 10은 본 발명에 의한 에칭방법을 사용하여 반도체물품을 제조하는 방법을 행하는 모드에 대한 흐름도
도 11은 본 발명에 의한 에칭방법을 사용하여 반도체물품을 제조하는 방법을 행하는 다른 모드에 대한 흐름도
도 12A, 도 12B, 도 12C 및 도 12D는 본 발명에 의한 에칭방법과 수소이온주입에 의한 클리브공정(cleave process)을 사용하여 반도체물품을 제조하는 방법의 개략도.
도 13A, 도 13B, 도 13C, 도 13D, 도 13E 및 도 13F는 본 발명에 의한 에칭방법과 에피택셜층 전사공정을 사용하여 반도체물품을 제조하는 방법의 개략도.
도 14는 본발명에 의한 에칭방법의 개략도
도 15A, 도 15B, 도 15C 및 도 15D는 본 발명의 목적을 위한 에칭동장시에 물품이 배열되는 방식을 도시하는 개략도.
도면의 주요부분에 대한 설명
1 : 반응로 2 : 히터
3 : 대향면구성부재 4 : 산화실리콘
5: 가스원 6, 7 : 밸브
8 : 배출펌프 9 : 지지부재
따라서, 본 발명의 목적은, 에칭속도와 상이한 기판사이의 막두께의 균일성을 용이하게 제어하는데 적용되는 반도체물품을 에칭하는 방법과 장치, 및 이러한 방법과 이러한 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은, 막두께의 균일성을 유지하면서 막내에 함유된 붕소등의 불순물을 효율적으로 감소시키는데 적합한 반도체물품을 에칭하는 방법과 장치, 및 이러한 방법과 이러한 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 반도체물품을 사용하여 제작된 디바이스 중에서 성능의 변동을 감소시키는데 적합한 반도체물품을 에칭하는 방법과 장치, 및 이러한 방법과 이러한 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 소망하는 막두께와 표면결함이 대체로 없는 표면상태를 얻는데 적합한 저렴한 값으로 반도체물품을 에칭하는 방법과 장치, 및 이러한 방법과 이러한 장치를 사용하여 반도체물품을 제조하는 방법을 제공하는 데 있다.
본 발명에 의하면, 본 발명의 상기 목적과 다른 목적은, 실리콘으로 이루어진 표면을 가지는 반도체물품을 에칭하는 방법으로서, 실리콘표면을 산화실리콘으로 이루어진 표면에 대향하여 이들을 소정의 거리로 분리시켜 배치된 상태로 유지하면서, 수소함유환원성분위기내에서 실리콘표면을 열처리하는 스텝으로 이루어진 상기 방법을 제공함으로써 달성된다.
본 발명에 의하면, 반도체물품을 제조하는 방법으로서, 실리콘으로 이루어지고 한쌍의 물품을 접착하여 얻어지는 표면을 에칭하는 스텝과, 상기 정의된 에칭방법에 의해 물품중의 한쪽의 불필요한 부분을 제거하는 스텝으로 이루어진 방법이 제공된다.
바람직한 실시예의 설명
도 1은 본 발명에 의한 에칭장치의 일실시예의 개략적 단면도이다.
이 에칭장치는, 에칭챔버로서 동작하고 반도체물품W를 수용하고 배기되는데 적합한 반응로(1), 노(1)내에 함유된 가스로 물품W를 가열하는 히터(2)로 이루어진다. 이것은 적어도 밸브(6)를 통하여 수소가스원(5)에 연결되고 또한 적어도 밸브(7)를 통하여 배출펌프(8)에 연결된다.
표면위에 산화실리콘(4)을 수용하는 대향면구성부재(3)는, 사이에 삽입된 소정의 갭AS로 처리되는 물품W의 표면측에 배열된다. 도 1에서, (9)는 물품W와 대향면구성부재(3)를 모두 지지하는 지지부재를 나타낸다.
이 실시예를 사용한 에칭동작은 이하 설명하는 방식으로 진행한다.
먼저, 물폼W와 대향면구성부재(3)는 이들 사이에 삽입된 소정의 갭AS를 가지는 반응로(1)내에 위치해있다. 다음에, 이들은 히터(2)에 의해 가열된다. 선택적으로, 노의 내부는 내부압력을 감소시키기 위해 배출펌프(8)에 의해 배기된다.
이후, 수소가스는 가스원(5)으로부터 노내에 도입된다. 노의 내부와 물품W는 히터(2)의 열발생을 제어함으로써 소정의 온도레벨로 유지된다.
다음에, 결과로서, 실리콘은 물품W의 처리되는 표면으로부터 에칭된다.
본 발명에 의한 방법으로 에칭되는 물품W는, CZ공정에 의해 제조된 벌크Si웨이퍼와, 에피택셜성장층을 가지는 에피택셜Si웨이퍼와, 수소어닐링공정에 의해 벌크Si웨이퍼를 처리하여 얻어진 Si웨이퍼와, 상기 기재한 타입 또는 실리콘막을 가지는 기판중 임의의 SOI웨이퍼이어도 된다. 특히, 연마후 표면처리공정을 받고 표면위에 기복을 가지는 웨이퍼, 연마되지 않은 표면을 가지는 웨이퍼 또는 본딩공정이나 SIMOX공정을 사용한 제조중의 SOI웨이퍼가 바람직하다.
물품W는 본 발명에 의한 수소함유분위기에서 열처리되므로, 노내에 공급되는 원료가스는 100%수소가스, 1내지 99%의 수소를 함유하는 희가스 등의 비활성가스를 칭한다. 바람직하게는, 습기가 충분히 없는 비교적 고순도의 소스가스는, 환원성 분위기가 -92℃보다 높지 않은 이슬점을 나타내도록, 수소정제시스텝(수소정화장치)에 의해 노내에 공급된다.
분위기내에 남아있는 임의의 산소 및 습기는, 온도가 증가함에 따라 막피복을 생성하는 물품W의 표면위의 실리콘을 산화시킬 수 있고, 차례로 생성된 막피복이 표면을 평탄화하는 공정을 방해하기 때문에, 또한 남아있는 산소 및 습기는 산화 및 에칭의 부작용으로서 실리콘막두께에서의 예기치 않은 감소를 일으킬 수 있기 때문에, 분위기의 산소 및 습기함유량은 최소의 레벨로 유지되어야 한다. 이것은 분위기가 -92℃보다 높지않은 이슬점을 나타내도록 제어되는 것이 바람직한 이유이다.
수소함유분위기가 대기압보다 높거나 같거나 또는 보다 낮은 압력레벨을 나타내지만, 보다 낮은 압력레벨은 표면평탄효과와 외부로 불순물을 확산하는 효과를 향상시키는 이점이 있으므로, 분위기의 압력은 대기압보다 낮은 것이 바람직하다. 에칭로가 융착된 수정과 합성융합된 실리카 등의 유리로 된 실리카로 이루어지는 경우, 노내의 분위기의 압력의 하한은 3.9×104㎩로 설정되는 것이 바람직하고, 노가 파괴되는 것을 방지하기 위해 6.6×104㎩가 더욱 바람직하다.
상기 고려한 관저에서 볼 때, 동작환경을 고려하여, 노내의 분위기의 압력에 대해서 대기압과 1.3㎩사이의 압력레벨을 선택하는 것이 합리적이다.
본 발명의 목적을 위해 사용되는 수소함유가스의 흐름속도에 대해서는 제한이 없으나, 이하 설명되는 흐름속도가이 사용되는 것이 바람직하다.
여기서 사용되는 흐름속도는 노관의 단면영역으로부터 반도체물품의 단면영역을 뺌으로써 얻어진 영역을 통과하는 가스의 흐름속도를 칭한다.
가스흐름속도가 너무 높으면, 물품의 표면으로부터 반응물을 제거하는 속도가 증가되어 에칭억압효과가 감소된다.
한편, 가스흐름속도가 너무 낮으면, 물품의 표면으로부터 반응물을 제거하는 속도가 현저하게 감소되어 반도체단결정층으로부터 외부로 불순물을 확산함으로써 붕소 등의 불순물을 제거하는 효과가 감소된다.
본 발명의 목적을 위해, 가스흐름속도는 10내지 300cc/min.㎠가 바람직하고 30내지 150cc/min.㎠가 더욱 바람직하다. 가스흐름속도는 확산하는 속도를 제어하고 물품의 표면으로부터 측면으로 반응물을 제거하는 파라미터이다.
물품의 표면은 수소함유분위기내에서, 표면이 질소분위기 또는 희가스분위기내에서는 평탄화되지 않는 1,200℃이하의 온도에서 만족스럽게 에칭되고 평탄화된다. 본 발명의 목적을 위해, 평탄효과를 가지는 에칭공정에 대해 사용되는 온도는 가스의 조성과 압력에 좌우된다. 더욱 상세하게는, 온도는 하한이 300℃보다 낮지 않은 것이 바람직하고, 500℃보다 낮지 않은 것이 더욱 바람직하며, 800℃보다 낮지 않은 것이 더욱더 바람직한 범위내에서 얻어진다. 한편, 온도범위의 상한은 실리콘의 융점보다 높지 않은 것이 바람직하고, 1,200℃보다 높지 않은 것이 더욱 바람직하다. 평탄화공정이 너무 느리게 진행하면, 평탄화된 표면은 열처리에 대해 더욱 긴 시간의 기간을 사용함으로써 얻어질 수 있다. 대향면을 구성하는 재료에 관계없이, 대향배치된 표면을 분리하는 거리가 대향하여 배치된 표면의 격렬한 상호작용 때문에 일정하면, 에칭효율은 분위기의 압력을 감소시킴으로써 향상될 수 있다. 이것은 압력이 감소되는 경우 나타나는 가스분자의 증가된 확산길이에 기여할 수 있다.
본 발명의 목적을 위해, 대향면구성부재(3)는 대향면이 이 위에 산화실리콘을 가지는 한 임의의 재료로 이루어져도 되나, 표면위에 산화실리콘막이 형성된 표면을 가지는 Si웨이퍼 또는 수정웨이퍼가 바람직하다. 에칭되는 물품과 동일한 구조를 가지는 웨이퍼는, 대향면이 이 위에 산화실리콘막을 가지면, 대향면구성부재(3)로 바람직하게 사용될 수 있다.
대향면은 평면이어야 하고 처리되는 표면과 평행하게 유지되어야 한다. 크기와 형상에 대해서, 대향면은 물품W의 처리되는 표면의 크기와 같거나 보다 큰 크기를 가지고 물품W의 프로파일과 유사한 프로파일을 가지는 것이 바람직하다.
대향면구성부재(3)는 전형적으로 트레이인 지지부재(9)의 일부분인 것이 바람직하다.
대향면과 물품을 분리하는 거리 또는 갭AS는 반도체물품의 에칭되는 실리콘표면영역의 함수로서 변화하나, 반도체물품이 100㎜보다 큰 직경을 가지는 경우, 대향하여 배치된 표면의 상호작용에 기인하여 에칭을 증대시키는 효과를 달성하기 위해, 200㎜보다 크지 않은 것이 바람직하고, 10㎜보다 크지 않은 것이 더욱 바람직하다. 대향하여 배치된 표면 사이의 거리는 특정한 하한을 가지지 않으나, 1㎜보다 작지 않은 것이 실용적이고, 3㎜보다 작지 않은 것이 바람직하다.
표면의 평탄공정은 반도체물품W의 세정된 표면이 열처리될 때 개시된다. 따라서, 물품의 표면이 두꺼운 자연산화막으로 피복되면, 표면의 평탄공정이 용이하게 개시되도록 희석된 플루오르화산을 사용한 에칭에 의해 제거되는 것이 바람직하다.
이 방법으로 평탄화되는 실리콘표면은 반도체디바이스를 제조하는데 매우 적합하다. 실리콘 또는 SiC의 대향면구성부재가 물품에 대향하여 배열된 이것의 대향면위에 산화실리콘막을 가지면, 산화실리콘막은 에칭공정에서 이것의 막두께를 점차 잃고, 산화실리콘막을 완전히 잃었을 때 물품의 에칭속도는 초기의 속도의 약 1/10로 극적으로 떨어진다. 따라서, 이 현상에 의거하여, 막이 에칭에 의해 제거되어야 하는 실리콘층내에 함유된 Si원자의 수와 동일한 수의 Si원자를 함유하는 이러한 막두께를 산화실리콘막이 가지도록 함으로써, 물품의 표면위의 실리콘층은 증가된 레벨의 재생성을 가지는 양호하게 제어된 방법으로 에칭될 수 있다. 대향면의 산화실리콘막이 화학양론적 조성이고 열산화공정에 의해 제작되면, 대향면구성부재의 산화실리콘막은 제거되는 실리콘층의 두께보다 약 2.22배 큰 막두께(tox)를 가지는 것이 바람직하다. 따라서, 열처리의 기간동안 마진을 허용하기 위해, 두께(tox)는 제거되는 실리콘층의 두께보다 적어도 2.22배 커야 한다.
본 발명에 의하면, 실리콘막을 에칭하는 속도는 1.0×10-3㎚/min.와 1.0㎚/min.사이의 범위내에서 어려움없이 제어될 수 있다. 열처리의 효율을 고려하여, 에칭공정은 0.046㎚/min.보다 낮지 않은 에칭속도로 1,080℃보다 높은 온도에서 또는 0.11㎚/min.보다 낮지 않은 에칭속도로 1,100℃보다 높은 온도에서 행해지는 것이 바람직하다.
이러한 에칭공정에 의해, 막이 표면으로부터 10㎚ 내지 200㎚만큼 에칭될 때, 실리콘막의 표면결함은 충분히 제거될 수 있다. 특히, SOI기판의 경우, 20㎚와 250㎚사이의 두께를 가지는 SOI층은, 본 발명에 의한 에칭방법과 에칭장치를 사용하여 전형적으로 50㎚와 500㎚사이의 막두께를 가지는 실리콘막을 에칭함으로써 어려움없이 제작될 수 있다.
다음에, 얻어진 표면은 1㎛2영역에서, 예를 들면, 적어도 0.4㎚보다 크지 않고, 바람직하게는 0.2㎚보다 크지 않고, 더욱 바람직하게는 0.15㎚보다 크지 않은 Rrms값을 나타낸다.
수소함유가스는 이후 설명되는 바와 같이 임의의 적절한 방법으로 노내에 도입될 수 있고, 본 발명은 노내에 가스를 도입하는 방법의 관점에서 볼 때 도 1의 구성에 제한되지는 않는다.
반응로(1)는 SiC로 이루어질 수 있으나, 본 발명의 목적을 위해 유리로 된 실리카로 이루어지는 것이 바람직하다.
본 발명의 목적을 위해, 히터(2)는 저항히터, 라디오주파수히터 또는 적외선램프이어도 된다.
이제, 본 발명으로 이끌었던 몇몇 발견을 이하 설명한다.
(대향면의 재료에 대한 에칭속도의 의존성에 관한 반견)
본 발명의 발명자는, 실리콘단결정표면위의 미세한 기복을 제거하기 위해 수소함유분위기내에서 행해지는 열처리에 대한 조건을 조사했고, 단결정실리콘을 에칭하는 속도가 단결정실리콘표면에 대향하는 표면(대향면)의 재료에 따라 현저하게 변화하는 것을 발견했다.
도 2는 대향면의 재료에 대한 에칭속도와 열처리온도의 의존성을 도시하는 그래프이다. 도 2의 그래프에서, 하부수평축은 온도(T)의 역수를 나타내고 상부수평축은 1/T에 대응하는 온도를 나타내는 반면, 수직축은 대수적으로 표현된 에칭속도(㎚/min.)를 나타낸다. SOI층 또는 매입된절연층위의 단결정실리콘층의 막두께는 시판의 광반사형 막두께게이지에 의해 어려움없이 관찰될 수 있다. 다음에, 에칭속도는 다양한 기간을 가지는 열처리전후에 막두께를 관찰하고 막두께의 시간에 대한 변화를 계산함으로써 측정될 수 있다.
도 2에서, 데이터세트A는 Si의 대향면이 에칭되는 SiO2의 물품에 대향하여 배열되는 경우 온도의 함수로서 변화하는 에칭속도를 나타낸다. 도면에서 관찰된 값의 최소의 사각형의 방법을 사용하여 얻어진 근사선의 기울기로부터 얻어진 활성에너지Ea는 약 4.3eV이었다.
도 2에서 데이터세트B는 SiO2의 대향면이 에칭되는 Si의 물품에 대향하여 배열되는 경우 열처리공정에서 에칭속도를 나타낸다.
도 2에서 데이터세트C는 Si의 대향면이 에칭되는 Si의 물품에 대향하여 배열되는 경우 다른 열처리공정에서 에칭속도를 나타낸다. 이 열처리의 활성에너지는 약 4.1eV이었다.
마지막으로, 도 2에서 데이터세트D는 SiO2의 대향면이 에칭되는 SiO2의 물품에 대향하여 배열되는 경우 다른 열처리에서의 에칭속도를 나타낸다. 이 열처리의 활성에너지Ea는 약 5.9eV이었다.
도 2의 데이터세트B와 C로부터 알 수 있는 바와 같이, 수소함유분위기내에서 행해지는 열처리로 인해, 실리콘의 대향면이 산화실리콘의 대향면으로 대치되는 경우 실리콘에칭속도는 온도를 변화시키지 않고 9배까지 증가된다.
더욱 상세하게는, 두 개의 단결정실리콘표면이 대향하여 배열되거나 또는 실리콘대향면이 에칭되는 실리콘표면에 대향하여 배열된 경우(도 2에서 C), 에칭속도는 1,200℃에서 약 0.045㎚/min.만큼 낮다. 막의 3㎚이하만이 열처리에서 60분후 에칭된다. 반대로, 산화실리콘대향면이 에칭되는 실리콘표면에 대향하여 배열된 경우(도 2에서 D), 에칭속도가 1,200℃에서 약 0.36㎚/min.로 증가되어 21.6㎚의 막이 1시간 후 에칭된다. 이 에칭두께는 접촉연마공정의 두께에 비교된다.
도 3은 대향하여 배치된 표면의 재료가 Si와 SiO2인 경우 에칭속도를 도시하는 그래프이다. 도 3에서, 수평축은 에칭시간(분)을 나타내는 반면, 수직축은 에칭두께(㎚)를 나타내고, 열처리는 1,200℃의 온도T에서 행해진다. 도 3에서, 백색원은 물품이 SiO2표면을 가지고 대향면이 Si로 이루어진 경우 얻어진 값을 나타내는 반면, 흑색원은 물품이 Si표면을 가지고 대향면이 SiO2로 이루어진 경우 얻어진 값을 나타낸다.
도 3으로부터 알 수 있는 바와 같이, 열처리의 동일한 기간에 대해서, 흑색원으로 나타낸 바와 같이 물품이 Si표면을 가지고 대향면이 SiO2로 이루어진 경우보다 백색원으로 나타낸 바와 같이 물품이 SiO2표면을 가지고 대향면이 Si로 이루어진 경우, 막은 보다 큰 한도까지 에칭된다. 간단히 말하면, SiO2표면과 Si표면이 열처리시에 대향하여 배치된 경우, SiO2표면은 Si표면보다 큰 정도까지 에칭된다.
도 4는 도 3에 의거한 계산에 의해 얻어진, SiO2표면이 에칭되고 Si대향면이 사용되는 경우 Si원자를 제거하는 속도와, Si표면이 에칭되고 SiO2대향면이 사용되는 경우 Si원자를 제거하는 속도를 나타내는 그래프이다. 도 4에서, 수평축은 에칭시간을 나타내고, 수직축은 제거되는 Si원자의 수(atoms/㎠)를 나타내며, 관찰된 SiO2표면은 백색의 원, 삼각형, 사각형으로 표시되고, 관찰된 Si표면은 흑색의 원, 삼각형, 사각형으로 표시된다.
산화실리콘표면의 에칭되는 부피로부터 계산되는 제거된 실리콘원자의 수와 또한 도 3에 도시된 바와 같이 단결정실리콘표면의 에칭되는 부피로부터 계산된 실리콘원자의 수를 나타내는 도 4로부터, 제거된 실리콘원자의 수는 표면에 대해서 대략 동일함을 알게 되고, 이는 Si표면과 SiO2표면이 열처리시에 서로 대향하여 배열된 경우, Si원자는 두 표면으로부터 대략 같은 속도로 잃는다는 것을 의미한다.
따라서, 실리콘표면을 에칭하는 속도는 이것에 대향하여 배열된 산화실리콘표면과 상호작용에 의해 가속된다. 이 상호작용은 이하 도시된 반응식에 의해 완전히 표현되고, 여기서 실리콘과 산화실리콘은 1:1의 비율로 반응한다.
Si+SiO2→2SiO
Si에칭속도는 Si표면과 대향면사이의 거리에 의해 영향을 받는다. 실리콘대향면이 사용되는 경우, 두 표면을 분리하는 거리가 감소됨에 따라 에칭속도가 감소되는 것을 발견하였다. 한편, 산화실리콘대향면이 사용되는 경우, 두 표면사이의 거리가 감소됨에 따라 에칭속도가 감소된다.
또한, 에칭공정이 전형적으로 수소가스인 환원성 가스를 함유하지 않는 분위기에서 행해지는 경우, 분위기가 수소를 함유하는 경우 관찰되는 에칭속도와 비교하면, 에칭속도는 현저하게 낮다. 간단히 말하면, 전형적으로 수소가스인 환원성가스의 존재는 에칭속도를 상당히 가속시킬 수 있다. 실리콘표면과 산화실리콘표면이 에칭시스템에서 서로 대향하여 배열된 경우, 표면중 어느 하나의 재료가 전형적으로 수소가스인 환원성가스와의 반응에 의해 다른 하나에 도달함에 따라 두 표면은 에칭된다. 예를 들면, Si+H2→SiH2와 SiH2+SiO2→2SiO+H2로 표현된 반응이다. Si표면에 남아있던 Si원자는 적어도 부분적으로 산화실리콘표면에 가스상으로 수송되고, 여기서 이들은 SiO2와 반응하여 SiO를 생성하고, 이는 높게 포화된 증기압을 나타낸다. SiH2는 연속적으로 소모되므로, Si기판위의 에칭공정은 촉진된다. 한편, 두 개의 Si표면이 서로 대향하여 배열된 경우, 화학반응속도는 일단 이들이 포화농도레벨을 나타내게 되면 증기상으로 Si원자가 확산하는 함수로서 측정되고, 포화농도레벨이 매우 높지는 않아 에칭속도는 매우 높게 되지는 않는다.
반대로, Si표면과 SiO2표면이 대향하는 경우, Si표면에 남아있던 Si원자는 적어도 부분적으로 산화막의 표면에서 소모되어, 화학반응이 어떠한 제한없이 더욱 진행한다. SiO2표면위에서 생성될 수 있는 SiO는 높은 증기압을 나타내므로, 반응은 제한없이 진행할 수 있다. SiC표면이 단결정실리콘막에 대향하여 배열된 경우, 단결정실리콘막을 에칭하는 속도는, 실리콘이 대향면으로 사용되는 경우 관찰되는 제한된 에칭속도와 대략 같다. 마찬가지로, 질화실리콘표면이 단결정실리콘막에 대향하여 배열된 경우 단결정실리콘막의 에칭속도는 또한 낮고 실리콘이 대향면으로 사용되는 경우 관찰된 제한된 에칭속도와 대략 같다.
간단히 말하면, 수소함유분위기내에서 실리콘을 열처리하는 공정에서, 대향면이 실리콘으로 일루어진 경우보다 대향면이 산화실리콘으로 이루어진 경우, 에칭속도는 약 10배 더 크다.
(에칭장치)
도 1은 본 발명에 의한 전형적인 에칭장치를 도시하지만, 이것은 이후 설명하는 바와 같이 다양한 다른 방법으로 변형될 수 있다.
도 5는 본 발명에 의한 에칭장치의 다른 실시예의 개략적 단면도이다.
도 5의 실시예는 배열되어 가스원(5)으로부터의 수소함유가스의 일부가 배출펌프(8)내로 흐르기 전에 물품W와 대향면구성부재(3)사이의 갭 또는 활성공간AS를 통과하게 된다. 물품W와 대향면구성부재(3)의 구성모드는 도 1에 도시된 바와 같은 구성에 제한되지 않고, 여기서 이들은 노(1)의 노관에 평행하게 세로로(도면에서 횡방향으로)배열된다. 이들은 도 5에 도시된 바와 같이 다르게 배열되거나 또 다르게 수평노내에서 기울어진 형태 또는 수직적으로 배열되어도 된다.
또 다르게는, 복수의 물품W가 단일의 노내에 서로 평행하게 간격을 가지고 배열되어도 된다.
도 6은 본 발명에 의한 에칭장치의 일실시예의 개략적 단면도이고, 복수의 물품을 집합적으로 에칭하는 데 적용된다.
도 6의 에칭장치의 실시예에 의해, 이면 위에 산화실리콘막을 가지는 복수의 물품W1, W가, 모든 물품의 앞면이 위쪽으로 향하는 방식으로 노내에 배열된다. 다음에, 상부물품W1에 대해 대향면이 발견되지 않으므로, 물품W1의 실리콘표면은 의도되는 방법으로 에칭되지 않는다. 다르게 말하면, 상부물품W1은 더미물품으로서 동작한다. 상부물품W1을 제외한 모든 물품W는 바로 위의 물품W의 산화실리콘이면이고 대향하여 위치한 대향면을 가지고 따라서, 물품의 실리콘표면전체가 적절하게 에칭된다.
모든 물품W1, W가 아래쪽으로 향하는 실리콘 앞면으로 배열되는 경우, 하부의 물품은 더미물품으로서 기능한다.
도 6은 수직노의 주요영역만을 도시한다. 도 6의 노를 대략 측면으로 돌림으로써 실현될 수 있는 구성을 가지는 수평노가 사용되는 경우, 복수의 물품은 나란히 배열되고 유사한 방식으로 집합적으로 에칭된다.
그러나, 도 6의 노는 산화실리콘 이면을 가지는 물품을 집합적으로 열처리하고 에칭하는 데에만 적용된다는 것에 유의해야 한다.
도 7은 Si, SiC 또는 SiN으로 이루어진 산화되지 않은 실리콘 뒷면을 가지는 물품을 열처리하는데 적용되는 구성을 도시한다.
이 구성에 의해, 적어도 산화실리콘 이면을 가지는 대향면구성부재(31)는 두 개의 인접한 물품사이에 삽입되어, 하부물품W2의 Si표면은 대향면구성부재(31)의 산화실리콘 이면(대향면(4))과 마주보고 위치한다. 따라서, 물품W2의 Si표면은 적절하게 에칭된다. 도 7의 대향면구성부재(31)는 트레이 측면을 가지지만, 이들은 이러한 형태에 제한되지 않고 플레이트형 부재로 대치되어도 된다.
임의의 경우에, 반도체물품이 100㎜보다 큰 직경을 가지는 경우, 대향하여 배치된 표면의 상호작용에 기인하여 에칭을 증대시키는 효과를 달성하기 위해, Si표면과 대향면사이의 거리는 20㎜보다 크지 않은 것이 바람직하고, 10㎜보다 크지 않은 것이 더욱 바람직하다.
열처리공정시에 산소함유분위기내에서 행해지는 물품의 주된 표면(앞면)위의 실리콘을 에칭하는 속도는, 습기 및/또는 산소 등의 산화불순물이 하나 또는 이 이상 분위기가스내에 함유되는 경우, 가속된다. 습기 및/또는 산소등의 불순물의 공급율을 감소시키기 위해, 주된 표면위 및 근처에서 분위기가스의 흐름속도를 감소시킴으로써, 이들 가스의 불순물에 기인한 에칭효과는 감소될 수 있다. 이러한 방식으로, 실리콘표면과 산화실리콘 대향면의 상호작용을 포함하는 에칭공정은 정밀하게 제어될 수 있다. 특히, 도 8에 도시된 바와 같이, 가스흐름(11),(14)이 물품의 실리콘표면의 방향과 교차하고, 대향면구성부재(3)의 산화실리콘 대향면(4)이 실리콘표면과 마주보며 도 8에 도시된 바와 같이 실리콘표면으로부터 20㎜보다 크지 않게 분리되어 위치하도록 물품W가 노관(1)내에 배열되는 경우, 물품W의 앞면위의 분위기가스의 흐름속도(12)는 실용적으로 0으로 감소될 수 있고, 대향면의 산화실리콘의 에칭전위는 최대로 이용될 수 있다.
도 8에서, 실리콘기판(21)위에 형성된 매입된 절연막(22)과 SOI층(23)으로 이루어진 SOI기판 및 실리콘기판과 이것의 표면위에 형성된 산화실리콘막으로 이루어진 대향면구성부재(3)가 도시되어 있음에 유의해야 한다.
도 9는 도 5에 도시된 수직노를 변형함으로써 제조된 에칭장치의 개략적 단면도이다.
도 9에서, 4개의 물품W전체와 더미물품W1은 동축으로 배열되어 에칭장치의 지지부재인 보트(13)의 각각의 돌출부에 의해 지지된다.
더미물품W1은 앞면과 이면 위에 모두 산화실리콘막을 가지는 Si기판인 반면, 물품W는 이면위에만 산화실리콘막을 가지는 Si기판이다.
이 경우에 다시, 노관의 단면영역으로부터 반도체물품의 단면영역을 뺌으로써 얻어진 영역(노관의 바깥쪽 주변영역)을 통과하는 가스의 흐름속도(11)는 10cc/min.㎠내지 300cc/min.㎠로 제어되고, 각 물품W의 앞면위와 근처에서 앞면에 평행하게 흐르는 가스의 흐름속도(12)는, 물품W의 바깥쪽 주변영역에서 앞면에 수직으로 흐르는 가스의 흐름속도(11)보다 낮게 된다.
바람직하게는, 노관의 단면영역으로부터 반도체물품의 단면영역을 뺌으로써 얻어진 영역(노관의 바깥쪽 주변영역)을 통과하는 가스의 흐름속도(11)는 30cc/min.㎠내지 150cc/min.㎠로 제어되고, 각 물품W의 앞면 위와 근처에서 앞면에 평행하게 흐르는 가스의 흐름속도(12)는 실제로 0과 동일하게 된다.
에칭장치의 상기 설명한 실시예중 임의의 하나에서, 노(1), 트레이(31), 지지부재(9),(13)는 유리로 된 실리카로 이루어지는 것이 바람직하다.
히터(2)는 저항히터, 고주파히터 또는 램프히터이어도 된다.
(반도체물품을 제조하는 방법)
이제, 본 발명에 의한 에칭방법을 사용하여 반도체물품을 제조하는 방법에 대해 설명한다.
도 10은 전형적으로 PACE공정이어도 되는, 수소이온주입 또는 에피택셜층 전사공정을 사용한 클리브공정(cleave process)에 의해 접착SOI기판을 제조하는 흐름도이다.
먼저, 제 1물품은 스텝(S1)에서 제조된다. 더욱 상세하게는, 적어도 하나의 표면위에 형성된 산화절연막을 가지는 Si웨이퍼내에 수소이온 또는 희가스이온이 주입되어, 소정의 깊이로 잠정적이 분리층을 생성한다. 대안으로, Si웨이퍼의 표면은 에피택셜성장을 행하는 다공질 및 비다공질 Si층으로 이루어진다. PACE공정이 사용되는 경우, 산화막을 가지지 않는 Si웨이퍼 또는 이것의 산화된 표면을 가지는 Si웨이퍼가 제조된다.
한편, 제 2물품은 스텝(S2)에서 제조된다. 제 2물품은 일반적인 Si웨이퍼의 표면을 산화함으로써 얻어진 Si웨이퍼, 이것의 자연산화막이 제거된 Si웨이퍼, 수정웨이퍼 또는 금속기판이어도 된다.
다음의 스텝(S3)에서는, 스텝(S1),(S2)에서 각각 제조된 제 1 및 제 2물품은 직접적으로 또는 이들 사이에 삽입된 점착층에 의해 간접적으로 함께 접착된다. SOI구조 이외의 구조를 가지는 물품이 제조되지 않으면, 함께 접착되는 제 1 및 제 2물품의 표면중 어느 하나가 절연층을 가지는 경우 상기 접착은 충분하다.
접착전에, 접착되는 표면은 이들을 수소, 산소, 질소 또는 희가스로 조사함으로써 활성화될 수 있다.
다음에, 스텝(S4)에서, 조립품을 제작하기 위해 제 2물품에 접착되었던 제 1물품의 불필요한 부분은 제거된다. 대략 말하면, 두 개의 상이한 기술이 제 1물의 일부분을 제거하는데 이용가능하다. 하나는 그라인딩하거나 에칭에 의해 제 1물품의 일부분을 제거하는 기술이고, 나머지 하나는 제 1물품내에 형성된 분리층을 따라 제 1물품의 앞면부분과 뒷면부분을 분리하는 기술이다. 후자의 기술이 사용되는 경우, 제거 후 웨이퍼의 프로파일 유지되기 때문에 불필요한 부분은 제 1 또는 제 2물품으로서 다시 한번 사용될 수 있다. 제 1물품은 조립품을 열처리하거나, 조립물의 측면에 액체 또는 기체인 유체를 불어넣거나, 나머지로부터 제 1물품을 기계적으로 떼어냄으로써 분리될 수 있다.
이제 불필요한 부분이 없는 조립품(SOI기판)의 실리콘층(SOI층)의 표면은 오히려 거칠어서, 틈, 다공질층의 기공 및/또는 그라인딩작업이나 에칭작업에 의해 야기된 기복을 보인다. 따라서, 스텝(S5)에서, 거친표면을 보이는 실리콘층의 상부부분는 에칭된다. 다음에, 에칭된 실리콘층의 표면거칠기는 에칭동작의 평탄효과에 기인하여 1㎛2의 영역에서 0.2㎚보다 작은 표면거칠기의 레벨로 평탄화된다. 에칭이 최적화된 상태하에서 행해지면, 표면거칠기는 0.15㎚보다 작게, 몇몇 경우에는 0.1㎚보다 작게 감소될 수 있다.
도 11은 SIMOX공정에 의해 전형적으로 SOI기판을 제조하는 흐름도이다.
먼저 스텝(S11)에서, Si웨이퍼는 출발재료로서 제조된다.
다음에, 스텝(S12)에서, 산소이온은 100KeV와 300KeV사이의 가속전압을 사용하여, 약 2×1017㎝-2내지 4×1018㎝-2의 투입율로 전형적으로 주입된다.
다음에, 스텝(S13)에서, 산소이온이 주입된 웨이퍼는 매입된 산화막을 생성하기 위해 1,000℃와 1,400℃사이의 온도에서 열처리된다.
다음에, 스텝(S14)에서, 표면산화막은, 이러한 산화막이 형성된 경우, SOI층의 표면으로부터 제거된다.
얻어진 SOI기판의 SOI층의 표면은, 연마된 웨이퍼가 출발재료로서 사용되면, 산소이온주입(스텝(S12))과 매입된 산화막의 형성(스텝(S13))에 의해 야기된 기복을 보인다. 따라서, 스텝(S15)에서, 기복을 가지는 SOI층의 상부부분을 제거하기 위해, 웨이퍼는 상기 설명한 방법으로 에칭동작이 행해진다. 에칭후, SOI층의 표면은 1㎛2영역에서 0.4㎚(Rrms)보다 작고 50㎛2영역에서 1.5㎚(Rrms)보다 작은 표면거칠기를 보인다.
본 발명에 의한 반도체물품을 제조하는 상기 설명한 방법중에서, 수소이온주입을 사용한 세정공정에 의해 SOI기판을 제조하는 방법에 대해 도 12A 내지 도 12D를 참조하여 매우 상세하게 설명한다.
스텝(S21)에서, 적어도 제 1물품인 Si웨이퍼의 표면은 매립된 절연막(22)이 되는 산화실리콘층을 생성하기 위해 열적으로 산화되고, 다음에 수소 또는 희가스이온이 10keV와 500keV사이의 가속전압을 사용하여 약 1×1016㎝-2내지 1×1019㎝-2의 주입율로 전형적으로 주입된다. 이온은 이온주입기에 의해 주입되어도 되고 또는 대안으로 플라즈마와 웨이퍼사이의 전위차를 이용함으로써 수소 또는 희가스 플라즈마로부터 주입되어도 된다. 결과로서, 분리층(32)은 생성된다(도 12A).
다음에, 스텝(S22)에서, 제 2물품인 다른 Si웨이퍼(21)의 표면은 산화되고, 필요에 따라 접착되는 표면을 덮는 산화막은, 두 개의 Si 웨이퍼가 조립품을 생성하기 위해 절연막(22)의 표면과 접촉하여 유지되는 노출된 Si표면과 함께 접착되기 전에, Si이 노출되도록 제거된다(도 12B).
다음에, 스텝(S23)에서, 조립품은 분리층(32)을 따라 두 부분으로 분리된다. 조립품을 두 부분으로 분리하기 위해, 기계적으로 약하고 무른층인 분리층이 파괴되고 웨이퍼(31)가 조립품으로부터 떨어질(분리될) 때까지, 유체(액체 또는 기체)는 고압하에서 조립품의 측면에 인가되어, 웨이퍼(21)위에 실리콘막(23)이 남는다. 대안으로, 두 개의 웨이퍼는 접착스텝 중이나 후에 500℃보다 높은 온도로 동시에 열처리되어, 결과로서 웨이퍼(31)가 조립품으로부터 분리될 수 있도록, 수소 또는 희가스이온에 의해 발생한 미세한 기포가 분리층내에서 커지게 하여, 웨이퍼(21)위에 실리콘막이 남도록 한다.
조립품으로부터 분리된 웨이퍼(31)는, 이것의 높이가 실리콘막(23)의 두께에 의해 감소되지만, 제거후 웨이퍼의 프로파일 유지되므로 다시 한번 제 1 또는 제 2물품으로서 사용될 수 있다.
분리된 웨이퍼(31)를 재사용하기 위해, 분리의 결과로서 노출된 표면(25)은 연마되고, 단결정실리콘막이 에피택셜성장을 통하여 웨이퍼 위에 성장되게 한다(도 12C).
분리후, 실리콘막(23)은 미세한 기포(미세한 틈)에 의해 야기된 기복을 가지는 거친표면을 보인다. 따라서, 스텝(S24)에서, 이것은 산화실리콘표면과 마주보며 배열되고, 거친표면을 포함하는 실리콘막(23)의 상부를 에칭하기 위해, 상기 설명한 바와 같은 방식으로 본 발명에 의한 방법에 의해 수소함유환원성분위기내에서 열처리된다. 에칭공정의 결과로서, 실리콘막(23)은 평탄한 표면을 보인다(도 12D).
웨이퍼(21)가 도 12A 내지 도 12D의 예에서 웨이퍼의 뒷면위에 산화실리콘막(24)을 수용하므로, 산화실리콘막은 스텝(S23)이 끝난 후 SOI기판의 뒷면 위에 남을 수 있다. 따라서, 다수의 이러한 SOI기판은 상기한 바와 같이 설명되고, 도 6 또는 도 9에 도시된 바와 같은 본 발명에 의한 장치 내에서 동시에 에칭공정이 행해질 수 있다.
웨이퍼의 이면 위의 산화실리콘막(24)은 도 12A 내지 도 12D에 관련하여 상기 설명한 바와 같이 접착스텝 전에 형성될 수 있다. 대안으로, 이것은 분리스텝후 또는 산화분위기에서 행해지는 열처리/접착 스텝 동안 형성될 수도 있다.
이하, 에피택셜층 전사공정에 의해 반도체물품을 제조하는 방법에 대해 도 13A 내지 도 13F에 관련하여 상세하게 설명한다.
먼저, 스텝(S31)에서, Si단결줴판(31)이 제 1물품으로서 제조되고, 다공질구조(33)를 가지는 층은 기판의 주된 앞면 위에 적어도 형성된다. 다공질Si는 HF용액에서 Si기판을 양극산화함으로써 생성될 수 있다. 이러한 다공질층은 스폰지형구조를 보이고, 여기서 약 10-1㎚내지 10㎚의 직경을 가지는 기공은 약 10-1내지 10㎚의 간격으로 배열된다. 단결정Si의 밀도는 2.33g/㎤이나, 다공질Si의 밀도는 일정치 않고, HF용액의 농도를 50과 20%사이의 범위내로 제한하고 또한 현재의 밀도와 알콜이 반응계에 첨가되는 율을 제한함으로써, 2.1과 0.6g/㎤사이의 범위내로 떨어질 수 있다. 다공질층의 다공성은 특정한 저항과 다공질로 되는 기판의 부분의 전도성 타입을 변조함으로써 제어될 수 있다. P형 전도성을 가지는 Si기판은, 동일한 양극산화 상태하에서 퇴화하는 기판(P+)인 경우보다 퇴화하지 않는 기판(P-)인 경우, 후자가 전자보다 1디지트만큼 높은 기공밀도를 보이므로, 기공직경은 작을수도 있으나, 보다 높은 다공성을 보인다. 간단히 말하면, Si기판의 다공성은 이들 상태를 제한하고 다수의 가능한 방법으로부터 선택된 적절한 방법을 사용함으로써 제어될 수 있다. 다공질층(33)은 단일층이어도 되고 또는 상이한 다공성을 가지는 다수의 층으로 이루어진 다층구조이어도 된다. 이온의 투입범위가 양극산화에 의해 생성되는 다공질층내로 제한되는 방식으로 이온이 주입되는 경우, 기공은 투입범위 근처에 위치한 기공벽내에 형성되고 그 결과 층의 다공성은 증대될 수 있다. 이온주입공정은 양극산화에 의해 다공질층을 형성하는 스텝전이나 후 또는 다공질층(33)위에 단결정반도체층을 형성하는 스텝의 후에도 행해질 수 있다(도 13A).
다음에, 스텝(S32)에서, 비다공질 단결정반도체층(23)이 적어도 다공질층위에 형성된다. 이러한 비다공질 단결정반도체층(23)은, 에피택셜성장에 의해 형성된 단결정Si층, 다공질층(33)의 표면층을 비다공질층으로 변환함으로써 형성된 층 또는 몇몇 다른 적절한 층이어도 된다. 산화실리콘층(22)이 열적산화에 의해 단결정Si층(23)위에 형성되면, 단결정실리콘층과 매입된 산화막의 계면은 열적산화에 의해 형성된 보다 적은 표면 상태를 함유하는 적절한 계면이다(도 13B).
스텝(S33)에서, 상기 비다공질 단결정Si층(23)이 형성되었던 반도체기판의 제 1표면(접착표면)은, 제 2기판(21)의 앞면(접착표면)과 밀착하여 유지된다. 이들이 서로 밀착하기 전에 이들로부터 임의의 부착하는 다른 재료를 제거하기 위해 표면을 세정하는 것이 바람직하다(도 13C). 제 2기판은 접착되는 표면이 충분히 편평하고 평탄한 한 이것에 제한적이지는 않으나, Si기판, Si기판 위에 산화실리콘막을 형성함으로써 얻어진 기판, 전형적으로 수정으로 이루어진 광전송기판 또는 사파이어 기판이어도 된다. 제 2기판은 도시한 바에 따라 사이에 삽입된 절연층(22)으로 제 1기판에 접착되나, 절연층(22)은 필수적으로 사용되지 않아도 된다. 두 기판을 접착하기 위해, 절연체박판이 제 1 및 제 2기판 사이에 샌드위치되어 3층구조를 생성해도 된다.
다음에, 제 1기판(31)의 이면위의 불필요한 부분과 다공질층(33)은 비다공질단결정Si층(23)을 노출하도록 제거된다. 상기 설명한 두가지 기술중 어느 하나는, 몇몇 다른 기술이 대신 사용되어도 되나, 비다공질 단결정Si층(23)을 노출시키는 이 스텝에 대해 사용된다.
제 1기술에 의해, 제 1기판(31)이 이면으로부터 다공질층(33)을 노출시키도록 제거된다(스텝(S34)).
이후, 다공질층(33)은 비다공질 단결정실리콘층(23)을 노출시키도록 제거된다(스텝(S35)).
선택적에칭에 의해 다공질층을 제거하는 것이 바람직하다. 다공질실리콘은, 적어도 불화수소산과 과산화수소를 함유하는 혼합용액이 사용되는 경우, 비다공질 단결정실리콘을 에칭하는 속도보다 큰 105배의 속도로 선텍적으로 에칭될 수 있다. 기공이 표면에 점착하는 것을 방지하기 위해 표면활성제가 에칭용액에 첨가되어도 된다. 에틸알콜 등의 알콜이 계면활성제로서 사용되는 것이 바람직하다. 선택적 에칭공정은 다공질층이 매우 얇은 경우 생략할 수 있다.
제 2기술에 의해, 스텝(S34)을 위한 도 13D에 도시된 바왁 같은 프로파일을 생성하기 위해 분리층으로서 동작하는 다공질층(33)을 따라 기판이 분리된다. 분리는 외력을 사용하여 실현될 수 있다. 분리를 위해 사용될 수 있는 방법은, 압력, 장력 또는 전단력 등의 외력 또는 쐐기의 사용의 다른 적용, 초음파의 적용, 열의 사용, 산화에 의해 다공질Si내에 내부압력을 생성하여 주변으로부터 이것을 팽창시키는 기술의 사용, 열적 응력을 생성시키거나 다공질Si을 약화시키는 진동열의 사용 및 물분사 또는 가스분사 등의 유체분사스트림의 분출 등을 들 수 있다.
다음에, 스텝(S35)에 대해 도 13E에 도시된 바와 같이, 제 2기판(21)의 앞면위에 남아있는 잔여 다공질층(33)은 에칭에 의해 제거된다. 에칭에 의해 다공질층(33)을 제거하는 상기 사용된 기술은 또한 잔여 다공질층(33)을 에칭하는데 또한 사용될 수 있다. 제 2기판(21)위에 남아있는 잔여 다공질실리콘층(33)이 매우 얇고 균일하면, 불화수소산 및 과산화수소를 사용한 이 습식에칭공정은 생략될 수 있다.
다음에, 스텝(S36)에서, 단결정Si층(23)의 기복이 있는 상부를 에칭하기 위해, 조립품은 수소함유환원성분위기내에서 열처리가 행해진다. 동시에, 이 스텝은 단결정실리콘층에서 붕소 농도를 감소시키고 조립품의 표면을 평탄화하는 효과를 야기한다(도 13F).
본 발명의 상기 설명한 방법에 의해 얻어진 반도체기판에서, 평탄하고 균일하고 얇은 단결정Si막(23)은 넓은 영역에 걸쳐서, 사이에 삽입된 절연층(22)을 가지는 제 2기판(21)의 전체표면위에 형성된다. 이러한 반도체기판은 서로 절연되고 분리되는 전자 디바이스를 제조하는데 유리하게 사용될 수 있다.
분리된 제 1 Si단결줴판(31)의 분리면위에 남아있는 잔여다공질층은 제거되고, 노출된 표면은 허용불가능하게 거칠면 평탄화된다. 다음에, 이것은 다른 시간동안 제 1 Si단결줴판(31)으로서 또한 계속해서 사용되는 제 2기판(21)으로서 사용된다.
도 13A 내지 도 13F의 예에서 기판(21)의 이면위에 산화실리콘은 형성되지 않는다. 그러나, 다수의 기판이 각 실리콘기판의 이면을 산화실리콘 대향면으로서 사용하여, 본 발명에 의한 에칭공정에 동시에 행해질 경우, 산화실리콘막은 각 기판(21)의 이면위에 형성되어야 한다.
이 요구는, 마스크로서 실리콘막(23)을 사용한 스텝(S35) 후 또는 스텝(S33)에서 접착동작 전이나 후, 기판(21)의 이면위에 산화실리콘막을 형성함으로써, 용이하게 충족될 수 있다.
도 14는 본 발명에 의한 에칭공정 전후의 물품의 실리콘표면을 개략적으로 도시한다.
도 14에서, W3은 에칭공정 전 물품의 단면을 나타내는 반면, W4는 에칭공정 후 물품의 단면을 나타낸다.
1㎛2영역이 에칭공정 전 원자력현미경을 통하여 관찰되었을 경우, 표면거칠기의 평균제곱근(Rrms)은 약 0.2㎚ 내지 20㎚이었다.
본 발명에 의한 에칭공정의 결과로서, 거친표면은 평탄화되어, 이것보다 더욱 평탄한 연마된 Si웨이퍼 또는 표면의 표면거칠기에 대응하는 약 0.07㎚ 내지 0.15㎚만큼 낮은 Rrms를 보였다.
도 14에서, h는 첨두에서 골까지의 거리를 나타내고, p는 두 개의 인접한 첨두 사이의 갭(또는 기복의 주기)을 나타내며, t는 에칭깊이를 나타낸다.
본 발명에 의하면, 에칭공정 후, 표면거칠기는 에칭되지 않은 표면의 표면거칠기의 약 1/3로 감소된다. 따라서, 수㎚ 내지 수십㎚ 크기의 첨두에서 골까지의 거리h 와 수㎚ 내지 수백㎚ 크기의 두 개의 인접한 첨두사이의 갭p를 가지는 기복이 많은 실리콘표면은 에칭에 의해 2㎚보다 크지 않고 바람직하게는 0.4㎚보다 크지 않은 h값을 보이도록 평탄화될 수 있다.
이 평탄화현상은 에칭공정과 동시에 일어나는 표면의 재배열로서 설명될 수 있다. 거친표면위에는, 높은 표면에너지상태를 나타내는 무수한 융기가 존재하고, 고차수의 평면베어링을 가지는 평면은 결정층의 평면베어링에 관련하는 표면으로 노출될 수 있다. 이러한 영역의 표면에너지는 단결정표면의 평면베어링에 의존하는 표면에너지보다 높다. 수소함유환원성분위기내에서 행해지는 열처리 공정에서, 열에너지에 의해 여기되는 Si원자가 표면을 낮은 표면에너지를 가지는 편평하고 평탄한 표면으로 재배열하기 위해 이동되도록, 표면Si원자의 이동성에 대한 에너지장벽은 수소의 감쇠효과에 의해 전형적으로 낮아짐을 안전하게 가정할 수 있다. 단결정표면의 평면베어링지수가 낮으면 낮을수록, 본 발명의 평면화 및 평탄화표과는 더욱 향상된다.
예 1(에피택셜층 전사/수평노/SiO2대향면):
각 견본에 대해서, 0.015Ω㎝의 비저항과 (100)을 가지는 붕소로 도핑된 6인치 Si웨이퍼의 표면은, 웨이퍼표면위에 10㎛두께의 다공질실리콘층을 생성하기 우해, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액내에서 양극산화되었다. 다음에, 실리콘웨이퍼는 1시간 동안 산소분위기내에서 400℃로 열처리되었고, 이어서 30초동안 1.25% HF수용액내에 침지시켜 다공질 실리콘층의 표면위와 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼는 물로 양호하게 세정되고 건조되었다. 이후, 실리콘웨이퍼는 에피택셜성장시스템내에 놓여지고 수소분위기내에서 1,100℃로 열처리되어, 다공질실리콘의 표면위에 있는 거의 모든 기공을 폐쇄한다. 다음에, 단결정 실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 300㎚±5㎚의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼는 에피택셜성장시스템으로부터 배출되어 산화노 내에 놓여졌다. 따라서, 단결정실리콘막의 표면은 산화되어 수소의 산화가스에 의해 산화되어 200㎚두께의 산화실리콘막을 생성했다. 산화의 결과로서, 단결정 실리콘막은 210㎚두께를 보였다. 한편, 제 2실리콘 웨이퍼가 제조되었고, 각각의 웨이퍼는 청정표면을 얻기위해 실리콘디바이스공정에서 널리 사용되는 습식세정동작이 행해졌다. 다음에, 두 개의 실리콘웨이퍼는 함께 접착되었다. 두 웨이퍼의 접착에 의해 얻어진 실리콘웨이퍼조립품은 열처리노 내에 놓여져서, 여기서 경계면에서 접착강도를 증대시키기 위해 1시간동안 1,100℃에서 열처리되었다. 질소분위기가 열처리에 사용되었다. 다음에, 실리콘웨이퍼조립품의 제 1실리콘웨이퍼는 다공질실리콘이 노출될 때까지 이면으로부터 그라인딩되었다. 다음에, 실리콘웨이퍼조립품은 다공질실리콘을 에칭하기 위해 HF와 과산화수소의 혼합용액내에 침지되었다. 다음에, 조립품은 습식세정동작이 행해져서 양호하게 세정되었다. 에피택셜성장에 의해 생성된 단결정실리콘막은 SOI웨이퍼를 생성하기 위해 산화실리콘막과 함께 제 2실리콘웨이퍼 위에 전사되었다.
전사된 단결정실리콘막의 막두께는 평면 내부의 10㎜격자점에서 측정되어 평균 막두께가 ±5㎚의 편차를 가지는 210㎚임이 발견되었다. 따라서, 단결정실리콘막은 200㎚두께의 SOI층을 얻기 위해 10㎚까지 긁어내야 했다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱근은 1㎛2영역에 대해 10.1㎚이고 50㎛2영역에 대해 9.8㎚이었다. 붕소농도가 2차이온질량분석(SIMS)에 의해 측정된 경우, 단결정실리콘막에서 붕소농도는 1.2×1018/㎤이었음을 발견했다.
SOI웨이퍼의 이면은 플루오르화산에 의해 임시로 세정되어 자연산화막과 표면위에 존재할 수 있는 다른 물질을 제거하였고, 다음에 수정으로 된 실린더형 노관으로 이루어진 수평열처리관 내에 놓였다. 가스는 노관의 한쪽 단부로부터 다른쪽단부로 흐르게 되었다. 4개의 견본은 모두 이하 설명되는 바와 같이 4개의 상이한 구성모드의 각각의 노내에서 사용되고 놓였다.
견본 A : 도 15A : SOI웨이퍼 W는 노내에 수평적으로 놓였고, 200㎚ 산화실리콘막(4)을 위에 수용하는 실리콘웨이퍼(3)는 웨이퍼 W와 평행하게 상기 노내에 놓였다. 두 웨이퍼를 분리하는 거리는 약 10㎜이었다.
견본 B : 도 15B : SOI웨이퍼 W는 노내에 수평적으로 놓였고, 드러난 실리콘웨이퍼(84)는 웨이퍼 W와 평행하게 상기 노내에 놓였다. 두 웨이퍼를 분리하는 거리는 약 10㎜이었다.
견본 C : 도 15C : SOI웨이퍼 W는 노내에 기울어져서 놓였고, 200㎚ 산화실리콘막(4)을 위에 수용하는 실리콘웨이퍼(3)는 웨이퍼 W와 대향하여 평행하게 놓였다.
견본 D : 도 15D : SOI웨이퍼 W는 SOI표면이 상류부분과 직면하여 노내에 수직으로 놓였고, 200㎚ 산화실리콘막(4)을 위에 수용하는 실리콘웨이퍼(3)는, 각각의 웨이퍼의 중심이 노의 중심선상에 위치하고, 웨이퍼가 중심선에 관해서 수직으로 배열되는 방식으로, 웨이퍼 W의 SOI표면에 대향하여 놓였다.
모든 웨이퍼는 각각의 수정지그(qnartz jig)(도시되지 않음)에 의해 유지되고 지지된다.
각 견본에 대해서, 노내의 분위기를 수소로 대치한 후, 온도는 1,100℃까지 증가되어, 온도가 하강하기 전에 4시간 동안 이 레벨에 유지되었다. 다음에, 노내의 분위기는 질소로 대치되었고, 웨이퍼 견본은 다른 시간동안 단결정실리콘막의 막두께를 관찰하기 위해 배출되었다. 각각의 견본에서 막두께의 감소는 이하 도시된다. 수소가스흐름속도는 5slm이었다. 막두께는 평면내부의 10㎜ 격자점에서 측정되었고, 얻어진 값을 평균하였다.
에칭된 높이 막두께
견본 A : 10.3㎚ 199.8㎚
견본 B : 1㎚ 208.5㎚
견본 C : 10.0㎚ 200.1㎚
견본 D : 10.4㎚ 199.1㎚
SOI웨이퍼의 막두께에서의 감소는, 특정한 막두께를 얻기위해 산화실리콘이 대향면으로 사용된 경우, 약 10㎚이었다. 한편, 드러난 실리콘이 비교의 목적으로 견본 B에 대한 대향면으로 사용된 경우, 막두께에서 감소는 1㎚만큼 작았고, 의도하는 에칭효과와는 달랐다.
상기 열처리 후, 견본은 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 이하 도시된다.
1㎛2영역 50㎛2영역
견본 A : 0.11㎚ 0.35㎚
견본 B : 0.13㎚ 0.36㎚
견본 C : 0.11㎚ 0.33㎚
견본 D : 0.13㎚ 0.35㎚
상기 데이터는, 견본이 시판의 실리콘웨이퍼의 레벨(0.13㎚, 0.31㎚)로 평탄화되었음을 나타낸다.
상기 열처리후, 각각의 견본의 단결정실리콘막의 붕소농도는 2차이온질량분석(SIMS)에 의해 측정되어, 붕소농도가 5×1015/㎤보다 작게 감소되어서, 이 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
예 2(에피택셜층 전사/수직노/다양한 보트/산화막 이면):
각 견본에 대해서, 0.017Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 6인치 Si웨이퍼의 표면은 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액내에서 양극산화되어 웨이퍼표면위에 10㎛두께의 다공질 실리콘층을 생성한다. 다음에, 이 실리콘웨이퍼는 산소분위기 내에서 1시간동안 400℃로 열처리되었고, 이어서 30초동안 1.25% HF수용액내에 침지되어, 다공질실리콘층의 표면위와 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼는 물로 양호하게 세정되고 건조되었다. 이후, 실리콘웨이퍼는 에피택셜성장시스템내에 놓여지고, 매우 작은 율로 실란가스를 첨가하여 수소분위기에서 1,100℃로 열처리되어, 다공질실리콘의 표면위의 거의 모든 기공을 폐쇄한다. 다음에, 단결정 실리콘막은, 실리콘소스가스로서 실란을 수소가스에 첨가함으로써, 310㎚±5㎚의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼는 에피택셜성장시스템으로부터 배출되어 산화노 내에 놓여졌다. 따라서, 단결정실리콘막의 표면은 산소와 수소의 산화가스에 의해 산화되어 200㎚두께의 산화실리콘막을 생성했다. 산화의 결과로서, 단결정실리콘막은 210㎚두께를 보였다. 한편, 제 2 실리콘웨이퍼는 열산화공정이 행해져 웨이퍼의 전체표면위에 200㎚두께의 산화실리콘막을 형성하였고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정동작이 행해져 청정표면을 얻었다. 다음에, 두 개의 실리콘웨이퍼는 함께 접착되었다. 두 웨이퍼의 접착에 의해 얻어진 실리콘웨이퍼조립품은 열처리노 내에 놓여져서, 여기서 경계면에서 접착강도를 증대시키기 위해 1시간동안 1,100℃에서 열처리되었다. 열처리의 분위기의 온도는 질소와 산소의 혼합가스내에서 증가하였고, 다음에 산소와 질소의 산화가스로 대치되었다. 온도는 1시간 동안 1,100℃로 유지된 다음, 질소분위기로 낮아졌다. 다음에, 실리콘웨이퍼조립품의 제 1 실리콘웨이퍼는 다공질실리콘이 노출될 때까지 뒷면으로부터 그라인되었다. 다음에, 실리콘웨이퍼조립품은 다공질실리콘을 에칭하기 위해 HF와 과산화수소의 혼합용액내에 침지되었다. 다음에, 조립품은 습식세정동작이 행해져서 양호하게 세정되었다. 에피택셜성장에 의해 생성된 단결정 실리콘막은 SOI웨이퍼를 생성하기 위해 산화실리콘막과 함께 제 2 실리콘웨이퍼 위에 전사되었다.
견본중 하나에 대해서, 전사된 단결정실리콘막의 막두께는 평면내부의 10㎜격자점에서 측정되어, 평균 막두께는 ±4.3㎚의 편차를 가지는 210㎚임이 발결되었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 10.1㎚이고 50㎛2영역에 대해 9.8㎚이었다. 붕소농도가 2차이온질량분광계(SIMS)에 의해 측정된 경우, 단결정실리콘막에서 붕소농도는 1.2×1018/㎤이었음을 발견했다.
얻어진 SOI웨이퍼는, 이면위의 산화실리콘막을 제거하지 않고, 수정으로 된 노관으로 이루어지고, 도 9에 도시된 바와 같은 구성을 가지는 열처리노 내에 놓였다. 가스는 노내에서 위로부터 아래로 흐르게 되었다.
웨이퍼(1)는, 각각의 웨이퍼의 중심이 노관의 중심선과 일치하여, 각각의 SOI웨이퍼의 산화실리콘 이면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면과 대면하고, 대향하여 배치된 표면이 6㎜의 갭으로 분리되는 방식으로, 도 9에 도시된 바와 같이 수정보트(13)위에 수평으로 배열되었다. 산화실리콘막(4)을 위에 수용하는 실리콘웨이퍼(3)는, 이것을 상부 SOI웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부위에 배열되었다. 노내의 분위기를 수소로 대치한 후, 노내의 온도는 1,100℃로 증가되어, 웨이퍼를 배출하기 위해 온도를 낮추기 전에 6시간 동안 이 레벨에 유지된 다음, 각 견본의 SOI의 막두께를 관찰한다. 각각의 SOI웨이퍼의 막두께에서 감소는 200㎚의 특정한 막두께를 실현하기 위해 평균적으로 10㎚±1㎚보다 크지 않았다.
다음에, 웨이퍼를 지지하는 보트(13)는 SiC로 이루어진 보트로 대치되었고 유사한 실험이 행해져서, 수정보트가 사용되는 경우에서와 같이 몇몇 웨이퍼는 중앙영역에서 10㎚까지 에칭되었으나 보트에 의해 지지되는 주변영역에서는 약 1㎚까지만 에칭되었고, 결과로서 표면위의 에칭효과에서 변동이 발생했음을 발견했다.
각각의 웨이퍼의 이면위의 산화실리콘막이, SOI층이 실리콘 이면과 대면하고 상기 실험에서와 같이 수소분위기 내에서 열처리되도록, 열처리전에 제거된 경우, 다른 SOI웨이퍼와 대면하는 SOI층의 막두께에서 감소는 기껏해야 1㎚이었다. 간단히 말하면, 실리콘 대향면이 사용된 경우, 에칭효과는 얻을 수 없다.
열처리 후, 견본은 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11㎚이었고, 50㎛2영역에 대해 0.35㎚이었으므로, 견본이 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타낸다. 열처리후, 각각의 견본의 단결정실리콘막의 붕소농도는 2차이온질량분광계(SIMS)에 의해 측정되어, 붕소농도가 5×1015/㎤보다 작게 감소되어서, 이 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
예 3(에피택셜층 전사/수직노/석영트레이):
각 견본에 대해서, 0.017Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 8인치 Si웨이퍼의 표면은, 웨이퍼표면위에 10㎛두께의 다공질실리콘층을 생성하기 위해, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액내에서 양극산화되었다. 다음에, 실리콘웨이퍼는 1시간 동안 산소분위기에서 400℃로 열처리되었고, 이어서 30초동안 1.25% HF수용액내에 침지시켜 다공질실리콘층의 표면위와 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼는 물로 양호하게 세정되고 건조되었다. 이후, 실리콘웨이퍼는 에피택셜성장시스템내에 놓여지고 수소분위기내에서 1,100℃로 열처리되어, 다공질실리콘의 표면위의 거의 모든 기공을 폐쇄한다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 340㎚±5㎚의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼는 에피택셜성장시스템으로부터 배출되어 산화노내에 놓여졌다. 따라서, 단결정실리콘막의 표면은 산소와 수소의 산화가스에 의해 산화되어 200㎚두께의 산화실리콘막을 생성했다. 산화의 결과로서, 단결정실리콘막은 250㎚두께를 보였다. 이 웨이퍼와 제 2웨이퍼는, 실리콘디바이스공정에서 널리 사용되는 습식세정동작이 분리되어 행해져, 청정표면을 얻었다. 다음에, 두 개의 실리콘웨이퍼는 함께 접착되었다. 두 웨이퍼의 접착에 의해 얻어진 실리콘웨이퍼조립품은 열처리노내에 놓여져서, 여기서 경계면에서 접착강도를 증대시키기 위해 1시간동안 1,100℃에서 열처리되었다. 질소분위기가 열처리에 사용되었다. 다음에, 실리콘웨이퍼조립품의 제 1 실리콘웨이퍼는 다공질실리콘이 노출될 때까지 이면으로부터 그라인되었다. 다음에, 실리콘웨이퍼조립품은 다공질실리콘을 에칭하기 위해 HF와 과산화수소의 혼합용액내에 침지되었다. 다음에, 조립품은 습식세정동작이 행해져서 양호하게 세정되었다. 에피택셜정장에 의해 생성된 단결정실리콘막은 SOI웨이퍼를 생성하기 위해 산화실리콘막과 함께 제 2실리콘웨이퍼 위에 전사되었다.
각각의 견본에 대해서, 전사된 단결정 실리콘막의 막두께는 평면 내부의 10㎜격자점에서 측정되어, 평균 막두께는 ±4㎚의 편차를 가지는 242㎚임이 발견되었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱급(Rrms)은 1㎛2영역에 대해 10.1㎚이고 50㎛2영역에 대해 9.8㎚이었다. 붕소농도가 2차이온질량분광계(SIMS)에 의해 측정된 경우, 단결정 실리콘막에서 붕소농도는 1.2×1018/㎤이었음을 발견했다.
이면위의 자연산화막이 플루오르화산에 의해 제거되었던 모든 얻어진 SOI웨이퍼는 각각의 수정접시 위에 놓였고, 수정으로 된 노관으로 이루어진 수직의 열처리노내에 넣어졌다. 가스는 노내에서 위로부터 아래로 흐르게 되었다. 웨이퍼는, 각각의 웨이퍼의 중심이 노관의 중심선과 일치하여, SOI웨이퍼를 지지하는 각각의 트레이의 뒷면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면과 대면하고, 대향하여 배치된 표면이 6㎜의 갭에 의해 분리되는 방식으로, 도 7에 도시된 바와 같이 수정보트위에 수평으로 배열되었다. 시판의 실리콘웨이퍼(3)는 트레이 위에 배열되었고, 다음에 이것을 상부 SOIi웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부위에 놓였다. 노내의 분위기를 수소로 대치한 후, 노내의 온도는 1,180℃로 증가되어, 웨이퍼를 배출하기 위해 온도를 낮추기 전에 1시간 동안 이 레벨에 유지된 다음, 각 견본의 SOI의 막두께를 다시 관찰한다. 각각의 SOI웨이퍼의 막두께에서 감소는 SOI층에 대해 200.5㎚의 두께를 실현하기 위해 모든 SOI웨이퍼에 대해 41.5㎚이었다.
따라서, 웨이퍼가 뒷면위에 산화실리콘막을 사용하지 않지만, 실리콘층은 각 견본에 대해 수정트레이를 사용한 결과로서 에칭되어 바로 아래에 위치한 웨이퍼에 대해 대향면을 제공한다.
열처리 후, 견본은 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11㎚이었고, 50㎛2영역에 대해 0.35㎚이었으므로, 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타낸다. 열처리후, 각각의 견본의 단결정실리콘막의 붕소농도는 2차이온질량분광계(SIMS)에 의해 측정되어, 붕소농도가 5×1015/㎤보다 작게 감소되어서, 이 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 편명되었다.
예 4(WJ에 의한 분리):
각 견본에 대해서 0.017Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 8인치 Si웨이퍼의 표면은, 웨이퍼표면위에 10㎛두께의 다공질실리콘층을 생성하기 위해, 2:1의 비율로 혼합된 49%HF와 에틸알콜을 함유하는 용액내에서 양극산화되었다. 더욱 상세하게는, 다공질실리콘층은 약 60%의 다공성을 가지는 1㎛두께의 고다공질층 위에 위치한 20%의 다공성을 가지는 5㎛두께의 저다공질층을 포함했고, 층은 전류를 가변시킴으로써 생성되었다. 다음에, 실리콘웨이퍼는 1시간 동안 산소분위기에서 400℃로 열처리되었고, 이어서 30초동안 1.25% HF수용액내에 침지시켜 다공질실리콘층의 표면위와 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼는 물로 양호하게 세정되고 건조되었다. 이후, 실리콘웨이퍼는 에피택셜성장시스템내에 놓여지고 수소분위기내에서 1,100℃로 열처리되어, 다공질실리콘의 표면위의 거의 모든 기공을 폐쇄한다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 340㎚±5㎚의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼는 에피택셜성장시스템으로부터 배출되어 산화노내에 놓여졌다. 따라서, 단결정실리콘막의 표면은 산소와 수소의 산화가스에 의해 산화되어 200㎚두께의 산화실리콘막을 생성했다. 산화의 결과로서, 단결정실리콘막은 250㎚두께를 보였다. 한편, 제 2실리콘웨이퍼는 열적산화공정이 행해져 웨이퍼의 전체표면위에 200㎚두께의 산화실리콘막을 형성했고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정공정이 행해져 청정표면을 얻었다. 다음에, 두 실리콘웨이퍼는 함께 접착되었다. 두 웨이퍼를 접착함으로써 얻어진 실리콘웨이퍼조립품은 열처리노내에 놓여져서, 여기서, 경계면의 접착강도를 증대시키기 위해 1시간동안 1,100℃에서 열처리되었다. 질소와 산소의 혼합분위기는 열처리에 사용되었다. 다음에, 실리콘웨이퍼조립품은, 다공질층을 노출시키기 위해 조립품의 측면에 고압물분사줄기를 인가함으로써 유체쐐기효과하에서 고다공질층을 따라 분리되었다. 다음에, 제 2실리콘웨이퍼는 HF와 과산화수소의 혼합요액내에 침지되어 다공질실리콘을 에칭하였다. 다음에, 이것을 습식세정동작이 행해져 양호하게 세정되었다. 단결정 실리콘막은 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되어 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사된 단결정실리콘막의 막두께는 평면 내부의 10㎜격자점에서 측정되어, 평균막두께는 ±6㎚의 편차를 가지는 242㎚임이 발견되었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 10.1㎚이고 50㎛2영역에 대해 9.8㎚이었다. 붕소농도가 2차이온질량분광계(SIMS)에 의해 측정된 경우, 단결정실리콘막에서 붕소농도는 1.2×1018/㎤이었음을 발견했다.
모두 얻어진 SOI웨이퍼는 이면 위에 실리콘산화막의 존재의 여부를 확인한 다음, 수정으로 된 노관으로 이루어진 수직열처리노내에 넣어졌다. 가스는 노내에서 위로부터 아래로 흐르게 되었다. 웨이퍼는, 각각의 웨이퍼의 중심이 노관의 중심선과 일치하여, 각각의 SOI웨이퍼의 이면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하고, 대향하여 배치된 표면이 약 6mm의 갭만큼 분리되는 방식으로, 도 9에 도시한 바와 같이 수정보트위에 수평으로 배열되었다. 앞면과 뒷면의 양쪽에 산화실리콘을 수용하는 시판의 실리콘웨이퍼는, 이것을 상부 SOI웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부위에 배열되었다. 노내의 분위기를 수소로 대치한 후, 노내의 온도는 1,180℃로 증가되어, 웨이퍼를 배출하기 위해 온도를 낮추기 전에 1시간 동안 이 레벨로 유지한 다음, 각 견본의 SOI의 막두께를 관찰한다. 각각의 SOI기판의 막두께에서 감소는 43.2㎚이었다.
따라서, 실리콘층은 산화실리콘대향면을 사용함으로써 소망하는 막두께를 얻도록 에칭되었다.
열처리 후, 견본은 원자력현미경을 통하여 표면 거칠기에 대해 관찰하였다. 각각의 견본의 표면거칠의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11㎚이었고, 50㎛2영역에 대해 0.35㎚이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타낸다. 열처리후, 각각의 견본의 단결정 실리콘막의 붕소농도는 2차이온질량분광계(SIMS)에 의해 측정되어, 붕소농도가 5×1015/㎤보다 작게 감소되어서, 이 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
예 5(BESOI/수직노/수정보트):
각 견본에 대해서, 0.007Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 8인치 Si웨이퍼는 에피택셜 성장시스템내에 놓였고, 수소분위기내에서 1,100℃에서 열처리되었다. 온도를 900℃로 낮춘 후 단결정실리콘막은 실리콘소스가스로서 디클로로실란이 첨가된 수소가스를 사용함으로써 300㎚±5㎚의 평균막두께를 얻었다. 다음에, 실리콘웨이퍼는 에피택셜성장시스템으로부터 배출되어, 산화노내에 놓였다. 따라서, 단결정실리콘막의 표면은 산소와 수소의 산화가스에 의해 산화되어 200㎚ 두께의 산화실리콘막을 얻었다. 산화의 결과로서, 단결정 실리콘막은 200㎚의 두께를 보였다. 한편, 제 2실리콘웨이퍼는 열적산화공정이 행해져 웨이퍼의 전체표면위에 200㎚두께의 산화실리콘막을 형성하였고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정동작이 행해져 청정표면을 얻었다. 산소플라즈마공정에 의해 웨이퍼의 표면을 활성화한 후, 두 실리콘웨이퍼는 물로 세정되고 함께 접착되었다. 두 웨이퍼를 접착함으로써 얻어진 실리콘웨이퍼조립품은 열처리노내에 놓여지고, 여기서 이것은 경계면에서 접착강도를 증대시키기 위해 10분 동안 400℃에서 열처리되었다. 질소분위기가 열처리시에 사용되었다. 다음에, 실리콘웨이퍼조립품은, 제 1실리콘웨이퍼의 두께가 약 5㎛로 감소될 때까지 제 1실리콘웨이퍼의 이면으로 긁혀졌다. 이어서, 플루오르화산, 질소 및 아세트산의 1:3:8의 혼합용액에 실리콘웨이퍼조립품을 침지시킴으로써 P+층은 선택적으로 에칭되었다. 단결정실리콘막은 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되어 SOI웨이퍼를 생성하였다.
각각의 견본에 대해, 전사된 단결정 실리콘막의 막두께는 평면 내부의 10㎜격자점에서 측정되어 평균막두께가 ±20㎚의 편차를 가지는 190㎚임이 발견되었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 2㎚이고 50㎛2영역에 대해 2.2㎚이었다.
모든 얻어진 SOI웨이퍼는 이면 위에 실리콘산화막의 존재의 여부를 확인한 다음, 수정으로 된 노관으로 이루어진 수직의 열처리노내에 넣어졌다. 가스는 노내에서 위로부터 아래로 흐르게 되었다. 웨이퍼는, 각각의 웨이퍼의 중심이 노관의 중심선과 일치하여, 각각의 SOI웨이퍼의 이면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하고, 대향하는 배치된 표면이 약 6㎜의 갭만큼 분리되는 방식으로, 도 9에 도시된 바와 같이 수정보트위에 수평으로 배열되었다. 앞면과 이면의 양쪽에 산화실리콘을 수용하는 시판의 실리콘웨이퍼는, 이것을 상부 SOI웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부 위에 배열되었다. 노내의 분위기를 수소로 대치한 후, 노내의 온도는 1,180℃로 증가되어, 웨이퍼를 배출하기 위해 온도를 낮추기 전에 1시간동안 이 레벨로 유지한 다음, 각 견본의 SOI의 막두께를 관찰한다. 각각의 SOI웨이퍼의 막두께에서 감소는 평균적으로 40.8㎜가 되어 SOI층의 두께가 149.2㎚가 되고, 이것은 150㎚의 절계값에 매우 가까웠다.
열처리 후, 견본은 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11㎚이었고, 50㎛2영역에 대해 0.35㎚이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타낸다. 열처리후, 각각의 견본의 단결정실리콘막의 붕소 농도는 2차이온질량분광계(SIMS)에 의해 측정되어, 붕소농도가 5×1015/㎤보다 작게 감소되어서, 이 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
예 6(수소이온주입에 의한 클리브공정/수직노/수정보트):
각 견본에 대해서, 10Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 8인치 Si웨이퍼의 표면은 300㎚까지 산화되고, 수소이온은 50keV와 4×1016/㎠의 상태하에서 웨이퍼내에 주입되었다. 실리콘웨이퍼와 산화실리콘막이 형성된 제 2실리콘웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정동작이 분리되어 행해져서 청정표면을 얻었다. 다음에, 두 실리콘웨이퍼는 서로 접착되었다. 두 웨이퍼를 접착시킴으로써 얻어진 실리콘웨이퍼조립품은 열처리노내에 놓여지고, 여기서 이것은 경계면에서 접착강도를 증대시키기 위해 열처리노에서 10시간동안 400℃에서 열처리되었다. 질소분위기가 열처리동안 사용되었다. 열처리동안, 실리콘웨이퍼조립품은 주입되는 이온의 투입범위에 대응하는 깊이에 따라 분리되었다. 단결정실리콘막은 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되어 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사되는 단결정실리콘막의 막두께는 평면 내부의 10㎜격자점에서 측정되어, 평균막두께는 ±10㎚의 편차를 가지는 280㎚이었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰되는 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 9.4㎚이었고 50㎛2영역에 대해 8.5㎚이었다.
각 견본의 이면위에 수용되는 산화실리콘막을 가지는, 얻어진 모든 SOI웨이퍼는 수정으로 된 노관으로 이루어진 수직의 열처리노내에 넣어졌다. 가스는 도 9에 도시된 바와 같이 노내에서 이로부터 아래로 흐르게 되었다. 웨이퍼는, 웨이퍼의 중심이 노관의 중심선과 일치하여, 각각의 SOI웨이퍼의 이면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면에 대면하고, 대향하여 배치된 표면이 약 6㎜의 갭으로 분리되는 방식으로, 도 9에 도시된 바와 같이 수정보트위에 수직으로 배열되었다. 표면위에 산화실리콘을 수용하는 시판의 실리콘웨이퍼는, 이것을 상부실리콘웨이퍼부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부위에 배열되었다. 노내의 분위기가 수소로 대치된 후, 노내의 온도는 1,180℃로 증가되어, 웨이퍼를 배출하기 위해 온도를 낮추기 전에 2시간 동안 이 레벨에 유지된 다음, 각 견본의 SOI의 막두께를 다시 관찰한다. 각각의 SOI웨이퍼의 막두께에서 감소는 평균적으로 80.3㎚이어서, SOI층의 두께가 199.6㎚가 되게 했다.
열처리 후, 견본은 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11㎚이었고 50㎛2영역에 대해 0.35㎚이었으므로, 견본은 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타냈다. 열처리 후, 각각의 견본의 단결정실리콘막의 붕소농도는 2차이온질량분광계(SIMS)에 의해 관찰되고, 붕소농도는 5×1015/㎤보다 작게 감소되어서, 견본은 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
견본이 수소분위기내에서의 열처리전과 후에 방사형 TEM에 의해 관찰되는 경우, 열처리 전에 SOI층의 표면 근처에서 관찰되는 단층은 열처리후에 발견되지 않았다.
단층은 에칭공정에 의해 제거되었던 SOI층의 부분과 함께 제거되었음을 안정하게 가정할 수 있다.
예 7(SIMOX/수직노/수정보트):
각 견본에 대해서, 550℃, 180keV 및 4×1017/㎠의 상태하에서 산소이온은 10Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 8인치 Si웨이퍼의 연마된 표면내에 주입되었다. 실리콘웨이퍼는 열처리노내에 놓여서 20시간동안 1,350℃로 Ar+O2의 혼합가스내에서 열처리되어 매입된 산화막을 생성하였다.
각각의 견본에 대해서, 매입된 산화막위에 형성된 단결정 실리콘막의 막두께는 평면내부의 10㎜격자점에서 측정되어, 평균막두께는 ±10㎚의 편차를 가지는 200㎚임이 발견되었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 측정된 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.5㎚, 50㎛2영역에 대해 2㎚이었으므로, 표면거칠기가 산소이온주입에 의해 증가되었음이 판명되었다. 붕소농도가 2차이온질량분광계(SIMS)에 의해 측정된 경우, 단결정 실리콘막에서 붕소농도는 모든 견본에 대해서 5×1017㎤이었다.
얻어진 모든 SOI웨이퍼는, 각 견본의 이면위에 수용되는 산화실리콘막을 가진 상태에서, 수정으로 된 노관으로 이루어진 수직의 열처리노 안에 넣어졌다. 가스는 노내에서 위로부터 아래로 흘렀다. 도 9에 도시된 바와 같이, 웨이퍼는, 각각의 웨이퍼의 중심이 노관의 중심선과 일치하여, 각각의 SOI웨이퍼의 이면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면과 대면하고, 대향하여 배치된 표면이 약 6㎜의 갭으로 분리되는 방식으로 도 9에 도시된 바와 같이 수정보트위에 배열되었다. 앞면과 이면의 양쪽 위에 산화실리콘을 수용하는 실리콘웨이퍼는, 이것을 상부 SOI웨이퍼로부터 분리하는 상기 지적된 갭을 유지하면서, SOI웨이퍼의 윗면위에 배열되었다. 노내의 분위기가 수소로 대치된 후, 노내의 온도는 1,180℃로 증가되어, 웨이퍼를 배출시키기 위해 온도를 낮추기 전에 1.2시간동안 이 레벨에 유지되고, 각 견본의 SOI의 막두께를 다시 관찰하였다. 모든 SOI웨이퍼의 막두께에서 감소는 50㎚이어서 SOI층의 두께가 150㎚±10㎚로 되었다.
열처리 후, 시료는 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.3㎚이고 50㎛2영역에 대해 1.5㎚이었으므로, 시료는 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타냈다. 열처리 후, 각각의 견본의 단결정 실리콘막의 붕소농도는 2차이온질량분광계(SIMS)에 의해 관찰되어, 붕소농도가 5×1015/㎤보다 작게 감소되었음을 발견하였고 이는 견본이 전자디바이스를 제조하는데 적절하게 사용될 수 있음이 판명되었다.
예 8(에피택셜층 전사/수직노/수정트레이):
각 견본에 대해서, 0.017Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 8인치 Si웨이퍼의 표면은 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액내에서 양극산화되어, 웨이퍼표면 위에 10㎛두께의 다공질실리콘층을 생성시킨다. 다음에, 실리콘웨이퍼는 산소분위기에서 1시간 동안 400℃에서 열처리되고, 이어서 30초동안 1.25% HF수용액 내에 침지되어 다공질실리콘의 표면 위와 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼는 물로 양호하게 세정되어 건조되었다. 이후, 실리콘웨이퍼는 에피택셜성장시스템내에 놓이고 매우 작은 율로 실란가스가 첨가된 수소분위기내에서 1,100℃에서 열처리되어, 다공질실리콘의 표면 위의 거의 모든 기공을 폐쇄시켰다. 다음에, 단결정 실리콘막은 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 320㎚±5㎚의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼는 에피택셜성장시스템으로부터 배출되어 산화노내에 놓여졌다. 따라서, 단결정실리콘막의 표면은 산소와 수소의 산화가스에 의해 산화되어 200㎚두께의 산화실리콘막을 생성하였다. 산화의 결과로서, 단결정실리콘막은 220㎚의 두께를 나타내게 되었다.
한편, 제 2실리콘웨이퍼는 열적산화공정이 행해져서 웨이퍼의 전체표면위에 200㎚두께의 산화실리콘막이 형성되었고, 각각의 웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정공정이 행해져서 청정표면을 생성하였다. 질소플라즈마에 의해 표면을 활성한 후, 두 실리콘웨이퍼는 물로 세정되고 건조되어 함께 접착되었다. 두 웨이퍼를 접착함으로써 얻어진 실리콘웨이퍼조립품은 열처리노내에 놓여지고, 여기서 이것은 경계면에서 접착강도를 증대시키기 위해 10시간동안 400℃에서 열처리되었다. 다음에, 실리콘웨이퍼조립품은 제 1실리콘웨이퍼의 이면으로부터 긁혀져서 다공질 실리콘을 노출시켰다.
다음에, 실리콘웨이퍼조립품은 HF와 과산화수소의 혼합용액내에 침지되어 다공질실리콘을 에칭하였다. 다음에, 이것은 습식세정동작이 행해져서 양호하게 세정되었다. 단결정실리콘막은 산화실리콘막을 가지는 제 2실리콘웨이퍼 위에 전사되어 SOI웨이퍼를 생성시켰다.
각각의 견본에 대해서, 전사된 단결정 실리콘막의 막두께는 평면내부의 10㎜격자점에서 측정되어, 평균 막두께는 ±7㎚의 편차를 가지는 220㎚임이 발견되었다. 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 측정의 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 10.1㎚이고 50㎛2영역에 대해 9.8㎚이었다. 붕소농도가 2차이온질량분광계(SIMS)에 의해 측정된 경우, 단결정 실리콘막에서 붕소농도는 1.2×1018/㎤이었음을 발견했다.
모든 얻어진 SOI웨이퍼는 각각의 수정트레이 위에 놓였고, 수정으로 된 노관으로 이루어진 수직의 열처리노내에 넣어졌다. 가스는 노내에서 위로부터 아래로 흐르게 되었다. 웨이퍼는, 각각의 웨이퍼의 중심이 노관의 중심선과 일치하여, SOI웨이퍼를 지지하는 각각의 트레이의 이면이 이것 바로 아래에 위치한 SOI웨이퍼의 SOI층의 표면과 대면하고, 대향하여 배치된 표면이 약 6㎜의 갭에 의해 분리되는 방식으로, 도 9에 도시된 바와 같이 수정보트(93)위에 수평으로 배열되었다. 시판의 실리콘웨이퍼는 접시위에 배열되었고, 다음에 이것을 상부 SOI웨이퍼로부터 분리하는 상기 지적한 갭을 유지하면서, SOI웨이퍼의 상부 위에 놓였다. 노내의 분위기를 수소를 대치한 후, 노내의 온도는 1,000℃로 증가되어, 웨이퍼를 배출하기 위해 온도를 낮추기 전에 15시간 동안 이 레벨이 유지된 다음, 각 견본의 SOI의 막두께를 다시 관찰한다. 각각의 SOI웨이퍼의 막두께에서 감소는 10㎚이었다.
열처리 후, 견본은 원자력현미경을 통하여 표면거칠기에 대해 관찰되었다. 각각의 견본의 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 0.11㎚이었고, 50㎛2영역에 대해 0.50㎚이었으므로, 시판의 실리콘웨이퍼의 레벨로 평탄화되었음을 나타낸다. 열처리 후, 각각의 견본의 단결정 실리콘막의 붕소농도는 2차이온질량분광계(SIMS)에 의해 측정되어, 붕소농도가 1×1015/㎤보다 작게 감소되어서, 이 견본은 전자디바이스를 제조하는데 절절하게 사용될 수 있음이 판명되었다.
예 9(에피택셜층 전사/수평노/SiO2대향면):
각 견본에 대해서, 0.015Ω㎝의 비저항과 (100)원점을 가지는 붕소로 도핑된 6인치 Si웨이퍼의 표면은, 웨이퍼표면위에 10㎛두께의 다공질실리콘층을 생성하기 위해, 2:1의 비율로 혼합된 49% HF와 에틸알콜을 함유하는 용액내에서 양극산화되었다. 다음에, 실리콘웨이퍼는 1시간 동안 산소분위기내에서 400℃로 열처리되었고, 이어서 30초동안 1.25% HF수용액내에 침지시켜 다공질실리콘층의 표면위와 근처에 형성된 매우 얇은 산화막을 제거하였다. 다음에, 실리콘웨이퍼는 물로 양호하게 세정되고 건조되었다. 이후, 실리콘웨이퍼는 에피택셜성장시스템내에 놓여지고 수소분위기내에서 1,100℃로 열처리되어, 다공질실리콘의 표면위의 거의 모든 기공을 폐쇄한다. 다음에, 단결정실리콘막은, 실리콘소스가스로서 디클로로실란을 수소가스에 첨가함으로써, 300㎚±5㎚의 평균두께로 다공질실리콘위에 형성되었다. 다음에, 실리콘웨이퍼는 에티택셜성장시스템으로부터 배출되어 산화노내에 놓여졌다. 따라서, 단결정 실리콘막의 표면은 산소와 수소의 산화가스에 의해 산화되어 200㎚두께의 산화실리콘막을 생성했다. 산화의 결과로서, 단결정 실리콘막은 210㎚의 두께를 보였다. 다음에, 이 실리콘웨이퍼와 제 2실리콘웨이퍼는 실리콘디바이스공정에서 널리 사용되는 습식세정작업이 분리되어 행해져 청정표면을 생성하였다. 두 실리콘웨이퍼는 함께 접착되었다. 두 웨이퍼를 접착함으로써 얻어진 실리콘웨이퍼조립품은 열처리노내에 놓여져서, 여기서, 경계면의 접착강도를 증대시키기 위해 1시간동안, 1,100℃에서 열처리되었다. 질소가 열처리분위기로 사용되었다. 다음에, 실리콘웨이퍼조립품은, 다공질층을 노출시키기 위해 조립품의 측면에 고압물분사줄기를 인가함으로써 유체쐐기효과하에서 고다공질층을 따라 분리되었다. 다음에, 제 2실리콘웨이퍼는 HF와 과산화수소의 혼합용액내에 침지되어 다공질실리콘을 에칭하였다. 다음에, 이것은 습식세정동작이 행해져 양호하게 세정되었다. 단결정실리콘막은 산화실리콘막과 함께 제 2실리콘웨이퍼위에 전사되어 SOI웨이퍼를 얻었다.
각각의 견본에 대해서, 전사된 단결정 실리콘막의 막두께는 평면내부의 10㎜격자점에서 측정되어, 평균막두께는 ±5㎚의 편차를 가지는 210㎚임이 발견되었다. 설계된 막두께가 150㎚이었으므로, 단결정 실리콘막은 60㎚까지 제거되어야 했다 표면의 1㎛2영역과 50㎛2영역이 원자력현미경을 통하여 256×256점에서 관찰된 경우, 표면거칠기의 평균제곱근(Rrms)은 1㎛2영역에 대해 10.1㎚이고, 50㎛2영역에 대해 9.8㎚이었다. 붕소농도가 2차이온질량분광계(SIMS)에 의해 측정된 경우, 단결정실리콘막에서 붕소농도는 1.2×1018㎤이었음을 발견했다.
각각의 SOI웨이퍼는 수정으로 된 실린더형 노관으로 이루어진 수평의 열처리노내에 놓여졌다. 가스는 노관의 한쪽 단부로부터 다른쪽으로 흘렀다. SOI웨이퍼는 이하 설명되는 바와 같이 두 개의 상이한 구성모드로 노내에 각각 놓여졌다. 견본 E:SOI웨이퍼는, 각각의 웨이퍼의 중심이 노의 중심선을 따라 정렬되고 웨이퍼가 중심선에 관하여 수직으로 배열된 방식으로, 노내에서 가스흐름의 상류방향과 대면하는 단결정 실리콘막과, SOI웨이퍼와 마주보며 놓여있는 133.3㎚의 산화실리콘막을 웨이퍼의 앞면위에 수용하는 실리콘웨이퍼를 가지는 상태로, 노내에 놓여졌다. F:SOI웨이퍼는, 각각의 웨이퍼의 중심이 노의 중심선을 따라 정렬되고 웨이퍼가 중심선에 관하여 수직으로 배열된 방식으로, 노내에서 가스흐름의 상류방향과 대면하는 단결정실리콘막과, SOI웨이퍼와 마주보며 놓여있는 200㎚의 산화실리콘막을 웨이퍼의 앞면위에 수용하는 실리콘웨이퍼를 가지는 상태로, 노내에 놓여졌다.
모든 웨이퍼는 각각의 수정지그(quartz jig)(도시되지 않음)에 의해 유지되고 지지된다.
각 견본에 대해서, 노내의 분위기를 수소로 대치한 후, 온도는 1,180℃까지 증가되어, 온도가 하강하기 전에 2시간 동안 이 레벨에 유지되었다. 다음에, 노내의 분위기는 질소로 대치되었고, 웨이퍼견본은 다른 시간동안 단결정실리콘막의 막두께를 관찰하기 위해 배출되었다. 각각의 견본에서 막두께의 감소는 이하 도시된다. 수소가스흐름속도는 5slm이었다. 막두께는 평면내부의 10㎚격자점에서 측정되었고, 얻어진 값은 평균되었다.
에칭된 높이 막두께
견본 E: 60.1㎚ 150.3㎚
견본 F: 80.1㎚ 130.1㎚
상기 열처리 후, SOI막과 마주보며 위치한 산화실리콘의 막두께가 측정되어, 견본 E의 모든 산화실리콘이 제거되었음을 발견하였다. 한편, 견본 E의 산화실리콘은 23㎚만큼만 남아 있음이 발견되었다. 간단히 말하면, 견본 E의 SOI층은 모든 산화실리콘막이 없어질 때까지 에칭되고, 이후 SOI층을 에칭하는 동작이 진행하지 않았다. 따라서, 에칭되는 실리콘의 부피는 산화실리콘층의 두께를 제어함으로써 제어될 수 있다.
Si이외의 반도체재료의 막은 본 발명에 의한 방법에 의해 얻어진 물품의 표면위에 이종에피택시에 의해 형성될 수 있다.
본 발명에 의한, 수소함유분위기하의 열처리에 의한 에칭은 실리콘층내에 함유된 붕소를 외부로 확산시키는 데에, 또한 현저한 거칠기의 정도를 나타내는 실리콘층의 표면을 평탄화하는데에, 매우 효과적인 방법이다. 즉, 표면거칠기가 만족할 정도로 평탄화될 수 있어 웨이퍼표면에서 막두께의 균일성이 향상될 수 있다.
수소함유분위기하에 열처리에 의한 에칭은 또한 SIMOX기술에 의해 SOI기판을 제조하는데에 매우 효과적이다.

Claims (77)

  1. 실리콘으로 이루어진 평면형 표면을 가지는 반도체물품을 에칭하는 방법으로서, 산화실리콘을 함유하는 표면에 대향하여 이들을 분리하는 소정의 거리로 실리콘표면을 유지하면서, 수소함유 환원성 분위기 내에서 상기 실리콘표면을 열처리하는 스텝으로 이루어진, 것을 특징으로 하는 반도체물품의 에칭하는 방법.
  2. 제 1항에 있어서, 상기 반도체물품은 단결정실리콘막을 가지는 SOI기판인 것을 특징으로 하는 반도체물품의 에칭방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 1㎛2영역에서 0.2㎚보다 작지 않은 표면거칠기의 평균제곱근을 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 연마되지 않은 표면인 것을 특징으로 하는 반도체물품의 에칭방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 다공질실리콘층에 기인하는 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  6. 제 1항 또는 제 2항에 있어서, 상기 실리콘표면은 미세 공동에 기인하는 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  7. 제 2항에 있어서, 단결정실리콘막을 가지는 상기 SOI기판은, 상기 단결정실리콘막과 분리위치를 미리 정하기 위한 분리층을 포함하는 제 1실리콘물품을 제 2물품에 접착한 다음에, 상기 단결정실리콘막이 상기 제 2물품위에 전사되도록, 분리위치를 미리 정하는 분리층에서 접착 조립물을 분리함으로써, 얻어지는 것을 특징으로 하는 반도체물품의 에칭방법.
  8. 제 7항에 있어서, 상기 분리층은 불활성가스 또는 수소이온으로 주입된 층인 것을 특징으로 하는 반도체물품의 에칭방법.
  9. 제 7항에 있어서, 상기 분리층은 다공질층인 것을 특징으로 하는 반도체물품의 에칭방법.
  10. 제 2항에 있어서, 상기 SOI기판은, 실리콘웨이퍼에 산소이온을 주입하고 열처리함으로써 얻어진 매입된 산화층을 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  11. 제 1항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는, 상기 에칭스텝에서 반도체물품의 주변영역의 표면에 대해 수직으로 또한 바깥쪽으로 흐르는 가스의 흐름속도보다 느리게 되는 것을 특징으로 하는 반도체물품의 에칭방법.
  12. 제 11항에 있어서, 상기 실리콘표면의 근처에서 이표면에 평행하게 흐르는 가스의 흐름속도는 대략 0으로 되는 것을 특징으로 하는 반도체물품의 에칭방법.
  13. 제 1항에 있어서, 표면 위에 산화실리콘막을 가지는 실리콘웨이퍼는 상기 반도체물품의 실리콘표면에 대향하여 배열되고, 상기 반도체물품은, 산화실리콘막이 하부의 실리콘을 노출하도록 에칭될 때까지, 열처리되는 것을 특징으로 하는 반도체물품의 에칭방법.
  14. 제 1항에 있어서, 산화실리콘으로 제조된 트레이는 반도체물품의 실리콘표면에 대향하여 배열된 것을 특징으로 하는 반도체물품의 에칭방법.
  15. 제 1항에 있어서, 상기 수소함유환원성분위기는 수소를 100% 또는 수소와 불활성가스를 함유하는 것을 특징으로 하는 반도체물품의 에칭방법.
  16. 제 1항에 있어서, 상기 수소함유환원성분위기는 -92℃보다 높지 않은 이슬점을 나타내는 것을 특징으로 하는 반도체물품의 에칭방법.
  17. 제 1항에 있어서, 상기 반도체물품은, 적어도 표면 위에 산화실리콘을 주성분으로 함유하는 부재에 의해, 지지되는 것을 특징으로 하는 반도체물품의 에칭방법.
  18. 제 1항에 있어서, 상기 반도체물품은, 용기 내에서 수소함유가스의 주된 흐름에 대해 수직으로 배치되도록, 상기 실리콘표면이 배열된것을 특징으로 하는 반도체물품의 에칭방법.
  19. 제 1항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품은, 소정의 등간격으로 서로 평행하게 동축방향으로 배열되고, 또한, 상기 표면의 근처에 또한 이 표면에 평행하게 흐르는 가스의 흐름속도가 대략 0이 되도록, 수소함유가스가 반도체물품주위에 흐르게 하는 상태에서, 용기내에서 열처리되는 것을 특징으로 하는 반도체물품의 에칭방법.
  20. 제 1항에 있어서, 석영플레이트는, 상기 반도체물품을 열처리하기 위해, 수소함유가스가 이들 표면사이에 삽입된 상태에서 상기 실리콘표면에 대향하여 배열된 것을 특징으로 하는 반도체물품의 에칭방법.
  21. 제 1항에 있어서, 상기 산화실리콘표면은 다른 반도체물품의 이면이고, 다른 반도체물품의 상기 이면은 상기 실리콘표면에 대향하여 배열된 것을 특징으로 하는 반도체물품의 에칭방법.
  22. 제 1항에 있어서, 상기 물품은 산화실리콘을 함유한 내벽면을 가지는 용기내에 배열된것을 특징으로 하는 반도체물품의 에칭방법.
  23. 제 1항에 있어서, 복수의 반도체물품은, 산화실리콘을 함유한 내벽면을 가지는 용기내에 서로 평행하게 배열되도록, 산화실리콘을 함유한 표면을 가지는 지지부재에 의해 지지되는 것을 특징으로 하는 반도체물품의 에칭방법.
  24. 제 1항에 있어서, 상기 실리콘표면은 에칭에 의해 약 10㎚내지 200㎚만큼 제거되는것을 특징으로 하는 반도체물품의 에칭방법.
  25. 제 1항에 있어서, 상기 실리콘표면을 에칭하는 속도는 1.0×10-3㎚/min와 1.0㎚/min사이인것을 특징으로 하는 반도체물품의 에칭방법.
  26. 제 1항 및 제 23항 내지 제 25항 중 어느 한 항에 있어서, 상기 실리콘표면의 표면거칠기의 평균제곱근은 1㎛2영역에서 0.4㎚보다 크지 않게 되는 것을 특징으로 하는 반도체물품의 에칭방법.
  27. 제 1항 및 제 23항 내지 제 25항 중 어느 한 항에 있어서, 상기 산화실리콘은 상기 실리콘표면의 에칭되는 높이의 2.2배보다 작지 않은 두께를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  28. 제 1항, 제 19항 및 제 23항 중 어느 한 항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품은, 동일한 방향으로 대면하도록, 소정의 등간격으로 서로 평행하게 동축방향으로 배열되고, 표면위에 산화실리콘막을 가지는 석영웨이퍼기판 또는 더미기판은 주요 반도체물품의 실리콘표면에 대면하도록 첫번째로 배열된 것을 특징으로 하는 반도체물품의 에칭방법.
  29. 제 2항 및 제 23항 내지 제 25항 중 어느 한 항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에피택셜성장에 의해 형성된 SOI층인 것을 특징으로 하는 반도체물품의 에칭방법.
  30. 제 2항 및 제 23항 내지 제 25항 중 어느 한 항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에칭공정전에 50㎚와 500㎚사이의 막두께를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  31. 제 1항에 있어서, 지지재료의 표면위에 형성된 산화실리콘막을 함유하는 대향면구성부재는, 에칭되는 산화실리콘막이 지지재료의 표면을 노출하기 위해 충분한 시간의 기간동안 상기 열처리를 계속하도록, 상기 물품에 대향하여 배열된 것을 특징으로 하는 반도체물품의 에칭방법.
  32. 제 2항 및 제 23항 내지 제 25항에 있어서, 상기 실리콘표면의 단결정실리콘막은 에칭공정 후에 20㎚와 250㎚사이의 막두께를 가지는 것을 특징으로 하는 반도체물품의 에칭방법.
  33. 제 2항 및 제 23항 내지 제 25항에 있어서, 상기 실리콘표면의 단결정실리콘막은 50㎚와 500㎚사이의 범위로부터 선택된 막두께를 가지고 또한 20㎚와 250㎚사이의 막두께를 나타내도록 에칭되는 것을 특징으로 하는 반도체물품의 에칭방법.
  34. 제 1항에 기재된 에칭방법을 행하는 것을 특징으로 하는 에칭장치.
  35. 제 34항에 있어서, 유리질의 실리카로 이루어지고, 상기 반도체물품을 포함하고 내부압력을 감소시키는데 적합한 반응로를 구비한 것을 특징으로 하는 에칭장치.
  36. 실리콘막을 가지는 반도체물품을 제조하는 방법으로서,
    실리콘막과 분리위치를 정하는 분리층을 내부에 포함하는 제 1물품을 제 2물품에 접착하는 스텝과;
    상기 실리콘막을 상기 제 2물품위에 전사시키기 위해, 상기 분리위치를 정하는 층을 따라서 접착된 제 1 및 제 2물품을 분리하는 스텝과;
    상기 실리콘막에 대향하여 산화실리콘의 표면이 배열된 상태에서, 수소함유 환원성 분위기내에서 상기 제 2물품을 열처리함으로써, 상기 제 2물품위에 전사된 상기 실리콘막의 표면을 에칭하는 스텝으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  37. 실리콘막을 가지는 반도체물품을 제조하는 방법으로서,
    실리콘을 함유한 제 1물품과 제 2물품을 접착하는 스텝과;
    상기 제 2물품위에 실리콘막을 남겨놓도록 상기 접착된 제 1 및 제 2물품으로부터 상기 제 1물품의 일부분을 제거하는 스텝과;
    상기 실리콘막에 대향하여 산화실리콘의 표면이 배열된 상태에서, 수소함유 환원성 분위기내에서 상기 제 2물품을 열처리함으로써, 상기 제 2물품위에 잔류하는 상기 실리콘막의 표면을 에칭하는 스텝으로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  38. 제 36항 또는 제 37항에 있어서, 상기 산화실리콘의 표면을 형성하기 위해 상기 제 2물품의 이면위에 산화실리콘막을 형성하는 스텝을 부가하여 구비한 것을 특징으로 하는 반도체물품의 제조방법.
  39. 제 36항 또는 제 37항에 있어서, 다공질실리콘층 위에 비다공질 단결정실리콘막을 형성함으로써, 제 1물품을 제조하는 스텝을 부가하여 구비한 것을 특징으로 하는 반도체물품의 제조방법.
  40. 제 36항에 있어서, 상기 분리층은 다공질층이고, 상기 에칭스텝은 분리후 상기 실리콘막위에 남아 있는 잔여 다공질층을 선택적으로 에칭한 후 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  41. 제 36항에 있어서, 상기 분리층은 다공질층이고, 상기 에칭스텝은 분리후 상기 실리콘막위에 남아 있는 잔여 다공질층에 대해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  42. 제 36항에 있어서, 상기 분리층은 불활성가스 또는 수소가스로 주입된 층이고, 상기 에칭스텝은 분리 후 노출된 상기 실리콘막의 표면을 연마하지 않고 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  43. 제 37항에 있어서, 상기 제 1물품은 다공질층을 포함하고, 상기 제거스텝은 상기 실리콘막위에 남아 있는 다공질층을 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  44. 제 37항에 있어서, 다공질층은 제거스텝 후 상기 실리콘막 위에 남아 있는 것을 특징으로 하는 반도체물품의 제조방법.
  45. 제 37항에 있어서, 상기 실리콘막의 표면은 상기 제거스텝 후 플라즈마에칭이 행해진 표면인 것을 특징으로 하는 반도체물품의 제조방법.
  46. 제 36항 또는 제 37항에 있어서, 상기 실리콘막표면은 1㎛2영역에서 0.2㎚보다 작지 않은 표면거칠기의 평균제곱근을 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  47. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면은 다공질실리콘층에 기인하는 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  48. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면은 미세 공동에 기인하는 표면거칠기를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  49. 제 36항에 있어서, 상기 분리층은 불활성가스 또는 수소이온으로 주입된 것을 특징으로 하는 반도체물품의 제조방법.
  50. 제 36항에 있어서, 상기 분리층은 다공질층인 것을 특징으로 하는 반도체물품의 제조방법.
  51. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는, 상기 에칭스텝에서 반도체물품의 주변영역의 표면에 대해 수직으로 또한 바깥쪽으로 흐르는 가스의 흐름속도보다 느리게 되는 것을 특징으로 하는 반도체물품의 제조방법.
  52. 제 50항에 있어서, 상기 실리콘표면의 근처에서 이 표면에 평행하게 흐르는 가스의 흐름속도는 대략 0이 되게 하는 것을 특징으로 하는 반도체물품의 제조방법.
  53. 제 36항 또는 37항에 있어서, 표면 위에 산화실리콘막을 가지는 실리콘웨이퍼는 상기 반도체물품의 실리콘막에 대향하여 배열되고, 상기 반도체물품은, 하부의 실리콘을 노출하도록 산화실리콘막이 에칭될 때까지, 열처리되는 것을 특징으로 하는 반도체물품의 제조방법.
  54. 제 36항 또는 제 37항에 있어서, 산화실리콘으로 만든 트레이는 상기 반도체물품의 실리콘막에 대향하여 배열된 것을 특징으로 하는 반도체물품의 제조방법.
  55. 제 36항 또는 제 37항에 있어서, 상기 수소함유환원성분위기는 수소를 100% 또는 수소와 불활성가스를 함유하는 것을 특징으로 하는 반도체물품의 제조방법.
  56. 제 36항 또는 제 37항에 있어서, 상기 수소함유환원성분위기는 -92℃보다 높지 않은 이슬점을 나타내는 것을 특징으로 하는 반도체물품의 제조방법.
  57. 제 36항 또는 제 37항에 있어서, 상기 반도체물품은, 적어도 표면 위에 산화실리콘을 주요성분으로서 함유하는 부재에 의해, 지지되는 것을 특징으로 하는 반도체물품의 제조방법.
  58. 제 36항 또는 제 37항에 있어서, 상기 반도체물품은, 상기 실리콘표면이 용기 내에서 수소함유가스의 주된 흐름에 대해 수직으로 배치되도록, 배열된 것을 특징으로 하는 반도체물품의 제조방법.
  59. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품은, 소정의 등간격으로 서로 평행하게 동축방향으로 배열되고, 상기 실리콘 표면의 근처에 이 표면에 평행하게 흐르는 가스의 흐름속도가 대략 0으로 되도록 수소함유가스가 반도체물품주위를 흐르게 하는 상태에서, 용기내에서 열처리되는 것을 특징으로 하는 반도체물품의 제조방법.
  60. 제 36항 또는 제 37항에 있어서, 석영플레이트는, 상기 반도체물품을 열처리하기 위해, 수소함유가스가 이들 사이에 삽입된 상태에서 상기 실리콘표면에 대향하여 배열된 것을 특징으로 하는 반도체물품의 제조방법.
  61. 제 36항 또는 제 37항에 있어서, 상기 산화실리콘표면은 다른 반도체물품의 이면이고, 다른 반도체물품의 상기 이면은 상기 실리콘표면에 대향하여 배열된 것을 특징으로 하는 반도체물품의 제조방법.
  62. 제 36항 또는 제 37항에 있어서, 상기 물품은 산화실리콘을 함유하는 내벽면을 가지는 용기내에 배열된 것을 특징으로 하는 반도체물품의 제조방법.
  63. 제 36항 또는 제 37항에 있어서, 복수의 반도체물품은, 산화실리콘을 함유하는 내벽면을 가지는 용기내에 서로 평행하게 배열되도록, 산화실리콘을 함유하는 표면을 가지는 지지부재에 의해 지지되는 것을 특징으로 하는 반도체물품의 제조 방법.
  64. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면은 에칭에 의해 약 10㎚내지 200㎚만큼 제거되는 것을 특징으로 하는 반도체물품의 제조방법.
  65. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면을 에칭하는 속도는 1.0×10-3㎚/min와 1.0㎚/min사이인것을 특징으로 하는 반도체물품의 제조방법.
  66. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면의 표면거칠기의 평균제곱근은 1㎛2영역에서 0.4㎚보다 크지 않게 되는것을 특징으로 하는 반도체물품의 제조방법.
  67. 제 36항 또는 제 37항에 있어서, 상기 산화실리콘은 상기 실리콘표면의 에칭되는 높이의 2.2배보다 작지 않은 두께를 나타내는 것을 특징으로 하는 반도체물품의 제조방법.
  68. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면을 각각 가지는 복수의 반도체물품은, 동일한 방향으로 대면하도록, 소정의 등간격으로 서로 평행하게 동축방향으로 배열되고, 표면위에 산화실리콘막을 가지는 석영웨이퍼기판 또는 더미기판은 주 반도체물품의 실리콘표면에 대면하도록 첫번째로 배열된 것을 특징으로 하는 반도체물품의 제조방법.
  69. 제 36항 또는 제 37항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에피택셜성장에 의해 형성된 SOI층인 것을 특징으로 하는 반도체물품의 제조방법.
  70. 제 36항 또는 제 37항에 있어서, 실리콘표면의 상기 단결정실리콘막은 에칭공정전에 50㎚와 500㎚사이의 막두께를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  71. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면의 단결정실리콘막은 에칭공정 후에 20㎚와 250㎚사이의 막두께를 가지는 것을 특징으로 하는 반도체물품의 제조방법.
  72. 제 36항 또는 제 37항에 있어서, 상기 실리콘표면의 단결정실리콘막은 50㎚와 500㎚사이의 범위로부터 선택된 막두께를 가지고 또한 20㎚와 250㎚사이의 막두께를 나타내도록 에칭되는 것을 특징으로 하는 반도체물품의 제조방법.
  73. 제 1항에 있어서, 상기 열처리의 온도는 300℃보다 높고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 에칭방법.
  74. 제 1항에 있어서, 상기 열처리의 온도는 800℃보다 높고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 에칭방법.
  75. 제 36항 또는 제 37항에 있어서, 상기 열처리의 온도는 300℃보다 높고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 제조방법.
  76. 제 36항 또는 제 37항에 있어서, 상기 열처리의 온도는 800℃보다 높고, 실리콘의 융점보다 낮은 것을 특징으로 하는 반도체물품의 제조방법.
  77. 제 1항, 제 36항 또는 제 37항에 있어서, 노내의 상기 실리콘막 물품의 바깥쪽 주변영역을 따라서 흐르는 가스의 흐름속도는 10cc/min.㎠이상이고 300cc/min.㎠이하인 것을 특징으로 하는 반도체물품의 에칭 또는 제조방법.
KR10-1998-0058991A 1997-12-26 1998-12-26 반도체물품의에칭방법과장치및이것을사용한반도체물품의제조방법 KR100362311B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP36157297 1997-12-26
JP1997-361572 1997-12-26

Publications (2)

Publication Number Publication Date
KR19990063519A true KR19990063519A (ko) 1999-07-26
KR100362311B1 KR100362311B1 (ko) 2003-02-19

Family

ID=18474121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0058991A KR100362311B1 (ko) 1997-12-26 1998-12-26 반도체물품의에칭방법과장치및이것을사용한반도체물품의제조방법

Country Status (6)

Country Link
US (2) US6413874B1 (ko)
EP (1) EP0926713A3 (ko)
KR (1) KR100362311B1 (ko)
CN (1) CN1157768C (ko)
AU (1) AU750664B2 (ko)
TW (1) TW417202B (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
TW473894B (en) * 1999-12-24 2002-01-21 Shinetsu Handotai Kk Inspecting device for crystal defect of silicon wafer and method for detecting crystal defect of the same
JP2002025986A (ja) * 2000-07-06 2002-01-25 Matsushita Electric Ind Co Ltd ドライエッチング方法
JP2002110949A (ja) * 2000-09-28 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
US6660606B2 (en) * 2000-09-29 2003-12-09 Canon Kabushiki Kaisha Semiconductor-on-insulator annealing method
JP2002110688A (ja) 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
DE10124038A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung vergrabener Bereiche
DE10124032B4 (de) * 2001-05-16 2011-02-17 Telefunken Semiconductors Gmbh & Co. Kg Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
DE10124030A1 (de) * 2001-05-16 2002-11-21 Atmel Germany Gmbh Verfahren zur Herstellung eines Silizium-Wafers
US6951798B2 (en) * 2001-06-08 2005-10-04 Wisconsin Alumni Research Foundation Method of bonding a stack of layers by electromagnetic induction heating
US6638835B2 (en) * 2001-12-11 2003-10-28 Intel Corporation Method for bonding and debonding films using a high-temperature polymer
FR2834820B1 (fr) * 2002-01-16 2005-03-18 Procede de clivage de couches d'une tranche de materiau
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US20040110314A1 (en) * 2002-12-05 2004-06-10 Ravi Kramadhati V. Silicon-on-insulator devices and methods for fabricating the same
ES2566509T3 (es) * 2003-02-05 2016-04-13 Iquum, Inc. Procesado de muestras
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
FR2858715B1 (fr) * 2003-08-04 2005-12-30 Soitec Silicon On Insulator Procede de detachement de couche de semiconducteur
JP2005136383A (ja) * 2003-10-09 2005-05-26 Canon Inc 有機半導体素子、その製造方法および有機半導体装置
US20050148198A1 (en) * 2004-01-05 2005-07-07 Technion Research & Development Foundation Ltd. Texturing a semiconductor material using negative potential dissolution (NPD)
US20060027459A1 (en) * 2004-05-28 2006-02-09 Lake Shore Cryotronics, Inc. Mesoporous silicon infrared filters and methods of making same
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
CN101490823B (zh) 2006-07-13 2012-03-07 国立大学法人东北大学 半导体装置
JP5249511B2 (ja) * 2006-11-22 2013-07-31 信越化学工業株式会社 Ｓｏｑ基板およびｓｏｑ基板の製造方法
US20090032873A1 (en) * 2007-07-30 2009-02-05 Jeffrey Scott Cites Ultra thin single crystalline semiconductor TFT and process for making same
JP5176423B2 (ja) * 2007-08-10 2013-04-03 東京エレクトロン株式会社 石英製品のベーク方法及び記憶媒体
CN101874307B (zh) 2007-11-30 2014-06-18 加利福尼亚大学董事会 通过表面粗糙化的高光提取效率的基于氮化物的发光二极管
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Ｓｏｉ基板の表面処理方法
WO2010062852A1 (en) * 2008-11-26 2010-06-03 Memc Electronic Materials, Inc. Method for processing a silicon-on-insulator structure
CN102460642A (zh) * 2009-06-24 2012-05-16 株式会社半导体能源研究所 半导体衬底的再加工方法及soi衬底的制造方法
TWI456649B (zh) * 2011-10-27 2014-10-11 Atomic Energy Council 去除提純冶金級矽晶圓表面與內部金屬雜質之製備方法
US8685840B2 (en) * 2011-12-07 2014-04-01 Institute Of Nuclear Energy Research, Atomic Energy Council In-situ gettering method for removing metal impurities from the surface and interior of a upgraded metallurgical grade silicon wafer
US9949837B2 (en) 2013-03-07 2018-04-24 Howmedica Osteonics Corp. Partially porous bone implant keel
CN103921205B (zh) * 2014-04-04 2016-08-24 德清晶辉光电科技有限公司 一种6英寸铌酸锂晶片或钽酸锂晶片的生产工艺
US9922851B2 (en) 2014-05-05 2018-03-20 International Business Machines Corporation Gas-controlled bonding platform for edge defect reduction during wafer bonding
CN112309978A (zh) * 2019-07-31 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管
WO2021097133A1 (en) * 2019-11-15 2021-05-20 Pax Labs, Inc. Machine for laser etching and tag writing a vaporizer cartridge

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6501786A (ko) * 1964-02-26 1965-08-27
US4361461A (en) * 1981-03-13 1982-11-30 Bell Telephone Laboratories, Incorporated Hydrogen etching of semiconductors and oxides
JPH0298129A (ja) 1988-10-04 1990-04-10 Nec Corp 半導体装置の製造方法
US5310689A (en) 1990-04-02 1994-05-10 Motorola, Inc. Method of forming a SIMOX structure
DE69130909T2 (de) 1990-06-26 1999-06-24 Fujitsu Ltd Plasmabehandlungsverfahren eines Resists unter Verwendung von Wasserstoffgas
EP0688048A3 (en) 1990-08-03 1996-02-28 Canon Kk Semiconductor substrate with SOI structure
JPH0719738B2 (ja) * 1990-09-06 1995-03-06 信越半導体株式会社 接合ウェーハ及びその製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP2994837B2 (ja) 1992-01-31 1999-12-27 キヤノン株式会社 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板
DE69333619T2 (de) * 1992-01-30 2005-09-29 Canon K.K. Herstellungsverfahren für Halbleitersubstrate
JP3287596B2 (ja) 1992-01-31 2002-06-04 キヤノン株式会社 半導体基材及びその加工方法
US5427055A (en) 1992-01-31 1995-06-27 Canon Kabushiki Kaisha Method for controlling roughness on surface of monocrystal
JP3263176B2 (ja) * 1993-04-16 2002-03-04 株式会社東芝 半導体装置の製造方法、半導体装置の製造装置および自然酸化膜を除去する方法
US5484484A (en) 1993-07-03 1996-01-16 Tokyo Electron Kabushiki Thermal processing method and apparatus therefor
JPH0888272A (ja) * 1994-09-19 1996-04-02 Shin Etsu Handotai Co Ltd 半導体集積回路用基板の製造方法
FR2725074B1 (fr) 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
US5985742A (en) 1997-05-12 1999-11-16 Silicon Genesis Corporation Controlled cleavage process and device for patterned films
US6171982B1 (en) 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same

Also Published As

Publication number Publication date
AU9818698A (en) 1999-07-15
TW417202B (en) 2001-01-01
EP0926713A3 (en) 2004-02-25
KR100362311B1 (ko) 2003-02-19
AU750664B2 (en) 2002-07-25
EP0926713A2 (en) 1999-06-30
US6413874B1 (en) 2002-07-02
US20020102857A1 (en) 2002-08-01
CN1157768C (zh) 2004-07-14
CN1223462A (zh) 1999-07-21

Similar Documents

Publication Publication Date Title
KR100362898B1 (ko) Soi기판의열처리방법과장치및이것을사용한soi기판의제조방법
KR19990063519A (ko) 반도체물품의 에칭방법과 장치 및 이것을 사용한 반도체물품의 제조방법
US6054363A (en) Method of manufacturing semiconductor article
KR100236689B1 (ko) Soi기판의 제조방법
US6306729B1 (en) Semiconductor article and method of manufacturing the same
KR100709689B1 (ko) 에피택셜 공정을 사용한 ｓｏｉ 기판의 표면 마무리 방법
US6881644B2 (en) Smoothing method for cleaved films made using a release layer
US20090023267A1 (en) Method of reducing roughness of a thick insulating layer
EP2589067A1 (en) Oxygen plasma conversion process for preparing a surface for bonding
KR20010026788A (ko) 반도체기판의 제작방법
KR19990088324A (ko) 반도체기판뿐만아니라반도체박막및다층구조를제조하는공정
JPH09223783A (ja) Ｓｏｉ基板の製造方法および製造装置
US20030089950A1 (en) Bonding of silicon and silicon-germanium to insulating substrates
EP0843346A2 (en) Method of manufacturing a semiconductor article
US20050247668A1 (en) Method for smoothing a film of material using a ring structure
KR20090042139A (ko) 반도체 기판의 제조 방법
JP3697052B2 (ja) 基板の製造方法及び半導体膜の製造方法
JP3472171B2 (ja) 半導体基材のエッチング方法及びエッチング装置並びにそれを用いた半導体基材の作製方法
JPH11251563A (ja) Ｓｏｉ基板の熱処理方法及び熱処理装置並びにそれを用いたｓｏｉ基板の作製方法
KR100291515B1 (ko) 실리콘 온 인슐레이터 웨이퍼의 제조방법
JP2000100676A (ja) 半導体基板とその作製方法
JP2007184626A (ja) Ｓｏｉ基板の熱処理方法及び作製方法
Usenko c12) United States Patent

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131029

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee