KR19990062626A - 이온주입 손상이 제거된 반도체 소자의 셸로우정션 형성방법 - Google Patents
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Abstract
반도체 기판 내부에 존재하는 이온 주입 손상을 복구하여 드레인전류, 문턱전압 및 정션 커패시턴스와 같은 전기적인 특성을 향상시킬 수 있는 반도체 소자의 셸로우 정션 형성방법에 관하여 개시한다. 본 발명은 반도체 기판 내부에 불순물을 주입한 후, 전자빔을 반도체 기판에 조사함으로써 이온 주입된 불순물이 후속되는 열처리 공정에서 반도체 기판 내부의 이온 주입 손상으로 인한 결함에 의하여 확산되는 것을 방지함으로써 반도체 기판 내에 서로 도전형이 상이한 물질층 간의 셸로우 정션을 형성한다. 이로써, 반도체 장치의 고집적화에 상응할 수 있는 셸로우 정션을 형성할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 이온주입 공정에서 전자빔(E-beam)을 사용하는 반도체 소자의 셸로우 정션(shallow junction) 형성방법에 관한 것이다.
반도체 장치에서 미세 소자간의 전기적 신호 전달의 속도를 향상시키면서, 고밀도 고집적화를 이루기 위한 노력 중의 대표적인 예가 단채널소자(short channel device)를 실현하는 것이다. 상기 단채널소자에서는 소오스 및 드레인간의 펀치쓰루(punch through)가 발생된다. 펀치쓰루의 문제는 셸로우 정션으로 해결할 수 있으며, 따라서 단채널소자에는 셸로우 정션을 형성하는 것이 절실히 요구되고 있다. 이론적으로, 이온주입방법에 의한 셸로우 정션은 이온주입에너지를 감소시킴으로써 실현할 수 있다. 그러나, 실제에 있어서는 반도체 장치의 고밀도 고집적화에 상응할 수 있는 정도의 얕은 깊이의 셸로우 정션을 실현하는 데에 적합한 정도인, 안정되고 낮은 이온주입에너지를 실현하는데에는 그 한계가 있다.
한편, 실제와 달리 이온주입에너지의 저에너지화를 실현하여 불순물의 이온 주입 깊이를 얕게 형성할지라도, 반도체 기판 내에 이온 주입된 불순물, 예컨대 붕소(boron)는 물질 자체의 높은 확산력(high diffusibility)에 의하여, 반도체 기판 내부로 확산되어 목적하는 정도의 셸로우 정션을 실현하기가 어렵다.
불순물을 반도체 기판 내부로 침투시키는 이온 주입 과정에서, 반도체 기판은 고에너지의 이온 빔에 의하여 손상될 수 있다. 이러한 반도체 기판의 손상을 억제하기 위하여 이온 주입 방법은 어닐링(annealing)이라는 후속 공정을 필요로 한다. 그러나, 어닐링은 반도체 기판에 대한 열처리에 지나지 않기 때문에 셸로우 정션에 역행하는 불순물의 확산이 더욱 촉발될 수 있으므로 종래의 이온 주입 방법 및 어닐링을 순차적으로 진행하는 방법에 의해서는 셸로우 정션을 형성하기 곤란한 문제가 있다.
따라서, 반도체 기판에 대한 이온 주입 공정에 의하여 반도체 기판 내부에 발생된 손상을 복구하기 위한 노력이 진행되어 왔으며, 그 대표적인 연구는 BF2 +를 이온 주입 소오스로 이용한 실리콘 내의 p+/n 접합에 대한 노와 급속 열처리에 의한 어닐링(Furnace and Rapid Thermal Annealing of p+/n junctions in BF2 +-Implanted Silicon, J.E.Soc. Solid-state science And Technology, 10.1985, pp2473-2475)이라는 제목의 논문에 게재되어 있다. 상기 논문에서는 접합 깊이가 0.3 내지 0.5 마이크로미터(㎛)인 p-n 다이오드가 단결정 웨이퍼에 주입된 불화붕소(boron fluoride)의 급속 열처리 또는 노(Furnace)에 의한 어닐링에 의하여 제조되는 것을 개시하고 있다. 또한, 반도체 기판 내부에 잔존하는 이온주입 손상을 제거하여 보다 얕은 깊이를 갖는 셸로우 정션을 실현하기 위해서 단결정 실리콘 웨이퍼에 대하여 50킬로전자볼트(keV)의 이온 주입 에너지로 이온 주입량을 1×1015개/㎠의 조건으로 프리아몰피징(preamorphizing)을 진행하는 방법이 존재하고 있음을 제시하고 있다.
한편, 반도체 기판 내에 주입하고자 하는 불순물을 이온 주입하기 전에 게르마늄(Ge) 등을 이용하여 반도체 기판의 상부층을 미리 아몰퍼스 형태로 변형시키기(preamorphizing) 위한 이온 주입을 진행하기도 한다. 그러나, 이는 반도체 기판 내부에 이온 주입 손상을 가중시켜 반도체 기판 내부의 결함을 증가시킴으로써 접합누설전류(junction leakage current)를 발생시키는 문제점이 있다.
이와 달리, 반도체 기판 내에서 붕소(B)의 재확산을 억제하기 위하여 질소(N) 이온 주입을 병행하기도 한다. 그러나, 이는 질소의 이온 주입으로 인하여 반도체 기판 내부의 면저항(sheet resistance)이 과도하게 증가되는 문제점이 있다.
반도체 기판에 정공(hole)을 제공하는 억셉터(acceptor), 예컨대 붕소(B) 또는 보론플로라이드(BF2)를 이온 주입함으로써 네거티브형(n-type)의 반도체 기판 내부에 포지티브형(p-type)의 물질층이 형성된다. 이때, 상기 포지티브형 물질층의 불순물 농도는 네가티브형의 반도체 기판에 도핑된 불순물(dopant)의 도핑 농도보다 상대적으로 높은 도핑 농도를 갖도록 이온 주입한다. 이로써, p+/n 접합이 형성된다.
한편, 이와 정반대 형태의 접합, 즉 n+/p 접합은 상기 p+/n 접합을 형성하는 것과 동일한 원리를 이용하여 형성할 수 있다. 따라서, 이들 두 형태의 접합에 대한 설명의 중복을 피하기 위하여 본 명세서에서는 p+/n 접합에 한정하여 설명하지만, 이는 그 반대 형태의 n+/p 접합에 대한 적용을 배제하기 위한 것이 아님은 자명하다.
전술한 셸로우 정션을 형성하면서 발생되는 이온주입에 의한 반도체 기판의 손상 문제는 p+/n 및 n+/p 접합에 공통으로 발생되며, 셸로우 정션을 형성하기 위해서는 반드시 해결되어야 할 문제이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 미세화를 실현하기 위한 셸로우 정션을 형성하기 위하여 저에너지 이온 주입을 실시하고, 이후 이온 주입에 의하여 손상된 반도체 기판을 복구하기 위하여 전자빔을 조사하는 공정을 진행함으로써 이온 주입에 의하여 반도체 기판 내부에 주입된 불순물의 확산을 방지한 후, 반도체 기판을 활성화는 어닐링을 진행함으로써 이온주입 손상이 제거된 반도체 소자의 셸로우 정션을 형성하고 반도체 소자의 문턱전압(threshold voltage) 특성을 향상시키고자 함에 있다.
도 1은 본 발명에 따른 셀로우 정션을 형성하기 위한 공정흐름도이다.
도 2는 본 발명에 따른 셸로우 정션을 형성하기 위하여 이용되는 전자빔 조사 장치의 개략도이다.
도 3은 도 2의 장치에서 반도체 기판에 대한 전자빔의 조사과정을 설명하기 위해 도시한 개략도이다.
도 4는 본 발명의 효과를 설명하기 위해 본 발명에 의한 전자빔을 조사하였을 때, 이온주입물질(B)의 농도와 확산깊이와의 관계를 나타낸 그래프이다.
도 5는 본 발명의 효과를 설명하기 위해 본 발명에 의한 전자빔을 조사하였을 때, 이온주입물질의 농도와 확산깊이와의 관계를 나타낸 또 다른 그래프이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 의한 반도체 소자의 셸로우 정션 형성방법을 설명하기 위해 도시한 단면도들이다.
도 10 내지 도 13은 본 발명의 제2 실시예에 의한 반도체 소자의 셸로우 정션 형성방법을 설명하기 위해 도시한 단면도들이다.
도 14 내지 도 17은 본 발명의 제3 실시예에 의한 반도체 소자의 셸로우 정션 형성방법을 설명하기 위해 도시한 단면도들이다.
도 18은 본 발명에 의해 제작된 반도체 소자에서 게이트 폭의 길이(gate length)의 변화에 따른 문턱전압의 변화를 설명하기 위해 도시한 그래프이다.
도 19는 본 발명에 의해 제작된 반도체 소자에서 게이트 폭의 길이(gate length)의 변화에 따른 드레인 포화전류(Idsat)의 변화를 설명하기 위해 도시한 그래프이다.
도 20은 본 발명에 의해 제작된 반도체 소자에서 문턱전압과 드레인 포화전류와의 관계를 설명하기 위해 도시한 그래프이다.
도 21은 본 발명에 의해 제작된 반도체 소자에서 오프(Off) 드레인 전류(Idoff)와 드레인 포화전류(Idsat)와의 관계를 설명하기 위해 도시한 그래프이다.
도 22는 본 발명에 의해 제작된 반도체 소자에서 정션 커패시턴스 특성 변화를 설명하기 위해 도시한 그래프이다.
전술한 기술적 과제를 달성하기 위해, 본 발명의 일 실시예에 의한 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법은 다음과 같다. (a)이온주입방법으로 반도체 기판에 불순물을 주입한다. (b)상기 반도체 기판 내부에 발생된 이온 주입 손상을 복구하기 위하여 전자빔을 조사한다. (c)상기 반도체 기판의 활성화하기 위한 열처리 공정을 진행한다.
이때, 전술한 본 발명은 다음에 의하여 실시함이 더욱 바람직하다.
상기 이온주입방법은 상기 반도체 기판에 주입된 불순물(dose)이 단위 면적당 1×1012내지 1×1016개의 범위 내에서 주입되도록 진행한다. 상기 이온주입방법은 불순물이 주입된 깊이가 500 내지 2000 옴스트롱(Å)이 되도록 진행한다. 이를 위하여 상기 이온주입방법은 이온주입에너지가 1 내지 100 킬로전자볼트(keV)의 범위 내에서 진행한다. 상기 이온주입방법은 도전형이 네가티브형(n-type)인 불순물, 예컨대 인(P) 또는 비소(As)를 이용하여 진행할 수 있으며, 그 결과 n+/p 접합이 형성된다. 상기 이온주입방법은 도전형이 포지티브형(p-type)인 불순물, 예컨대 붕소(B) 또는 보론플로라이드(BF2)를 이용하여 진행할 수 있으며, 그 결과 p+/n 접합이 형성된다. 상기 전자 빔 조사는 그 에너지가 1 내지 50 킬로전자볼트(KeV)의 범위에서 진행하며, 불활성 기체, 예컨대 아르곤(Ar) 또는 헬륨(He)이 포함된 화학적으로 안정한 기체를 분위기 가스(ambient gas)로 이용하여 진행한다. 상기 활성화 열처리는 급속 열처리 어닐링(RTA, Rapid Thermal Annealing) 또는 노(furnace)에서의 어닐링으로 진행한다. 상기 급속 열처리 어닐링은 그 온도가 900 내지 1100℃의 범위에서 진행하는 것이 바람직하며, 상기 노에서의 어닐링은 그 온도가 800 내지 900℃의 범위에서 진행하는 것이 바람직하다.
전술한 기술적 과제를 달성하기 위해, 본 발명의 다른 실시예에 의한 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법은 다음과 같다.
소자분리막이 형성되고 제1 도전형의 웰(well)이 형성된 반도체 기판에 문턱전압(threshold voltage) 조절 및 펀치 쓰루(punch through) 방지를 위한 이온주입을 진행한다. 이어서, 상기 결과물에 게이트 패턴을 형성한다. 그리고, 상기 게이트 패턴이 형성된 반도체 기판에 전자빔을 조사한다. 계속해서, 상기 게이트 패턴이 형성된 반도체 기판에 소오스/드레인 형성을 위한 이온주입을 진행한다. 마지막으로 상기 이온주입이 진행된 반도체 기판에 불순물의 활성화를 위한 열처리를 진행한다.
본 발명의 바람직한 실시예에 의하면, 상기 전자빔을 조사하는 공정은 게이트 패턴을 형성한 다음뿐만 아니라, 게이트 패턴을 형성하기 전, 또는 소오스/드레인 형성을 위한 이온주입이 끝난 후에 진행할 수도 있다.
바람직하게는, 상기 반도체 기판은 실리콘 반도체 기판, 실리콘-게르마늄 반도체 기판, 화합물 반도체 기판 및 폴리크리스탈린(polycrystalline) 반도체 기판중에서 선택된 어느 하나의 반도체 기판을 사용하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 전자빔을 조사하는 방법은 비정질(amorphous) 반도체 기판 또는 활성화를 위한 열처리가 1차로 진행된 반도체 기판에 전자빔을 조사할 수 있고, 전자빔이 조사되는 영역은 반도체 기판의 활성영역(active area) 전체 또는 게이트 패턴을 마스크로 하여 소오스/드레인 영역에만 조사하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 본 발명의 실시예에 관한 설명은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 1은 본 발명에 따른 공정 흐름도이다. 도 1에 따르면, 반도체 기판에 대하여 이온주입(10), 전자빔 조사(11), 어닐링(12)을 순차적으로 진행하는 것이 나타나 있다. 종래의 일반적인 이온주입에 의한 반도체 기판 내에 불순물을 주입하는 공정은 이온주입과 어닐링을 하나의 세트로 진행하였지만, 본 발명은 이온주입(10) 후, 어닐링(12)을 하기 전에 전자빔을 조사하는(11) 단계를 더 추가하였다. 이로써, 이온주입에 의하여 반도체 기판에 발생된 손상에 대해 전자빔을 조사하여 복구함으로써 주입된 불순물이 반도체 기판 내부로 확산되는 것을 방지할 수 있다. 따라서, 목적하는 정도의 셸로우 정션을 실현할 수 있다.
도 2는 본 발명에 따른 셸로우 정션을 형성하기 위하여 이용되는 전자빔 조사 장치의 개략도이며, 도 3은 도 2의 장치를 이용하여 반도체 기판에 전자빔을 조사과정을 설명하는 개략도이다.
진공 챔버(20, vacuum chamber)는 펌핑 라인(pumping line)과 연결된 가변배출밸브(26, variable leak valve)를 이용하여 진공계를 구성한다. 가스 주입 라인(25, gas inlet)을 통하여 최초 이온화를 진행하기 위한 비활성 기체, 예컨대 아르곤이 진공 챔버 내부로 공급된다. 미세한 그물막 모양의 애노드 그리드(23, fine mesh screen anode grid)와 절연체(21, cathode cover insulator)에 의하여 감싸여진 넓은 면적을 갖는 캐소드(22, large area cathode)는, 상호 소정 간격 이격되어 이온 가속 영역(24, accelerating field region)이 챔버 내부에서 확보된다. 상기 애노드 그리드(23)에 낮은 전압, 예컨대 100 볼트(V) 이하의 전압을 공급하는 저전압전원(30, low voltage power supply)과 상기 캐소드(22)에 높은 전압, 예컨대 -500 내지 -30,000 볼트(V)를 공급하는 고전압전원(31, high voltage power supply)이 진공 챔버(20) 외부에 구비된다. 반도체 기판(28)은 애노드(23) 하부에 소정 간격 이격되어 구성됨으로써 이온화 영역(27, ionization region)이 확보된다. 반도체 기판(28) 하부에는 반도체 기판(28)을 가열하기 위한 가열 램프(29, heating lamp)가 장착되어 있다.
도 2와 도 3에 따른 전자빔 조사 장치의 동작 원리를 살펴보면 다음과 같다. 가변배출밸브(26)에 의하여 진공 챔버(20) 내부의 압력이 조절된다. 진공 챔버(20)는 상압을 갖는 초기 상태에서 1 내지 200 밀리바(mbar)의 압력으로 감압한다. 공정이 진행되는 동안 캐소드(22)에 고전압전원(31)에 의하여 -500 내지 -30,000 볼트(V)의 고전압이 인가되고, 저전압전원(30)에 의하여 애노드 그리드(23)에 100V 이하의 직류 전원(Direct Current Power)이 인가된다. 상기 애노드 그리드(23)에 인가되는 전압은 캐소드(22)로부터 방출되는 전자를 조절하는 데 이용된다. 전자 방출을 개시하기 위해서는 반도체 기판(28)과 캐소드(22) 사이의 공간에 존재하는 이온 소오스 가스, 예컨대 아르곤 가스가 이온화되어야 한다. 이는 자연적으로 발생되는 감마선(γ-ray) 또는 챔버 내에 인가된 고전압에 의하여 인위적으로 이루어질 수 있다. 일단 중성인 이온 소오스 가스가 이온화 영역(27)에서 양이온(35)과 음이온(32, 33, 34)을 형성하면, 양이온(35)은 약한 음전하(negative charge)가 걸려있는 애노드 그리드(23)로 끌려가며, 미세한 그물막 모양의 애노드 그리드(23)를 통과한 후, 이온 가속 영역(24)에서 가속된다. 상기 가속된 이온은 높은 운동에너지를 가지면서 캐소드(22) 표면에 충격을 주며, 캐소드(22) 표면은 양이온의 고에너지 충격에 의하여 전자를 방출하게 된다. 상기 캐소드(22) 표면에서 방출된 전자는 애노드 그리드(23)를 통과하여 높은 운동에너지를 가지면서 반도체 기판(28) 내부로 침투하게 되며, 이로써 반도체 기판(28)에 대한 전자빔 조사가 이루어진다. 한편, 상기 캐소드(22)에서 방출된 전자의 일부는 상기 이온화 영역(27)에 존재하는 이온 소오스 가스를 재차 이온화하며, 이후 전술한 과정을 반복하게 된다.
상기 애노드 그리드(23)와 캐소드(22) 간의 이온 가속 영역(24)은 캐소드(22)에서 방출된 전자의 평균 자유 행로(mean free path)보다 짧은 거리로 유지되기 때문에 이온 가속 영역(24)에서는 캐소드(22)에서 방출된 전자에 의한 이온화(ionization)가 거의 일어나지 않는다. 오로지 이온화 영역(27)에서만 이온 소오스 가스의 이온화가 일어난다. 이온화 영역(27)에서 형성된 이온들은 애노드 그리드(23)에 인가된 전압에 따라 반발되거나(repel) 끌려오게(attract)된다. 즉, 애노드 그리드(23)에 인가된 전압을 조절하면, 이온화된 양이온의 운동에너지를 조절할 수 있으며, 이에 상응하는 캐소드(22)에서의 전자 방출이 이루어진다.
반도체 기판(28)은 도시되어 있지 않지만, 접지되어(grounded) 있다. 상기 애노드 그리드(23)에 저전압이 인가되어 이온화 영역(27)에는 전기장(electric field)의 변화(gradient)가 있지만 애노드 그리드(23)와 반도체 기판(28) 사이는 이온 가속 영역(27)에 비하면 상대적으로 거의 등전위(eguipotential)를 이루고 있다고 볼 수 있다. 따라서, 진공 챔버(20)의 약한 진공(soft vacuum) 조건에서는 하전(charging)됨이 없이 절연 표면(insulating surface)이 전자에 노출될 수 있다. 애노드 그리드(23)로부터 반도체 기판(28)까지의 분위기 가스(ambient gas) 분자들을 가로질러서 이동하는 전자빔에 의하여 재차 이온화된 충분한 양의 양이온 때문에 반도체 기판에 전하(charge)가 축적(build-up)되더라도 중성화(neutralize)된다.
이상의 원리에 의한 전자빔을 조사는 종래에는 스핀온글래스(spin on glass, SOG라 약하기도 함)를 큐어링(curing)하거나 포토레지스트(photoresist)의 경화(hardening)를 목적으로 이용되지만, 본 발명에서는 이온 주입에 의하여 손상된 반도체 기판을 복구하기 위하여 이용하였다.
한편, 전술한 도 2 및 도 3에 따른 전자빔 조사 장치를 이용하여 이온 주입된 반도체 기판에 대한 전자빔 조사를 다음의 조건으로 진행하면, 본 발명이 추구하는 최적의 목적을 달성할 수 있다. 빔 에너지(beam energy)는 0.5 내지 60 킬로볼트(kV), 전자빔 직경(E-beam diameter)은 200 밀리미터(mm), 빔커런트(beam current)는 1 내지 30 밀리암페어(mA), 진공도는 1 내지 10 파스칼(Pa) 및 균일도(uniformity)는 ±5퍼센트(%)의 조건으로 전자빔을 조사한다.
도 4는 본 발명의 효과를 설명하기 위해 본 발명에 의한 전자빔을 조사하였을 때의 이온주입물질의 농도와 확산깊이와의 관계를 나타낸 그래프이다. 그래프에서 X축은 확산된 깊이를 나타내며, Y축은 붕소 농도를 가리킨다. 도 4에 따르면, 붕소이온(B+)을 반도체 기판 내부에 이온 주입한 후, 전자빔 조사 유무에 따른 주입된 이온 불순물의 주입 깊이의 변화를 SIMS(Secondary Ion Mass Spectrometry)를 이용하여 관찰한 결과를 나타낸다. 이때, 붕소이온의 이온 주입 조건으로서 이온 주입 에너지는 1킬로전자볼트(keV)이며, 이온 주입량은 3×1014개/㎠ 이며, 이후 진행된 반도체 기판에 대한 전자빔 조사 조건은 6킬로전자볼트(keV), 20,000마이크로쿨롱(μC)이며, 이후 진행된 급속 열처리에 의한 어닐링은 1,000℃에서 10초(sec) 동안 진행된 결과(그래프의 'Ⅰ')이다. 그리고, 전자빔 조사 단계없이 이온 주입 후 곧바로 급속 열처리에 의한 어닐링을 진행한 결과(그래프의 'Ⅱ')를 상호 대비시켜 도시하였다. 도 4에서 알 수 있듯이 불순물 주입 깊이가 0.1마이크로미터(㎛) 이하에서도 본 발명의 효과가 현저하게 나타남을 알 수 있다.
도 5는 본 발명의 효과를 설명하기 위해 본 발명에 의한 전자빔을 조사하였을 때의 이온주입물질의 농도와 확산깊이와의 관계를 나타낸 또 다른 그래프이다.
도 5에 따르면, 보론플로라이드이온(BF2 +)을 반도체 기판 내부에 이온 주입한 후, 전자빔을 조사한 후의 이온 주입된 불순물의 주입 깊이의 변화를 SIMS(Secondary Ion Mass Spectrometry)를 이용하여 관찰한 결과를 나타낸다. 이때, 보론플로라이드이온(BF2 +)의 반도체 기판 내로의 이온 주입 조건으로서 이온 주입 에너지는 2킬로전자볼트(keV)이며, 이온 주입량은 3×1015개/㎠ 이며, 이후 진행된 반도체 기판에 대한 전자빔 조사와 급속 열처리에 의한 어닐링 조건은 도 4에서 설명된 조건과 동일하게 진행하였다. 이러한 조건을 진행된 결과(그래프의 'Ⅲ')와 전자빔 조사 단계없이 이온 주입 후 곧바로 급속 열처리에 의한 어닐링을 진행한 결과(그래프의 'Ⅳ')가 상호 대비되어 도시되었다.
한편, 도 4와 도 5에 나타난 결과의 차이점은 아래의 표 1을 참조한 설명에 의해 보다 구체화될 수 있다.
즉, 이온 주입 소오스로 보론플로라이드(BF2)로 이용하여 진행한 이온주입 직후의 반도체 기판과, 이온 주입후 전자빔 조사를 진행한 반도체 기판에 대한 이온주입 손상의 정도를 평가한 아래의 써말 웨이브(Thermal Wave, TW라 약하기도 함) 데이터로부터 본 발명의 효과를 보다 명확하게 평가할 수 있다.
| 이온주입조건 | 이온주입직후 | 전자빔조사후 | |
| 이온주입에너지(keV) | 이온주입량(개/㎠) | ||
| 2 | 3×1015 | 830 | 685 |
| 5 | 3×1015 | 1800 | 1010 |
| 10 | 3×1015 | 3430 | 2040 |
| 2 | 3×1014 | 935 | 710 |
| 5 | 3×1014 | 1520 | 680 |
| 10 | 3×1014 | 2350 | 680 |
상기 표 1에 따르면, 이온 주입 직후의 반도체 기판과 이온 주입 후 전자빔이 조사된 반도체 기판에 존재하는 각각의 이온 주입 손상도에 있어서, 전자보다 후자의 경우, 즉 본 발명에 따라 셸로우 정션을 구현하는 경우에 이온 주입 손상도가 감소함을 알 수 있다. 이는 전자빔을 이온주입 후 반도체 기판에 조사하게되면 전공정에서 진행된 이온주입으로 손상된 반도체 기판이 복구된다는 것을 알 수 있다. 한편, 이온 주입 에너지가 클수록, 이온 주입량이 많을수록 이온 주입 손상의 발생 정도가 증가하지만, 전자빔에 의한 이온 주입 손상의 복구 정도는 더 현저하게 나타남을 알 수 있다.
제1 실시예
상기 전자빔을 이용하여 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법을 PMOS형 트랜지스터의 제조방법에 응용한 실시예이다. 이러한 방법은 본 발명이 속하는 기술분야의 당업자라면 자명하게 NMOS형 트랜지스터의 제조방법으로 응용하는 것이 가능하다. 또한, 게이트 전극의 형상을 게이트 스페이서를 첨가하거나 폴리실리콘으로 구성된 게이트 전극에 실리사이드층 또는 절연층을 추가하여 변형하더라도 본 발명이 추구하는 목적인 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성을 실현할 수 있음은 물론이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 의한 반도체 소자의 셸로우 정션 형성방법을 설명하기 위해 도시한 단면도들이다.
도 6을 참조하면, 통상의 방법으로 소자분리 공정을 진행하여 반도체 기판(100)에 활성영역과 소자분리막(102)을 정의한다. 여기서 상기 반도체 기판(100)은 일반적인 실리콘 단결정 반도체 기판 외에도 실리콘-게르마늄 반도체 기판, 화합물 반도체 기판 및 폴리크리스탈린 반도체 기판을 사용할 수 있음은 물론이다. 이어서, 인(P: Phosphorus)과 같은 N형 불순물을 이온주입하여 반도체 기판의 활성영역 내부에 N형 웰(N type well, 104)을 형성한다. 이어서, 문턱전압(threshold voltage)을 조절하고, 펀치 쓰루(punch through) 현상을 억제하기 위한 이온주입을 비소(As) 또는 인(P)과 같은 불순물을 사용하여 진행한다. 이때 상기 이온주입 공정의 조건은 인(P)을 불순물로 사용할 경우, 1×1012내지 1×1013/㎠의 도즈(dose)로 반도체 기판에 이온주입을 하는 것이 적합하고, 이온주입의 깊이는 500 내지 2000Å의 범위로 하는 것이 적합하다.
도 7을 참조하면, 상기 이온주입이 진행된 반도체 기판에 폴리실리콘과 같은 도전물질을 사용하여 게이트 전극(108)을 형성한다. 도면에서 참조부호 106은 게이트 절연막을 나타낸다. 앞서 설명되었듯이 게이트 전극의 형상은 본 발명의 핵심사상이 아니지만 이는 얼마든지 다른 재질을 사용하여 구성하는 것이 가능하고, 형상의 변형도 가능하다.
도 8을 참조하면, 상기 게이트 전극(108)이 형성된 결과물에 본 발명의 목적을 달성하는 가장 큰 수단이라 할 수 있는 전자빔(E-beam)을 조사한다. 이때의 조사조건은 에너지를 1 내지 50 keV의 범위에서 조절하고, 아르곤(Ar)과 헬륨(He)과 같은 불활성 기체의 분위기에서 전자빔을 조사하는 것이 적합하다. 여기서 상기 전자빔을 조사하기 전에 반도체 기판(100)은 도 6에서 이온주입된 N형 불순물의 확산을 위해 1차로 열처리(annealing)를 먼저 수행할 수도 있고, 본 실시예와 같이 열처리가 안된 비정질(amorphous)의 반도체 기판(100)에 전자빔을 조사해도 무방하다.
따라서, 반도체 기판(100) 내부로 조사되는 전자빔은 반도체 기판(100) 내부에 이온주입된 불순물, 예컨대 인(P), 비소(As), 붕소(B), 인듐(In)과 같은 도펀트(Dopant)의 움직임에 효과적인 영향을 주거나, 전자나 정공(hole)의 생성 및 하전(charge)에 영향을 끼쳐서 결과적으로 반도체 소자의 전기적인 특성을 향상시키는 것이다.
도 9를 참조하면, 상기 전자빔 조사가 진행된 반도체 기판(100)의 전면(全面)에 붕소이온을 사용하여 이온주입을 진행한다. 이어서 급속열처리(RTA: Rapid Thermal Annealing) 또는 노(Furnace)에서의 열처리(annealing)와 같은 활성화를 위한 열처리 공정을 진행하여 게이트 전극(108)의 양쪽 밑 반도체 기판(100)에 소오스/드레인 영역(110)을 형성한다. 상기 RTA는 900 내지 1100℃의 온도에서 진행하는 것이 적합하고, 노(Furnace)에서의 열처리(annealing)는 800 내지 900℃의 온도에서 열처리를 진행하는 것이 적합하다.
제2 실시예
상기 제1 실시예에서는 전자빔(E-beam)의 조사를 게이트 패턴을 형성한 후에 수행하였지만, 본 제2 실시예에서는 게이트 패턴을 형성하기 전에 전자빔 조사를 수행하는 것이 제1 실시예와 비교할 때의 차이점이고 나머지 공정은 동일하기 때문에 중복되는 부분은 설명을 생략한다.
도 10 내지 도 13은 본 발명의 제2 실시예에 의한 반도체 소자의 셸로우 정션 형성방법을 설명하기 위해 도시한 단면도들이다.
도 10을 참조하면, 반도체 기판(100)에 소자분리막(102)과 N형 웰(104)을 형성한 후, 문턱전압(threshold voltage) 조절을 위한 이온주입을 인(P) 또는 비소(As)를 이용하여 진행한다.
도 11을 참조하면, 상기 이온주입이 진행된 반도체 기판(100)의 전면(全面)에 본 발명의 목적을 달성하는 가장 큰 수단이라 할 수 있는 전자빔(E-beam)을 조사한다. 이때의 조사조건은 에너지를 1 내지 50 keV의 범위에서 조절하고, 아르곤(Ar)과 헬륨(He)과 같은 불활성 기체의 분위기에 전자빔을 조사하는 것이 적합하다. 여기서 상기 전자빔을 조사하기 전에 반도체 기판(100)은 도 10에서 이온주입된 N형 불순물의 확산을 위해 1차로 열처리(annealing)를 먼저 수행할 수도 있고, 본 실시예와 같이 열처리가 안된 비정질(amorphous)의 반도체 기판(100)에 전자빔을 조사해도 무방하다.
도 12를 참조하면, 상기 전자빔이 조사된 반도체 기판에 산화막과 게이트 전극(108)용 폴리실리콘막을 순차적으로 적층하고 이를 식각하여 게이트절연막(106)과 게이트 전극(108)을 형성한다.
도 13을 참조하면, 상기 게이트 전극(108)이 형성된 반도체 기판에 P형 불순물, 예컨대 붕소를 이온주입하고, 이온주입된 불순물의 활성화를 위한 열처리 공정인 RTP 또는 노에서의 열처리를 진행하여 이온주입 손상이 제거된 반도체 소자의 셸로우 정션을 형성한다.
제3 실시예
제3 실시예에서는 전자빔(E-beam)의 조사를 소오스/드레인 형성을 위한 이온주입 공정이 끝난 후에 진행한다. 따라서, 본 제3 실시예에서는 마지막 활성화를 위한 열처리 공정 전에 전자빔 조사를 수행하는 것이 상기 제1 실시예와 비교할 때의 차이점이고 나머지 공정은 동일하기 때문에 중복되는 부분은 설명을 생략한다.
도 14 내지 도 17은 본 발명의 제3 실시예에 의한 반도체 소자의 셸로우 정션 형성방법을 설명하기 위해 도시한 단면도들이다.
도 14를 참고하면, 반도체 기판(100)에 소자분리막(102)과 N형 웰(104)을 형성한 후, 문턱전압(threshold voltage) 조절을 위한 이온주입을 인(P) 또는 비소(As)를 이용하여 진행한다.
도 15를 참고하면, 상기 이온주입이 진행된 반도체 기판(100)의 전면에 산화막과 게이트 전극(108)용 폴리실리콘막을 순차적으로 적층하고 이를 식각하여 게이트절연막(106)과 게이트 전극(108)을 형성한다.
도 16을 참고하면, 상기 게이트 전극(108)이 형성된 반도체 기판에 P형 불순물, 예컨대 붕소를 이온주입을 이온주입한다.
도 17을 참고하면, 상기 P형 불순물의 이온주입이 끝난 반도체 기판의 전면에 본 발명의 목적을 달성하는 가장 큰 수단이라 할 수 있는 전자빔(E-beam)을 조사한다. 이때의 조사조건은 에너지를 1 내지 50 keV의 범위에서 조절하고, 아르곤(Ar)과 헬륨(He)과 같은 불활성 기체의 분위기에 전자빔을 조사하는 것이 적합하다. 여기서 상기 전자빔을 조사하기 전에 반도체 기판(100)은 도 16에서 이온주입된 N형 불순물의 확산을 위해 1차로 열처리(annealing)를 먼저 수행할 수도 있고, 본 실시예와 같이 열처리가 안된 비정질(amorphous)의 반도체 기판(100)에 전자빔을 조사해도 무방하다. 이어서 이온주입된 불순물의 활성화를 위한 열처리인 RTP 또는 노(furnace)에서의 열처리를 진행함으로써, 이온주입 손상이 제거된 반도체 소자의 셸로우 정션을 형성한다.
이하, 상술한 본 발명의 제3 실시예에 따라서 제조된 PMOS형 트랜지스터를 참고하여 트랜지스터의 전기적인 특성이 향상된 것을 설명하기로 한다.
도 18은 본 발명에 의해 제작된 반도체 소자에서 게이트 폭의 길이(gate length)의 변화에 따른 문턱전압의 변화를 설명하기 위해 도시한 그래프이다.
도 18을 참고하면, 그래프에서 X축은 게이트 폭의 길이(gate length)를 나타내며 단위는 [㎛]이고, Y축은 문턱전압을 나타내며 단위는 [V]이다. 그리고 그래프에서 ○의 기호로 연결된 선은 종래기술과 같이 전자빔을 사용하지 않고 셸로우 정션을 형성한 경우이고, □로 연결된 선은 5 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이고, △로 연결된 선은 20 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이다. 일반적으로 게이트 길이가 작을수록 문턱전압(Vth)이 작아지는 현상인 단채널 효과(short channel effect)가 나타난다. 그러나 본 발명과 같이 전자빔을 조사하여 이온주입 손상을 제거한 경우의 PMOS형 트랜지스터는 오히려 문턱전압(Vth)이 증가하다가 감소하는 역방향 단채널 효과(reverse short channel effect)가 나타나며, 이러한 현상은 전자빔의 에너지가 증가할수록 더욱 심화되는 것을 볼 수 있다.
도 19는 본 발명에 의해 제작된 반도체 소자에서 게이트 폭의 길이(gate length)의 변화에 따른 드레인 포화전류(Idsat)의 변화를 설명하기 위해 도시한 그래프이다.
도 19를 참조하면, 그래프에서 X축은 게이트 폭의 길이(gate length)를 나타내며 Y축은 드레인 포화전류(Idsat)를 나타낸다. 그리고 그래프에서 ○의 기호로 연결된 선은 종래기술과 같이 전자빔을 사용하지 않고 셸로우 정션을 형성한 경우이고, □로 연결된 선은 5 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이다. 그래프에서 X축의 0.2㎛ 정도의 게이트 길이를 갖는 PMOS형 트랜지스터에서는 실제로 5 keV의 에너지와, 10000μC의 전류량 조건의 전자빔에 의하여 문턱전압(Vth)이 커짐에도 불구하고 그래프에서 보듯이 드레인 포화전류가 증가하는 것이 나타난다. 일반적으로 문턱전압이 증가하면 드레인 포화전류(Idsat)는 감소하는 것이 정상이다.
도 20은 본 발명에 의해 제작된 반도체 소자에서 문턱전압과 드레인 포화전류와의 관계를 설명하기 위해 도시한 그래프이다.
도 20을 참조하면, 게이트 길이가 0.2㎛인 PMOS형 트랜지스터의 문턱전압(X축)과 드레인 포화전류(Y축)의 상관관계를 나타내었다. 그래프에서 ○의 기호로 연결된 선은 종래기술과 같이 전자빔을 사용하지 않고 셸로우 정션을 형성한 경우이고, □로 연결된 선은 5 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이다. 그래프의 여러지점에서 측정한 분포를 보면, 전체적으로 전자빔의 조사에 의하여 문턱전압(Vth)이 약 0.04V 정도 증가하였음에도 불구하고, 드레인 포화전류(Idsat)는 약 12% 정도 증가한 것을 알 수 있다.
도 21은 본 발명에 의해 제작된 반도체 소자에서 오프(off) 드레인 전류(Idoff)와 드레인 포화전류(Idsat)와의 관계를 설명하기 위해 도시한 그래프이다.
도 21을 참조하면, 게이트 길이가 0.2㎛인 PMOS형 트랜지스터의 오프(Off) 드레인 전류(Idoff, X축)와 드레인 포화전류(Idsat, Y)의 상관관계를 나타내었다. 그래프에서 ○의 기호로 연결된 선은 종래기술과 같이 전자빔을 사용하지 않고 셸로우 정션을 형성한 경우이고, □로 연결된 선은 5 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이다. 여기서 오프(Off) 드레인 전류는 드레인에 2.3V를 인가하고 게이트에 0 V를 인가하였을 때의 드레인 전류를 의미한다. 그래프의 전체적인 분포에서 알 수 있듯이 본 발명에 따라서 전자빔을 조사함에 의하여 드레인 포화전류(Idsat)가 약 7% 정도 향상된 것을 볼 수 있다. 즉, 셸로우 정션을 형성하는 과정에서 전자빔을 조사하여 이온주입에 의한 손상을 제거함으로써 문턱전압(Vth)의 감소와 오프 드레인 전류의 증가와 같은 단채널 효과(short channel effect)를 효과적으로 개선하면서 드레인 전류를 향상시킬 수 있다.
이와 같은 원인은 전자빔이 트랜지스터의 소오스/드레인 영역의 N웰(well)로 도핑된 인 또는 비소의 활성화(activation) 및 확산정도에 영향을 미치거나 전자나 정공의 생성 및 하전(charge)에 영향을 끼쳐서 일어난 현상으로 보여진다. 1㎛ 이상의 넓은 게이트 길이를 갖는 트랜지스터에서는 채널의 길이에 비하여 전자빔을 맞는 소오스/드레인 영역이 좁기 때문에 문턱전압 및 드레인 포화전류가 큰 영향을 받지 않은 것이다.
도 22는 본 발명에 의해 제작된 반도체 소자에서 정션 커패시턴스 특성 변화를 설명하기 위해 도시한 그래프이다.
도 22를 참조하면, ●의 기호로 연결된 선은 종래기술과 같이 전자빔을 사용하지 않고 셸로우 정션을 형성한 경우이고, ■로 연결된 선은 3 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이고, ▲로 연결된 선은 5 keV의 에너지를 갖는 전자빔으로 이온주입 손상을 제거하여 셸로우 정션을 형성한 경우이다. 그래프에서 보여지듯이 전자빔을 조사한 경우에 P+/N 정션 커패시턴스(junction capacitance)가 감소하는 것을 알 수 있다. 정션 커패시턴스의 증가는 트랜지스터의 특성에 있어서 RC 지연시간(RC delay time)을 증가시키는 요인으로 작용하므로 전자빔 조사에 의한 정션 커패시턴스의 감소는 트랜지스터의 특성의 향상면에서 보았을 때 바람직하다고 할 수 있다.
상술한 본 발명에 따르면, 첫째, 이온주입시 발생한 손상에 전자빔으로 조사하여 제거함으로써 반도체 기판 내부로 확산되는 것을 방지하여 고집적화에 적합한 셸로우 정션의 형성을 할 수 있다. 둘째, 전자빔 조사에 의해 반도체 기판내 웰 영역의 불순물의 움직임, 전자 및 정공의 생성 및 하전을 개선하여 트랜지스터의 드레인 전류 특성을 향상시키며, 문턱전압을 효과적으로 조절하고, 정션 커패시턴스를 감소시켜 트랜지스터의 전기적인 특성을 향상시킬 수 있다.
Claims (20)
- (a)이온주입방법으로 반도체 기판에 불순물 주입 공정;(b)상기 반도체 기판에 전자 빔 조사 공정; 및(c)상기 반도체 기판의 활성화 열처리 공정을 포함하여 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 이온주입방법은 상기 반도체 기판에 주입된 불순물(dose)이 단위 면적당 1×1012내지 1×1016개의 범위 내에서 주입되도록 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 이온주입방법은 불순물이 주입된 깊이가 500 내지 2000 옴스트롱(Å)인 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제3 항에 있어서,상기 이온주입방법은 이온주입에너지가 1 내지 100 킬로전자볼트(keV)의 범위 내에서 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 이온주입방법은 도전형이 네거티브형(n-type)인 불순물을 이용하여 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 이온주입방법은 도전형이 포지티브형(p-type)인 불순물을 이용하여 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 전자 빔 조사는 그 에너지가 1 내지 50 킬로전자볼트(keV)의 범위에서 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 전자 빔 조사는 불활성기체를 분위기 가스로 이용하여 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제8 항에 있어서,상기 불활성기체는 아르곤(Ar) 또는 헬륨(He)을 포함하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제1 항에 있어서,상기 활성화 열처리는 급속 열처리 어닐링(RTA, Rapid Thermal Annealing) 또는 노(furnace)에서의 어닐링으로 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제10 항에 있어서,상기 급속 열처리 어닐링은 그 온도가 900 내지 1100℃의 범위에서 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제10 항에 있어서,상기 노에서의 어닐링은 그 온도가 800 내지 900℃의 범위에서 진행하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 소자분리막이 형성된 반도체 기판에 이온주입을 진행하는 제1 공정;상기 결과물에 게이트 패턴을 형성하는 제2 공정;상기 게이트 패턴이 형성된 반도체 기판에 전자빔을 조사하는 제3 공정;상기 게이트 패턴이 형성된 반도체 기판에 소오스/드레인 형성을 위한 이온주입을 진행하는 제4 공정; 및상기 제4 공정의 이온주입이 진행된 반도체 기판에 불순물의 활성화를 위한 열처리를 진행하는 제5 공정을 구비하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제13 항에 있어서,상기 제1 공정의 반도체 기판은 기판 내부에 제1 도전형의 웰 영역이 형성된 반도체 기판을 사용하는 것을 특징으로 하는 반도체 소자의 셀로우 정션 형성방법.
- 제13 항에 있어서,상기 제1 공정의 이온주입은 문턱전압(threshold voltage) 조절 및 펀치 쓰루(punch through) 방지를 위한 이온주입인 것을 특징으로 하는 반도체 소자의 셀로우 정션 형성방법.
- 제13 항에 있어서,상기 반도체 기판은 실리콘 반도체 기판, 실리콘-게르마늄 반도체 기판, 화합물 반도체 기판 및 폴리크리스탈린(polycrystalline) 반도체 기판중에서 선택된 어느 하나의 반도체 기판을 사용하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제13 항에 있어서,상기 제3 공정의 전자빔을 조사하는 방법은 비정질(amorphous) 또는 활성화를 위한 열처리가 1차로 진행된 반도체 기판에 전자빔을 조사하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제13 항에 있어서,상기 제3 공정의 전자빔을 조사하는 방법은 반도체 기판의 활성영역(active area) 전체 또는 게이트 패턴을 마스크로 하여 소오스/드레인 영역에만 조사하는 것을 특징으로 하는 이온주입 손상이 제거된 반도체 소자의 셸로우 정션 형성방법.
- 제13 항에 있어서,상기 제3 공정의 전자빔을 조사하는 공정을 상기 제1 공정의 이온주입을 진행한 후에 진행하는 것을 특징으로 하는 반도체 소자의 셀로우 정션 형성방법.
- 제13 항에 있어서,상기 제3 공정의 전자빔을 조사하는 공정을 상기 제4 공정의 소오스/드레인 형성을 위한 이온주입 공정 후에 진행하는 것을 특징으로 하는 반도체 소자의 셀로우 정션 형성방법.
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