KR19990061134A - Sub word line decoder - Google Patents

Abstract

본 발명은 메탈 공정이 용이하고 메탈 라인들이 서로 단락되더라도 스탠바이상태에서의 스탠바이 전류의 증가를 방지하도록 된 서브 워드 라인 디코더를 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention is to provide a sub word line decoder configured to facilitate a metal process and to prevent an increase in standby current in a standby state even if the metal lines are shorted to each other.

이를 위해 본 발명은, 메인 워드 라인과 복수개의 서브 워드 라인 사이에 채널이 형성되어 각기 다른 워드 라인 부스팅신호에 의해 해당 서브 워드 라인을 구동하는 복수의 풀업 소자와, 상기 복수의 풀업 소자와 접지단 사이에 형성되고 각기 다른 반전된 상기 워드 라인 부스팅신호에 의해 해당 서브 워드 라인을 구동하는 복수의 풀다운 소자를 구비함으로써, 메탈 라인의 수가 PMOS를 사용할 때처럼 메탈 스트랩핑 방식보다 1/4로 줄어들어 메탈 공정이 용이하고, 메탈 라인들이 서로 단락되더라도 스탠바이상태에서는 메탈 라인들이 동일한 전위로 잡혀 있기 때문에 스탠바이 전류가 증가하지 않아 리페어를 한 후 정상적으로 동작하여 수율을 증대시킨다.To this end, the present invention, a plurality of pull-up elements and a plurality of pull-up elements and a ground terminal are formed between the main word line and a plurality of sub word lines to drive the corresponding sub word line by different word line boosting signal By having a plurality of pull-down elements formed between and driven by the different word lines boosted by the inverted word line boosting signals, the number of metal lines is reduced to 1/4 of the metal strapping method as in PMOS. The process is easy, and even if the metal lines are shorted to each other, the standby current does not increase because the metal lines are held at the same potential in the standby state, thereby increasing the yield by operating normally after the repair.

Description

서브 워드 라인 디코더Sub word line decoder

본 발명은 디램(DRAM) 등과 같은 반도체 메모리 소자에 적용되는 서브 워드 라인 디코더에 관한 것으로, 보다 상세하게는 메탈 워드 라인 단락시의 스탠바이(stand by) 전류증가를 방지하도록 된 서브 워드 라인 디코더에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sub word line decoder applied to a semiconductor memory device such as DRAM, and more particularly, to a sub word line decoder configured to prevent a standby current increase during a metal word line short circuit. will be.

디램(DRAM) 등과 같은 반도체 메모리 소자에서 셀 트랜지스터의 게이트로는 일반적으로 다결정 실리콘이 주로 사용된다.In semiconductor memory devices such as DRAM, polycrystalline silicon is generally used as a gate of a cell transistor.

그런데, 그 다결정 실리콘은 고저항 물질이므로 저항도 상당히 크다. 그로 인해 X-디코더에서 멀리 있는 셀들까지의 신호전달이 느려지게 된다.However, since the polycrystalline silicon is a high resistance material, the resistance is also quite large. This slows down signal transmission from the X-decoder to cells far away.

이러한 단점을 보완하기 위해 메탈 스트랩핑(Metal Strapping)방식을 사용하는데, 이는 고집적화될 수록 메탈과 메탈 사이의 공간이 좁아져 공정진행에 어려움을 격게 된다.In order to compensate for this drawback, metal strapping is used. As the integration becomes higher, the space between the metal and the metal becomes narrower, which makes it difficult to proceed with the process.

워드 라인을 적당한 길이로 분할해서 서브 워드 라인으로 하고 1개의 로오 디코더(Row Decoder)와 워드 라인 디코더(Word Line Driver)로 이들 서브 워드 라인들을 구동하는 계층형 워드 라인(Double Word Line) 구조하에서의 서브 워드 라인 디코더 방식을 사용하면 메탈 라인의 수가 절반 또는 그 이하로 줄어들어 공정이 용이하게 된다.A sub-line under a hierarchical word line structure in which word lines are divided into appropriate lengths to form sub-word lines, and these sub-word lines are driven by a single row decoder and a word line decoder. The word line decoder method reduces the number of metal lines to half or less, thereby facilitating the process.

종래의 서브 워드 라인 디코더 방식에는 CMOS를 사용하는 방식과 NMOS를 사용하는 방식이 있는데, CMOS 방식을 사용하면 메탈 라인이 메탈 스트랩핑 방식보다 1/4로 줄어들어 메탈 공정이 용이할 뿐만 아니라 메탈 라인들이 서로 단락(short)되더라도 스탠바이상태에서는 메탈 라인들이 동일한 전위로 잡혀 있기 때문에 스탠바이 전류가 증가하지 않는 장점이 있지만, PMOS를 사용하기 때문에 별도의 N-Well을 필요로 하므로 많은 면적을 차지하게 된다.Conventional sub-word line decoder methods use CMOS and NMOS. In the CMOS method, metal lines are reduced to one-quarter compared to metal strapping, which facilitates metal processing and Even when shorted to each other, the standby current does not increase because the metal lines are held at the same potential in the standby state. However, since the PMOS is used, a separate N-Well requires a large area.

그리고, NMOS를 사용하는 경우 예를 들어 도 1에 도시된 바와 같은 서브 워드 디코더 방식의 경우, 서브 워드 라인 드라이버(10)는 메탈 라인인 메인 워드 라인에 공통접속된 복수의 전달 게이트(T1, T2, T3, T4)와, 각각의 전달 게이트(T1, T2, T3, T4)를 통과한 메인 워드 라인의 신호에 의해 제어되어 워드 라인 부스팅신호를 해당 서브 워드 라인(WL0, WL1, WL2, WL3)으로 인가하는 복수의 풀업 소자로서의 NMOS트랜지스터(N1, N3, N5, N7)와, 상기 각각의 NMOS트랜지스터(N1, N3, N5, N7)와 접지단 사이에 설치되어 인버터(IV)를 매개로 한 메인 워드 라인의 신호에 의해 해당 서브 워드 라인(WL0, WL1, WL2, WL3)을 구동하는 풀다운 소자로서의 NMOS 트랜지스터(N2, N4, N6, N8)로 구성된다.In the case of using the NMOS, for example, as shown in FIG. 1, the sub word line driver 10 includes a plurality of transfer gates T1 and T2 commonly connected to the main word line, which is a metal line. , T3, T4 and the main word line signal passing through each of the transfer gates T1, T2, T3, and T4 to control the word line boosting signal to the corresponding sub word lines WL0, WL1, WL2, and WL3. NMOS transistors (N1, N3, N5, N7) as a plurality of pull-up elements to be applied to each other, and are provided between the respective NMOS transistors (N1, N3, N5, N7) and the ground terminal, It is composed of NMOS transistors N2, N4, N6, and N8 as pull-down elements that drive the corresponding subword lines WL0, WL1, WL2, and WL3 by the signals of the main word lines.

이와 같은 구성의 종래의 NMOS를 이용한 서브 워드 라인 디코더 방식에서는 풀업 소자의 게이트 라인과 풀다운 소자의 게이트 라인은 메탈 라인으로서, 그 메탈 라인들은 항상 상호 다른 전위로 놓여지게 되므로 그 메탈 라인들이 서로 단락될 경우 스탠바이 전류가 증가하여 설령 리페어한다고 하더라도 상품가치를 상실하게 된다.In the conventional sub word line decoder using the NMOS structure, the gate line of the pull-up element and the gate line of the pull-down element are metal lines, and since the metal lines are always placed at different potentials, the metal lines may be shorted to each other. In this case, the standby current increases and even if repairing, the commodity value is lost.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 메탈 공정이 용이하고 메탈 라인들이 서로 단락되더라도 스탠바이상태에서의 스탠바이 전류의 증가를 방지하도록 된 서브 워드 라인 디코더를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a sub word line decoder configured to solve the above-mentioned problems and to prevent an increase in standby current in a standby state even when the metal process is easy and the metal lines are shorted to each other. .

상기한 목적을 달성하기 위해 본 발명에 따른 서브 워드 라인 디코더는, 메인 워드 라인과 복수개의 서브 워드 라인 사이에 채널이 형성되어 각기 다른 워드 라인 부스팅신호에 의해 해당 서브 워드 라인을 구동하는 복수의 풀업 소자와, 상기 복수의 풀업 소자와 접지단 사이에 형성되고 각기 다른 반전된 상기 워드 라인 부스팅신호에 의해 해당 서브 워드 라인을 구동하는 복수의 풀다운 소자를 구비한 것을 특징으로 한다.In order to achieve the above object, a sub word line decoder according to the present invention includes a plurality of pull-ups in which a channel is formed between a main word line and a plurality of sub word lines to drive the corresponding sub word line by different word line boosting signals. And a plurality of pull-down elements formed between the plurality of pull-up elements and the ground terminal to drive the corresponding sub word line by the inverted word line boosting signals.

도 1은 종래의 서브 워드 라인 디코더의 내부회로도,1 is an internal circuit diagram of a conventional sub word line decoder;

도 2는 본 발명의 실시예에 따른 서브 워드 라인 디코더의 구성을 나타낸 회로도이다.2 is a circuit diagram illustrating a configuration of a sub word line decoder according to an exemplary embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

10 : 서브 워드 라인 디코더 T1∼T8 : 전달 게이트10: sub word line decoder T1 to T8: transfer gate

N1∼N16 : NMOS 트랜지스터 WL0∼WL3 : 서브 워드 라인N1 to N16: NMOS transistors WL0 to WL3: Sub word line

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 서브 워드 라인 디코더의 구성을 나타낸 회로도로서, 메탈 라인(Metal Line)인 메인 워드 라인(MWL)과 그 메인 워드 라인(MWL)에 공통으로 접속된 서브 워드 라인(WL0∼WL3) 사이에는 풀업 소자로서의 NMOS 트랜지스터(N9, N11, N13, N15)가 설치된다.FIG. 2 is a circuit diagram illustrating a configuration of a sub word line decoder according to an exemplary embodiment of the present invention, wherein the main word line MWL is a metal line and a sub word line commonly connected to the main word line MWL. NMOS transistors N9, N11, N13, and N15 as pull-up elements are provided between WL0 to WL3.

그 각각의 NMOS 트랜지스터(N9, N11, N13, N15)는 각각의 전달 게이트(T5, T6, T7, T8)를 통한 워드 라인 부스팅신호(PX+0, PX+1, PX+2, PX+3)에 의해 각각의 서브 워드 라인(WL0∼WL3)을 구동한다.Each of the NMOS transistors N9, N11, N13, and N15 has word line boosting signals PX + 0, PX + 1, PX + 2, and PX + 3 through respective transfer gates T5, T6, T7, and T8. Drive the respective sub word lines WL0 to WL3.

그리고, 각각의 NMOS 트랜지스터(N9, N11, N13, N15)와 접지단 사이에는 풀다운 소자로서의 NMOS 트랜지스터(N10, N12, N14, N16)가 설치되는데, 그 각각의 NMOS 트랜지스터(N10, N12, N14, N16)는 반전된 워드 라인 부스팅신호(PX+0b, PX+1b, PX+2b, PX+3b)에 의해 각각의 서브 워드 라인(WL0∼WL3)을 구동한다.NMOS transistors N10, N12, N14, and N16 as pull-down elements are provided between the NMOS transistors N9, N11, N13, and N15 and the ground terminal, and the respective NMOS transistors N10, N12, N14, N16 drives each of the sub word lines WL0 to WL3 by the inverted word line boosting signals PX + 0b, PX + 1b, PX + 2b, and PX + 3b.

여기서, 상기 워드 라인 부스팅신호(PX+0, PX+1, PX+2, PX+3)와 반전된 워드 라인 부스팅신호(PX+0b, PX+1b, PX+2b, PX+3b)는 워드라인 부스팅신호 발생회로(도시 생략)에서 출력되는 신호이다.Here, the word line boosting signals PX + 0b, PX + 1b, PX + 2b, and PX + 3b that are inverted from the word line boosting signals PX + 0, PX + 1, PX + 2, and PX + 3 are words. A signal output from a line boosting signal generating circuit (not shown).

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 서브 워드 라인 디코더의 동작에 대해 설명하면 다음과 같다.Next, an operation of the sub word line decoder according to the embodiment of the present invention configured as described above will be described.

먼저, 워드 라인 부스팅신호(PX+)가 로우(VSS)이고 메인 워드 라인(MWL)의 신호가 로우(VSS)인 경우, PX+b신호는 하이(VCC)가 되므로 풀업 소자는 오프되고, 풀다운 소자는 온된다. 그에 따라, 서브 워드 라인에는 로우레벨의 전위가 인가된다.First, when the word line boosting signal PX + is low VSS and the signal of the main word line MWL is low VSS, the PX + b signal becomes high VCC, so the pull-up device is turned off and the pull-down device is turned off. Comes on. Accordingly, a low level potential is applied to the sub word line.

그리고, 워드 라인 부스팅신호(PX+)가 하이(VCC)이고 메인 워드 라인(MWL)의 신호가 로우(VSS)인 경우, PX+b신호는 로우(VSS)가 되므로 풀업 소자는 온되고, 풀다운 소자는 오프된다. 그에 따라, 서브 워드 라인에는 로우레벨의 전위가 인가된다.When the word line boosting signal PX + is high VCC and the signal of the main word line MWL is low VSS, the PX + b signal is low VSS, so the pull-up device is turned on and the pull-down device is turned on. Is off. Accordingly, a low level potential is applied to the sub word line.

그리고, 워드 라인 부스팅신호(PX+)가 로우(VSS)이고 메인 워드 라인(MWL)의 신호가 하이(VPP)인 경우, PX+b신호는 하이(VCC)가 되므로 풀업 소자는 오프되고, 풀다운 소자는 온된다. 그에 따라, 서브 워드 라인에는 로우레벨의 전위가 인가된다.When the word line boosting signal PX + is low VSS and the signal of the main word line MWL is high VPP, the PX + b signal becomes high VCC, so the pull-up device is turned off and the pull-down device is turned off. Comes on. Accordingly, a low level potential is applied to the sub word line.

마지막으로, 워드 라인 부스팅신호(PX+)가 하이(VCC)이고 메인 워드 라인(MWL)의 신호가 하이(VPP)인 경우, PX+b신호는 로우(VSS)가 되므로 풀업 소자는 온되고, 풀다운 소자는 오프된다. 그에 따라, 서브 워드 라인에는 하이레벨(VPP; VCC+VT)의 고전위(셀 트랜지스터를 충분히 턴온시키기 위함)가 인가된다.Finally, when the word line boosting signal PX + is high (VCC) and the main word line MWL signal is high (VPP), the PX + b signal becomes low (VSS), so the pull-up element is on and pulls down. The device is turned off. As a result, a high level (to sufficiently turn on the cell transistor) of the high level (VPP) VCC + VT is applied to the sub word line.

따라서, 4개의 서브 워드 라인(WL0, WL1, WL2, WL3)을 선택적으로 구동시킬 수 있는데, 예를 들어 서브 워드 라인(WL0)을 구동시킬 경우에는 4개의 워드 라인 부스팅신호(PX+0, PX+1, PX+2, PX+3)중에서 PX+0신호만을 하이(VCC)로 하고 나머지 PX+신호들(즉, PX+1, PX+2, PX+3)은 로우로 하며 메인 워드 라인(MWL)의 신호를 하이(VPP)로 하면 상기 서브 워드 라인(WL0)에만 고전위(VPP)가 전달된다.Accordingly, four sub word lines WL0, WL1, WL2, and WL3 can be selectively driven. For example, when driving the sub word line WL0, four word line boosting signals PX + 0 and PX can be driven. Among the +1, PX + 2, and PX + 3, only the PX + 0 signal is high (VCC) and the remaining PX + signals (ie, PX + 1, PX + 2, PX + 3) are low and the main word line ( When the signal of the MWL becomes high (VPP), the high potential VPP is transmitted only to the sub word line WL0.

그리고, 다른 서브 워드 라인을 구동시킬려고 할 경우에도 역시 상술한 방식과 비슷하게 그에 상응하는 신호를 입력시키면 해당 서브 워드 라인에 고전위가 전달된다.In the case of driving another sub word line, a high potential is transmitted to the corresponding sub word line by inputting a signal corresponding thereto.

이상 설명한 바와 같은 본 발명에 의하면, 서브 워드 라인 디코더가 NMOS로만 되어 있기 때문에 종래의 NMOS를 사용한 방식과 동일한 면적을 차지할 뿐만 아니라 메탈 라인의 수가 PMOS를 사용할 때처럼 메탈 스트랩핑 방식보다 1/4로 줄어들어 메탈 공정이 용이하다.According to the present invention as described above, since the sub word line decoder is only NMOS, not only does it occupy the same area as the conventional NMOS method, but also the number of metal lines is 1/4 of the metal strapping method as in the case of PMOS. It is reduced and the metal process is easy.

그리고, 메탈 라인들이 서로 단락되더라도 스탠바이상태에서는 메탈 라인들이 동일한 전위로 잡혀 있기 때문에 스탠바이 전류가 증가하지 않아 리페어를 한 후 정상적으로 동작한다. 그에 따라 수율이 증대된다.In addition, even if the metal lines are shorted to each other, since the metal lines are held at the same potential in the standby state, the standby current does not increase and repairs normally. As a result, the yield is increased.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.

Claims (3)

메인 워드 라인과 복수개의 서브 워드 라인 사이에 채널이 형성되어 각기 다른 워드 라인 부스팅신호에 의해 해당 서브 워드 라인을 구동하는 복수의 풀업 소자와,A plurality of pull-up elements having a channel formed between the main word line and the plurality of sub word lines to drive the corresponding sub word line by different word line boosting signals; 상기 복수의 풀업 소자와 접지단 사이에 형성되고 각기 다른 반전된 상기 워드 라인 부스팅신호에 의해 해당 서브 워드 라인을 구동하는 복수의 풀다운 소자를 구비한 것을 특징으로 하는 서브 워드 라인 디코더.And a plurality of pull-down elements formed between the plurality of pull-up elements and the ground terminal and driving the corresponding sub-word lines by different inverted word line boosting signals. 제 1항에 있어서, 상기 풀업 소자 및 풀다운 소자는 각각 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 서브 워드 라인 디코더.The sub word line decoder of claim 1, wherein the pull-up device and the pull-down device each comprise an NMOS transistor. 제 1항에 있어서, 상기 서브 워드 라인이 구동되는 경우 해당 서브 워드 라인에는 VCC + VT(VCC는 전원전압, VT는 셀 트랜지스터의 문턱전압)이상의 전압이 걸리는 것을 특징으로 하는 서브 워드 라인 디코더.The sub word line decoder of claim 1, wherein when the sub word line is driven, a voltage equal to or greater than VCC + VT (VCC is a power supply voltage and VT is a threshold voltage of a cell transistor) is applied to the sub word line.