KR19990048932A - Interface circuit - Google Patents

Abstract

본 발명은 정현파의 형태로 출력되는 전압제어발진기(VCO)의 출력을 증폭하여 날카로운 에지(edge) 특성을 충족시키고 또한 400mVpp의 레벨로 클립(clip)한 파형의 클럭을 만들어 이시엘(ECL)로 형성된 프리스케일러(prescaler)에 입력하는 전압제어발진기와 이시엘을 접속시켜 주는 인터페이스 회로에 관한 것으로, 베이스단으로 정현파의 제1입력신호가 입력되고 콜렉터단에 제1저항이 연결되며 컬렉터단에서 구형파의 제2출력신호를 출력하는 제1트랜지스터와, 베이스단으로 정현파의 제2입력신호가 입력되고 콜렉터단에 제2저항이 연결되며 콜렉터단에서 구형파의 제1출력신호를 출력하는 제2트랜지스터와, 제1트랜지스터의 에미터와 제2트랜지스터의 에미터가 접속하는 공통접점에 연결되는 제1전류원과, 제1트랜지스터의 콜렉터단과 전원사이에 연결되는 제1다이오우드와, 제2트랜지스터의 콜렉터단과 전원사이에 연결되는 제2다이오우드와, 제1,2저항의 공통접점과 전원단자 사이에 연결되는 제3저항 및, 제1,2저항의 공통접점과 접지 사이에 연결되는 제2전류원을 구비한다.The present invention amplifies the output of the voltage controlled oscillator (VCO) output in the form of a sine wave to meet the sharp edge (edge) characteristics, and to make a clock of the waveform clipped to a level of 400mVpp to the ICL (ECL) The present invention relates to an interface circuit that connects a voltage controlled oscillator input to a formed prescaler and an isiel. The first input signal of a sine wave is input to a base end, and a first resistor is connected to a collector end. A first transistor for outputting a second output signal, a second transistor for inputting a second input signal of a sine wave to the base terminal, a second resistor connected to the collector terminal, and outputting a first output signal of a square wave at the collector terminal; A first current source connected to a common contact between the emitter of the first transistor and the emitter of the second transistor, and connected between the collector terminal of the first transistor and the power supply. The first diode, the second diode connected between the collector terminal of the second transistor and the power supply, the third resistor connected between the common contact of the first and second resistors and the power supply terminal, and the common contact and ground of the first and second resistors. And a second current source connected therebetween.

Description

인터페이스 회로Interface circuit

본 발명은 인터페이스 회로에 관한 것으로, 특히 정현파의 형태로 출력되는 전압제어발진기(VCO:Voltage Controlled Oscillator)의 출력을 증폭하여 날카로운 에지(edge) 특성을 충족시키고 또한 400mVpp의 레벨로 클립(clip)하여 적합한 파형의 클럭을 만들어 이시엘(ECL:Emitter Coupled Logic)로 형성된 프리스케일러(prescaler)에 입력하므로써 전압제어발진기와 이시엘을 접속시켜 주는 인터페이스 회로에 관한 것이다.The present invention relates to an interface circuit, and in particular, amplifies the output of a voltage controlled oscillator (VCO) output in the form of a sine wave to satisfy sharp edge characteristics and to clip to a level of 400 mVpp. The present invention relates to an interface circuit that connects a voltage controlled oscillator and an isiel by generating a clock of a suitable waveform and inputting it to a prescaler formed of an emitter coupled logic (ECL).

일반적으로, 피엘엘(PLL:Phase Locked Loop)의 기본 구성요소인 프리스케일러(prescaler)는 입력 신호의 주파수를 피엘엘의 동작주파수 범위로 맞추어 준다. 따라서 프리스케일러는 회로의 동작 속도를 최대로 하기 위하여 이시엘(ECL)로 구성되기 때문에 입력 레벨이 400mVpp이하로 제한되고 또한 플립플롭으로 동작하므로 날카로운 에지(edge) 특성이 요구된다.In general, a prescaler, a basic component of a phase locked loop (PLL), adjusts the frequency of the input signal to the operating frequency range of the PL. Therefore, since the prescaler is composed of isel (ECL) to maximize the operation speed of the circuit, the input level is limited to 400mVpp or less, and also operates as a flip-flop, so sharp edge characteristics are required.

도 1은 종래의 피엘엘(PLL)에서 전압제어발진기(VCO)의 출력이 프리스케일러에 직접 인가되는 것을 도시한 것으로, 전압제어발진기(11)는 커패시터(C)와 인덕터(L)로 구성된 탱크회로의 발진에 따라 정현파의 신호를 출력한다. 커패시터(C)에는 바랙터 다이오우드(D)의 캐소드가 연결되어 있으며, 커패시터(C)와 바랙터 다이오우드(D)의 연결접점에 인가되는 전압(Vt)은 탱크 회로의 발진 주파수를 변화시킨다. 전압제어발진기(11)의 출력은 직접 프리스케일러(12)에 인가된다. 프리스케일러(12)는 입력신호의 주파수를 피엘엘의 동작주파수로 적정하게 맞추기 위한 것으로 회로의 동작을 최대로 하고 고주파에서도 동작할 수 있도록 이시엘(ECL:Emitter Coupled Logic)로서 구성되어 있으며 플립플롭으로 동작한다.Figure 1 shows that the output of the voltage controlled oscillator (VCO) is applied directly to the prescaler in the conventional PLL, the voltage controlled oscillator 11 is a tank circuit composed of a capacitor (C) and an inductor (L) Outputs the sinusoidal signal according to the oscillation of. The cathode of the varactor diode D is connected to the capacitor C, and the voltage Vt applied to the connection point of the capacitor C and the varactor diode D changes the oscillation frequency of the tank circuit. The output of the voltage controlled oscillator 11 is directly applied to the prescaler 12. The prescaler 12 is designed to suitably adjust the frequency of the input signal to the operating frequency of PLEL. The prescaler 12 is configured as an ECL (Emitter Coupled Logic) to maximize the operation of the circuit and operate at a high frequency. It works.

전압제어발진기의 출력을 직접 프리스케일러에 인가하는 경우 프리스케일러는 이시엘로 구성되어 있으므로 입력신호의 전압레벨이 400mVpp로 제한되어야 하며 또한 프리스케일러는 플립플롭으로 동작하므로 입력신호가 날카로운 에지특성이 요구되는 문제점이 있다.When the output of the voltage controlled oscillator is directly applied to the prescaler, since the prescaler is composed of isiel, the voltage level of the input signal should be limited to 400 mVpp. Also, since the prescaler operates as a flip-flop, the input signal has a sharp edge characteristic. .

상기의 문제점을 해결하기 위한 수단으로서 본 발명의 목적은 정현파의 형태로 출력되는 전압제어발진기(VCO:Voltage Controlled Oscillator)의 출력을 증폭하여 날카로운 에지(edge) 특성을 충족시키면서 400mVpp로 레벨이 클립(clip)된 파형의 클럭을 만들어 이시엘(ECL:Emitter Coupled Logic)로 형성된 프리스케일러(prescaler)에 입력하므로써 전압제어발진기(VCO)와 이시엘(ECL)을 접속시켜 주는 인터페이스 회로를 제공하는데 있다.As a means for solving the above problems, an object of the present invention is to amplify the output of a voltage controlled oscillator (VCO) output in the form of a sinusoidal wave to meet a sharp edge (edge) characteristic while the clip level (400mVpp) The present invention provides an interface circuit that connects a voltage controlled oscillator (VCO) and an ISL (ECL) by making a clock of a clipped waveform and inputting it to a prescaler formed of an emitter coupled logic (ECL).

도 1은 종래의 피엘엘(PLL)에서 전압제어발진기(VCO)의 출력이 프리스케일러에 직접 인가되는 것을 도시한 것이다.FIG. 1 shows that the output of the voltage controlled oscillator VCO is directly applied to the prescaler in the conventional PLL.

도 2는 본 발명에 따른 인터페이스 회로를 포함하는 주변회로를 함께 도시한 블럭도이다.2 is a block diagram illustrating a peripheral circuit including an interface circuit according to the present invention.

도 3은 본 발명에 따른 인터페이스 회로를 도시한 회로도이다.3 is a circuit diagram illustrating an interface circuit according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

VCO+ ... VCO의 +출력 VCO- ... VCO의 -출력VCO + ... output of VCO VCO- ... output of VCO

CLK+ ... 인터페이스 회로의 +출력 CLK- ... 인터페이스 회로의 -출력CLK + ... + output of interface circuit CLK- ...-output of interface circuit

I1,I2 ... 전류원 R1,R2,R3 ... 저항I1, I2 ... current source R1, R2, R3 ... resistor

D1,D2 ... 다이오우드 Q1,Q2 ... 트랜지스터D1, D2 ... diode Q1, Q2 ... transistor

Vcc ... 전원Vcc ... power

상기의 목적을 달성하기 위한 구체적인 수단으로서 본 발명에 따른 인터페이스 회로는, 베이스단으로 정현파의 제1입력신호가 입력되고 콜렉터단에서 구형파의 제2출력신호를 출력하는 제1트랜지스터와, 베이스단으로 정현파의 제2입력신호가 입력되고 콜렉터단에서 구형파의 제1출력신호를 출력하는 제2트랜지스터와, 제1트랜지스터의 에미터와 제2트랜지스터의 에미터가 접속하는 공통접점에 연결되는 제1전류원과, 제1트랜지스터의 콜렉터단에 연결되는 제1저항과, 제2트랜지스터의 콜렉터단에 연결되는 제2저항과, 제1트랜지스터의 콜렉터단과 전원사이에 연결되는 제1다이오우드와, 제2트랜지스터의 콜렉터단과 전원사이에 연결되는 제2다이오우드와, 제1저항과 제2저항의 공통접점과 전원단자 사이에 연결되는 제3저항 및, 제1저항과 제2저항의 공통접점과 접지 사이에 연결되는 제2전류원을 구비한다.As a specific means for achieving the above object, the interface circuit according to the present invention includes a first transistor for inputting a sine wave first input signal to the base end and outputting a second output signal of the square wave at the collector end, and to the base end. A first current source connected to a second transistor that receives a second input signal of a sine wave and outputs a first output signal of a square wave at a collector terminal, and a common contact between an emitter of a first transistor and an emitter of a second transistor. And a first resistor connected to the collector terminal of the first transistor, a second resistor connected to the collector terminal of the second transistor, a first diode connected between the collector terminal and the power supply of the first transistor, and the second transistor. A second diode connected between the collector terminal and the power supply, a third resistor connected between the common contact of the first resistor and the second resistor and the power supply terminal, and a first resistor and a second resistor. Tube and a second current source connected between the junction and ground.

이하 첨부된 도면을 참조하여 본 발명에 따른 실시예의 구성 및 작용에 대하여 설명하면 다음과 같다.Referring to the configuration and operation of the embodiment according to the present invention with reference to the accompanying drawings as follows.

도 2는 본 발명에 따른 인터페이스 회로를 포함하는 주변회로를 함께 도시한 블록도이다. 여기에서 도시한 바와 같이 전압제어발진기(21)는 커패시터(C)와 인덕터(L)로 구성된 탱크회로의 발진에 따라 정현파의 신호를 출력한다. 또한 커패시터(C)에 연결된 바랙터 다이오우드(D)에 인가되는 전압(Vt)에 따라 발진주파수를 변화시켜 출력한다. 전압제어발진기(21)의 출력은 인터페이스 회로(23)에 인가되고 인터페이스 회로(23)는 정현파의 형태로 출력되는 전압제어발진기(21)의 출력을 증폭하여 날카로운 에지(edge) 특성을 충족시키면서 400mVpp로 레벨이 클립(clip)된 파형의 클럭을 만들어 프리스케일러(22)에 입력한다.2 is a block diagram illustrating a peripheral circuit including an interface circuit according to the present invention. As shown here, the voltage controlled oscillator 21 outputs a sine wave signal according to the oscillation of the tank circuit composed of the capacitor C and the inductor L. Also, the oscillation frequency is changed and output according to the voltage Vt applied to the varactor diode D connected to the capacitor C. The output of the voltage controlled oscillator 21 is applied to the interface circuit 23 and the interface circuit 23 amplifies the output of the voltage controlled oscillator 21 outputted in the form of a sine wave to satisfy the sharp edge characteristic while satisfying the sharp edge characteristic. A clock of a waveform at which the low level is clipped is generated and input to the prescaler 22.

도 3은 본 발명에 따른 인터페이스 회로를 도시한 회로도이다. 여기에서 도시한 바와 같이 정현파의 제1입력신호(VCO+)와, 제1입력신호(VCO+)와 180도의 위상차를 갖는 정현파의 제2입력신호(VCO-)에 대하여 정현파 입력신호에 상당하는 클럭신호의 제1출력신호(CLK+)와, 제1출력신호(CLK+)와 180도의 위상차를 갖는 클럭신호의 제2출력신호(CLK-)를 출력한다.3 is a circuit diagram illustrating an interface circuit according to the present invention. As shown here, a clock signal corresponding to a sine wave input signal with respect to the sine wave first input signal VCO + and the sine wave second input signal VCO- having a phase difference of 180 degrees with the first input signal VCO +. The first output signal CLK + and the second output signal CLK- of the clock signal having a phase difference of 180 degrees with the first output signal CLK + are outputted.

정현파의 제1입력신호(VCO+)는 제1트랜지스터(Q1)의 베이스단으로 인가되고 콜렉터단에는 제1저항(R1)이 연결되며 콜렉터단에서 클럭신호의 제2출력신호(CLK-)가 출력된다. 정현파의 제2입력신호(VCO-)는 제2트랜지스터(Q2)의 베이스단으로 입력되고 콜렉터단에는 제2저항(R2)이 연결되고 콜렉터단에서 클럭신호의 제1출력신호(CLK+)를 출력한다.The first input signal VCO + of the sine wave is applied to the base terminal of the first transistor Q1, the first resistor R1 is connected to the collector terminal, and the second output signal CLK- of the clock signal is output from the collector terminal. do. The second input signal VCO- of the sine wave is input to the base terminal of the second transistor Q2, the second resistor R2 is connected to the collector terminal, and the first output signal CLK + of the clock signal is output from the collector terminal. do.

제1트랜지스터(Q1)의 에미터와 제2트랜지스터(Q2)의 에미터는 서로 공통으로 접속하며 공통접점에 제1전류원(I1)이 연결된다. 제1트랜지스터(Q1)의 콜렉터단과 전원(Vcc)사이에 제1다이오우드(D1)가 연결되고, 제2트랜지스터(D2)의 콜렉터단과 전원(Vcc)사이에는 제2다이오우드(D2)가 연결된다.The emitter of the first transistor Q1 and the emitter of the second transistor Q2 are commonly connected to each other, and the first current source I1 is connected to the common contact. The first diode D1 is connected between the collector terminal of the first transistor Q1 and the power source Vcc, and the second diode D2 is connected between the collector terminal of the second transistor D2 and the power source Vcc.

제1저항(R1)과 제2저항(R2)의 타단은 서로 공통접점을 형성하고 공통접점과 전원(Vcc) 사이에는 제3저항(R3)이 연결되고, 제1저항(R1)과 제2저항(R2)의 공통접점과 접지 사이에는 제2전류원(I2)이 연결된다.The other ends of the first resistor R1 and the second resistor R2 form a common contact with each other, and a third resistor R3 is connected between the common contact and the power supply Vcc, and the first resistor R1 and the second resistor are connected to each other. The second current source I2 is connected between the common contact of the resistor R2 and the ground.

이하 본 발명에 따른 실시예의 동작을 설명하면 다음과 같다.Hereinafter, the operation of the embodiment according to the present invention will be described.

먼저 제1입력신호(VCO+)가 양이고 제2입력신호(VCO_)가 음이면 제1트랜지스터(Q1)가 온되고 제2트랜지스터(Q2)는 오프되어 로레벨의 제1출력신호(CLK+)와 하이레벨의 제2출력신호(CLK-)를 각각 출력한다. 역으로 제1입력신호(VCO+)가 음이고 제2입력신호(VCO-)가 양이면 제1트랜지스터(Q1)가 오프되고 제2트랜지스터(Q2)는 온되어 하이레벨 클럭의 제1출력신호(CLK+)와 로레벨 클럭의 제2출력신호(CLK-)를 각각 출력한다.First, when the first input signal VCO + is positive and the second input signal VCO_ is negative, the first transistor Q1 is turned on and the second transistor Q2 is turned off so that the low level first output signal CLK + The second output signal CLK- of high level is output, respectively. On the contrary, if the first input signal VCO + is negative and the second input signal VCO- is positive, the first transistor Q1 is turned off and the second transistor Q2 is turned on so that the first output signal of the high level clock is turned on. CLK +) and the second output signal CLK- of the low level clock are respectively output.

제1저항(R1)과 제2저항(R2)의 저항값을 동일한 저항값 R로 설정하면 프리스케일러의 제1,2출력신호(CLK+,CLK-)의 하이레벨전압(VH)과 로레벨전압(VL)의 차이는 클럭신호의 크기를 400mVpp로 유지하기 위하여서When the resistance values of the first resistor R1 and the second resistor R2 are set to the same resistance value R, the high level voltage VH and the low level voltage of the first and second output signals CLK + and CLK- of the prescaler The difference between VL) is to maintain the size of the clock signal at 400mVpp.

VH-VL=0.2V=I1*RVH-VL = 0.2V = I1 * R

을 만족하여야 한다. 또한 제1,2다이오우드(D1,D2)가 온 되어야 하므로Should be satisfied. In addition, the first and second diodes D1 and D2 should be turned on.

VD=Vcc-VL=0.8VVD = Vcc-VL = 0.8V

이어야 한다. 즉, I2*R3>0.8V 을 만족하여야 한다. 그리고 프리스케일러의 클럭신호는 날카로운 에지를 가져야 하므로 제1,2트랜지스터(Q1,Q2)의 이득을 크게 해야 한다. 한편 이득은Should be That is, I2 * R3> 0.8V must be satisfied. In addition, since the clock signal of the prescaler should have a sharp edge, the gain of the first and second transistors Q1 and Q2 must be increased. Meanwhile the gain

gain=gm*R=2Vt*R/I1gain = gm * R = 2Vt * R / I1

이다. 따라서 수학식 1과 수학식 3으로부터to be. Therefore, from Equations 1 and 3

이다. 결론적으로 전류원(I1,I2)과 저항(R1,R2,R3)을 조정함으로써 레벨과 이득을 제어하여 프리스케일러를 구동하기에 적합한 클럭을 만들 수 있다.to be. In conclusion, by adjusting the current sources I1, I2 and resistors R1, R2, and R3, the level and gain can be controlled to create a clock suitable for driving the prescaler.

본 발명은 ECL(Emitter Coupled Logic)로 구성된 프리스케일러를 구동하기에 적합한 클럭신호를 만들어 주기 때문에 프리스케일러의 입력주파수가 낮을 때 프리스케일러의 출력단에 발생하는 글리치를 최소화하는 효과가 있다.The present invention produces a clock signal suitable for driving a prescaler composed of an emitter coupled logic (ECL), thereby minimizing the glitch generated at the output end of the prescaler when the input frequency of the prescaler is low.

또한 본 발명은 입력신호의 레벨이 클 때 발생하는 시간지연을 최소화하여 높은 주파수에서 프리스케일러의 속도를 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of improving the speed of the prescaler at a high frequency by minimizing the time delay that occurs when the level of the input signal is large.

Claims (1)

정현파의 제1입력신호와, 상기 제1입력신호와 180도의 위상차를 갖는 정현파의 제2입력신호를 입력받아서 상기 정현파의 입력신호에 상당하는 구형파의 제1출력신호와, 상기 제1출력신호와 180도의 위상차를 갖는 구형파의 제2출력신호를 출력하는 인터페이스 회로에 있어서,Receiving a first input signal of a sine wave, a second input signal of a sine wave having a phase difference of 180 degrees with the first input signal, and a first output signal of a square wave corresponding to the input signal of the sine wave, and the first output signal An interface circuit for outputting a second output signal of a square wave having a phase difference of 180 degrees, 베이스단으로 상기 정현파의 제1입력신호가 입력되고 콜렉터단에서 상기 구형파의 제2출력신호를 출력하는 제1트랜지스터와,A first transistor for inputting the first input signal of the sine wave to a base terminal and outputting a second output signal of the square wave at a collector terminal; 베이스단으로 상기 정현파의 제2입력신호가 입력되고 콜렉터단에서 상기 구형파의 제1출력신호를 출력하는 제2트랜지스터와,A second transistor for inputting a second input signal of the sine wave to a base terminal and outputting a first output signal of the square wave at a collector terminal; 상기 제1트랜지스터의 에미터와 제2트랜지스터의 에미터가 접속하는 공통접점에 연결되는 제1전류원과,A first current source connected to a common contact between the emitter of the first transistor and the emitter of the second transistor; 상기 제1트랜지스터의 콜렉터단에 연결되는 제1저항과,A first resistor connected to the collector terminal of the first transistor, 상기 제2트랜지스터의 콜렉터단에 연결되는 제2저항과,A second resistor connected to the collector terminal of the second transistor; 상기 제1트랜지스터의 콜렉터단과 전원사이에 연결되는 제1다이오우드와,A first diode connected between the collector terminal of the first transistor and a power supply; 상기 제2트랜지스터의 콜렉터단과 전원사이에 연결되는 제2다이오우드와,A second diode connected between the collector terminal of the second transistor and a power supply; 상기 제1저항과 제2저항의 공통접점과 전원단자 사이에 연결되는 제3저항 및,A third resistor connected between the common contact of the first resistor and the second resistor and a power terminal; 상기 제1저항과 제2저항의 공통접점과 접지 사이에 연결되는 제2전류원을 포함하여 구성되는 것을 특징으로 하는 인터페이스 회로.And a second current source connected between the common contact of the first and second resistors and the ground.