KR19990043853A - Fine gate hole formation method of field emission display device - Google Patents

Abstract

본 발명은 전계방출표시 소자의 미세 게이트 홀 형성방법에 관한 것으로서, 형성하고자 하는 금속팁이 초기의 게이트 절연막보다 훨씬 높도록 형성하고, 이후 팁의 상부에 형성되는 감광막을 애싱하는 것과 팁의 상부층을 CMP 방법을 이용하여 평탄화시키는 공정으로 미세 게이트 홀을 형성함으로써 저전압에서도 구동이 가능하고 소자의 성능을 향상시키는 미세 게이트 홀 형성방법이다.The present invention relates to a method of forming a fine gate hole of a field emission display device, wherein the metal tip to be formed is formed to be much higher than the initial gate insulating film, and then the ashing of the photosensitive film formed on the tip and the upper layer of the tip are performed. A planarization process using a CMP method is performed to form a fine gate hole, which enables driving at low voltage and improves device performance.

Description

전계방출표시 소자의 미세 게이트 홀 형성방법Fine gate hole formation method of field emission display device

본 발명은 전계방출 표시소자(Field Emission Display; 이하 FED라 칭함)의 미세 게이트 홀 형성방법에 관한 것으로서, 특히 감광막을 애싱하는 공정과 평탄화 공정등을 이용하여 미세 게이트홀을 형성함으로써 저전압에서도 구동이 가능하고 소자의 성능을 향상시키는 FED 소자의 미세 게이트 홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine gate hole of a field emission display (FED), and in particular, to form a fine gate hole by using an ashing process and a planarization process, so that driving is possible even at low voltage. The present invention relates to a method for forming a fine gate hole of an FED device capable of improving the performance of the device.

박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.The thin film type field emission device is a device that emits cold electrons by tunnel effect by applying a relatively low voltage, for example, a voltage of about 5 to 10V, by using a phenomenon in which an electric field is concentrated on a sharp part of a tip. FED has attracted attention as a next-generation display device because it has both the high definition of CRT and the light and thin advantages of liquid crystal display (LCD).

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.In particular, the FED can not only manufacture the thin and thin, but also solve the problems of process yield, manufacturing cost, and enlargement, which are crucial disadvantages of the LCD.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.That is, in case of LCD, even if one unit pixel is defective, the whole product is treated badly. However, FED has a smaller number of unit pixels in one pixel group, so even if one or two unit pixels are defective, There is no problem in operation, and the yield of the whole product is improved.

일반적으로 FED 소자의 제조에 있어서, 에미터 팁에 강한 전극을 가하는 부분인 게이트 홀의 크기는 매우 중요하므로 가능한 게이트 홀의 크기를 미세하게 형성할 필요가 있다.In general, in the manufacture of FED devices, the size of the gate hole, which is a part of applying a strong electrode to the emitter tip, is very important, and thus, it is necessary to form the size of the gate hole as small as possible.

종래의 기술에 따른 미세 게이트 홀 형성방법에 대해 첨부 도면을 참조하여 살펴 보기로 한다.A method of forming a fine gate hole according to the related art will be described with reference to the accompanying drawings.

도 1a 내지 도 1c 는 종래의 방법에 따라 게이트 홀을 형성하는 공정을 도시한 단면도1A to 1C are cross-sectional views illustrating a process of forming a gate hole according to a conventional method.

상기 도면에 도시된 바와 같이, 종래의 금속 팁을 형성하는 방법은 게이트 홀을 노광에 의해 구현하게 된다.As shown in the figure, the conventional method for forming a metal tip is to implement the gate hole by exposure.

상기 노광방법에 의해 게이트 홀을 미세하게 하는 데에는 큰 문제가 있다.There is a big problem in making the gate hole fine by the exposure method.

즉 종래의 노광공정에 있어서, 노광공정을 거쳐 게이트 금속(17)을 건식식각하는 공정이 있는데, 상기의 공정은 공정 조건이 매우 까다로워 크게 사용되지 않는 실정이다. 특히 실리콘 팁에서는 팁(13)을 우선적으로 완전히 만들은 후에 게이트 홀을 형성하기 때문에 게이트 전극에서의 미세한 홀은 형성할 수 없게되는 문제점이 있다.That is, in the conventional exposure process, there is a process of dry etching the gate metal 17 through the exposure process, but the above process is very difficult because the process conditions are very difficult. Particularly, in the silicon tip, since the gate hole is formed after the tip 13 is first made completely, fine holes in the gate electrode cannot be formed.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트 전극 상부에 코팅되는 감광막을 애싱하는 공정과, 절연막 상부로 돌출된 게이트 전극의 상부 일부분을 평탄화 공정으로 식각함에 의해 미세 게이트홀을 형성함으로써 저전압에서도 구동이 가능하고 소자의 성능을 향상시키는 FED 소자의 미세 게이트 홀 형성방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to fine-gate by etching the upper portion of the gate electrode protruding over the insulating film and the process of ashing the photosensitive film coated on the gate electrode The present invention provides a method for forming a fine gate hole of an FED device capable of driving at low voltage and improving device performance by forming a hole.

도 1a 내지 도 1c 는 종래의 방법에 따라 게이트 홀을 형성하는 공정을 도시한 단면도1A to 1C are cross-sectional views illustrating a process of forming a gate hole according to a conventional method.

도 2a 내지 도 2i 는 본 발명의 방법에 따라 전계방출표시 소자의 미세 게이트 홀 형성 공정단계를 도시한 단면도2A to 2I are cross-sectional views showing the process steps of forming fine gate holes in the field emission display device according to the method of the present invention.

도 3a 와 도 3b 는 상기 본 발명의 다른 실시예를 도시한 미세 게이트 홀 제조 공정도3a and 3b is a process diagram of a fine gate hole manufacturing showing another embodiment of the present invention

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

21 : 하부기판 23,35 : 절연막21: lower substrate 23, 35: insulating film

25,39 : 감광막 27 : 홀25,39 photosensitive film 27: hole

29 : Al 금속(희생) 31 : 팁 형성용 금속29 Al metal (sacrifice) 31: Metal for tip formation

33 : 팁 37 : 게이트 전극33 tip 37 gate electrode

상기와 같은 목적을 달성하기 위한 본 발명의 미세 게이트 홀 형성방법은,The fine gate hole forming method of the present invention for achieving the above object,

하부기판 상부에 캐소드 전극층과 절연막을 차례로 형성하는 단계와,Sequentially forming a cathode electrode layer and an insulating layer on the lower substrate;

상기 절연막의 상부에 감광막 패턴을 형성 하는 단계와,Forming a photoresist pattern on the insulating film;

상기 감광막을 마스크로 하여 하부 절연막을 건식식각하여 소정 크기의 홀을 형성한 후, 감광막을 제거하는 단계와,Dry etching the lower insulating film using the photosensitive film as a mask to form a hole having a predetermined size, and then removing the photosensitive film;

상기 홀이 있는 절연막의 상부에 Al 금속을 방향성 증착하는 단계와,Directional deposition of Al metal on top of the insulating film with holes;

전체구조 상부에 팁을 형성할 금속을 수직 증착하여 팁을 형성하는 단계와,Forming a tip by vertically depositing a metal to form a tip over the entire structure;

리프트-오프후 상기 Al 희생 금속층을 제거하는 단계와,Removing the Al sacrificial metal layer after lift-off;

전체구조 상부에 다시 절연막과 게이트 전극으로 사용될 금속을 증착하는 단계와,Depositing a metal to be used as an insulating film and a gate electrode on the entire structure again;

상기 구조의 전체 상부에 감광막을 코팅하는 단계와,Coating a photoresist on the entire top of the structure;

상기 게이트 전극이 드러 나도록 상기 감광막을 식각하는 단계와,Etching the photoresist so that the gate electrode is exposed;

상기 노출된 게이트 금속을 식각하고, 노출된 절연막을 식각하여 금속 팁을 완성하는 단계로 구성되는 것을 특징으로 한다.Etching the exposed gate metal and etching the exposed insulating film to complete a metal tip.

또한 상기 목적을 달성하기 위한 본 발명의 미세 게이트 홀 형성방법은,In addition, the fine gate hole forming method of the present invention for achieving the above object,

하부기판 상부에 캐소드 전극층과 절연막을 차례로 형성하는 단계와,Sequentially forming a cathode electrode layer and an insulating layer on the lower substrate;

상기 절연막의 상부에 감광막 패턴을 형성 하는 단계와,Forming a photoresist pattern on the insulating film;

상기 감광막을 마스크로 하여 하부 절연막을 건식식각하여 소정 크기의 홀을 형성한 후, 감광막을 제거하는 단계와,Dry etching the lower insulating film using the photosensitive film as a mask to form a hole having a predetermined size, and then removing the photosensitive film;

상기 홀이 있는 절연막의 상부에 Al 금속을 방향성 증착하는 단계와,Directional deposition of Al metal on top of the insulating film with holes;

전체구조 상부에 팁을 형성할 금속을 수직 증착하여 팁을 형성하는 단계와,Forming a tip by vertically depositing a metal to form a tip over the entire structure;

리프트-오프후 상기 Al 희생 금속층을 제거하는 단계와,Removing the Al sacrificial metal layer after lift-off;

전체구조 상부에 다시 절연막과 게이트 전극으로 사용될 금속을 증착하는 단계와,Depositing a metal to be used as an insulating film and a gate electrode on the entire structure again;

CMP 공정을 이용하여 상기 게이트 금속과 절연막의 상측면 일부분을 제거하는 단계와,Removing a portion of the upper surface of the gate metal and the insulating layer using a CMP process;

노출된 상기 절연막을 식각하여 금속 팁을 완성하는 단계로 구성되는 것을 특징으로 한다.And etching the exposed insulating film to complete the metal tip.

이하, 첨부 도면을 참조하여 본 발명에 따른 전계방출표시 소자의 미세 게이트 홀 형성방법에 관하여 상세히 설명한다.Hereinafter, a method of forming a fine gate hole of a field emission display device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2i 는 본 발명에 따른 전계 방출표시소자의 미세 게이트 홀의 제조 공정도이다.2A to 2I are process charts illustrating the manufacture of fine gate holes in the field emission display device according to the present invention.

도 2a 를 참조하면, 하부기판(21) 상부에 캐소드 전극층(22)과 절연막(23)을 차례로 형성한다.Referring to FIG. 2A, the cathode electrode layer 22 and the insulating layer 23 are sequentially formed on the lower substrate 21.

상기 절연막(23)은 종래의 금속팁을 만들기 위한 두께의 절반 정도가 되게 한다.The insulating film 23 is about half of the thickness for making a conventional metal tip.

도 2b 를 참조하면, 상기 절연막(23)의 상부에 감광막 패턴(25)을 형성한다.Referring to FIG. 2B, a photosensitive film pattern 25 is formed on the insulating film 23.

상기에서 감광막에 의해 구현된 홀의 크기는 종래의 크기와 같게 한다.The size of the hole implemented by the photosensitive film in the above is equal to the conventional size.

도 2c 를 참조하면, 상기 감광막을 마스크로 하여 하부의 절연막(23)을 건식식각하여 소정 크기의 홀(27)을 형성한 후, 감광막(23)을 제거한다.Referring to FIG. 2C, after etching the lower insulating layer 23 using the photoresist as a mask to form a hole 27 having a predetermined size, the photoresist 23 is removed.

도 2d 를 참조하면, 상기 홀(27)이 있는 절연막(23)의 상부에 Al 을 방향성 증착하여 희생층(29)을 형성한다.Referring to FIG. 2D, the sacrificial layer 29 is formed by directional deposition of Al on the insulating layer 23 having the holes 27.

도 2e 를 참조하면, 전체구조 상부에서 팁을 형성할 금속(31)을 수직 증착하여 팁(31)을 형성한다.Referring to FIG. 2E, the tip 31 is formed by vertically depositing a metal 31 to form the tip on the entire structure.

도 2f 를 참조하면, 리프트-오프(lift-off)한 후 Al 희생 금속층(29)을 제거한다.Referring to FIG. 2F, the Al sacrificial metal layer 29 is removed after lift-off.

상기에서 리프트-오프 후 절연막(23)보다 팁(33)의 상측 단부가 더 높이 형성되어 있음을 알 수 있다.It can be seen that the upper end of the tip 33 is formed higher than the insulating film 23 after the lift-off.

도 2g 를 참조하면, 전체구조 상부에 다시 절연막(35)과 게이트 전극으로 사용될 금속(37)을 증착한다.Referring to FIG. 2G, the insulating layer 35 and the metal 37 to be used as the gate electrode are deposited on the entire structure again.

도 2h 를 참조하면, 상기 구조의 전체 상부에 감광막(39)을 코팅한다.Referring to FIG. 2H, a photosensitive film 39 is coated on the entire upper portion of the structure.

도 2i 를 참조하면, 산소 플라즈마를 이용하여 게이트 전극(37)이 드러 나도록 상기 감광막(39)을 식각한다.Referring to FIG. 2I, the photoresist 39 is etched to expose the gate electrode 37 using oxygen plasma.

도 2j 를 참조하면, 상기 노출된 게이트 금속(37)을 식각하고, 노출된 절연막(35)을 식각하여 금속 팁(33)을 완성한다.Referring to FIG. 2J, the exposed gate metal 37 is etched, and the exposed insulating layer 35 is etched to complete the metal tip 33.

한편, 상기 도 2g 의 단계에서 상기한 방법과는 달리 금속 팁(33)을 형성할 수 있다.On the other hand, unlike the method described above in the step of Figure 2g can form a metal tip (33).

즉 상기 도 2g 의 상태에서 도 3a 와 도 3b 의 단계를 거쳐 형성할 수도 있다.That is, it may be formed through the steps of FIGS. 3A and 3B in the state of FIG. 2G.

도 3a 를 참조하면, 화학적-기계적 연마(Chemical Vapor Deposition; 이하 CMP 라 칭함) 공정을 이용하여 상기 게이트 금속(37)과 절연막(35)의 상측면 일부를 제거한다.Referring to FIG. 3A, a portion of the upper surface of the gate metal 37 and the insulating layer 35 is removed by using a chemical vapor deposition (CMP) process.

도 3b 를 참조하면, 최종적으로 노출된 상기 절연막(35)을 식각하여 금속 팁(33)을 완성한다.Referring to FIG. 3B, the finally exposed insulating layer 35 is etched to complete the metal tip 33.

이상 상기한 공정중 도 2f 의 단계에서 금속 팁(33)의 높이가 게이트 절연막(23)보다 훨씬 높게하는 것이 본 발명에서의 중용한 포인트이다. 이는 기 만들어진 팁 위에 다시 절연막(39)을 증착시키게 되는 데, 상기 증착시킬 절연막(39)의 두께가 본 발명에서의 미세 게이트 홀을 형성하는 데 중요한 역할을 하기 때문이다.In the above process, it is an important point in the present invention that the height of the metal tip 33 is much higher than that of the gate insulating film 23 in the step of FIG. 2F. This causes the insulating film 39 to be deposited on the tip, since the thickness of the insulating film 39 to be deposited plays an important role in forming the fine gate hole in the present invention.

이상에서 설명한 바와 같이, 본 발명의 방법에 따라 형성하고 자 하는 금속팁이 초기의 게이트 절연막보다 훨씬 높도록 형성하고, 이후 팁의 상부에 형성되는 감광막을 애싱하는 것과 팁의 상부층을 CMP 방법을 이용하여 평탄화시키는 공정으로 미세 게이트 홀을 형성함으로써 보다 성능이 향상된 FED 소자를 제조할 수 있다.As described above, the metal tip to be formed according to the method of the present invention is formed to be much higher than the initial gate insulating film, and then ashing the photosensitive film formed on the tip and the upper layer of the tip using the CMP method By forming a fine gate hole in a planarization process, an FED device having improved performance can be manufactured.

Claims (4)

하부기판 상부에 캐소드 전극층과 절연막을 차례로 형성하는 단계와,Sequentially forming a cathode electrode layer and an insulating layer on the lower substrate; 상기 절연막의 상부에 감광막 패턴을 형성 하는 단계와,Forming a photoresist pattern on the insulating film; 상기 감광막을 마스크로 하여 하부 절연막을 건식식각하여 소정 크기의 홀을 형성한 후, 감광막을 제거하는 단계와,Dry etching the lower insulating film using the photosensitive film as a mask to form a hole having a predetermined size, and then removing the photosensitive film; 상기 홀이 있는 절연막의 상부에 Al 금속을 방향성 증착하는 단계와,Directional deposition of Al metal on top of the insulating film with holes; 전체구조 상부에 팁을 형성할 금속을 수직 증착하여 팁을 형성하는 단계와,Forming a tip by vertically depositing a metal to form a tip over the entire structure; 리프트-오프후 상기 Al 희생 금속층을 제거하는 단계와,Removing the Al sacrificial metal layer after lift-off; 전체구조 상부에 다시 절연막과 게이트 전극으로 사용될 금속을 증착하는 단계와,Depositing a metal to be used as an insulating film and a gate electrode on the entire structure again; 상기 구조의 전체 상부에 감광막을 코팅하는 단계와,Coating a photoresist on the entire top of the structure; 상기 게이트 전극이 드러 나도록 상기 감광막을 식각하는 단계와,Etching the photoresist so that the gate electrode is exposed; 상기 노출된 게이트 금속을 식각하고, 노출된 절연막을 식각하여 금속 팁을 완성하는 단계로 구성되는 것을 특징으로 하는 전계방출표시 소자의 미세 게이트 홀 형성방법.And etching the exposed gate metal and etching the exposed insulating layer to complete a metal tip. 제 1 항에 있어서,The method of claim 1, 상기에서 리프트-오프 후 절연막보다 팁의 상측 단부가 더 높이 형성되도록 한 것을 특징으로 하는 전계방출표시 소자의 미세 게이트 홀 형성방법.And forming an upper end portion of the tip higher than the insulating layer after the lift-off. 하부기판 상부에 캐소드 전극층과 절연막을 차례로 형성하는 단계와,Sequentially forming a cathode electrode layer and an insulating layer on the lower substrate; 상기 절연막의 상부에 감광막 패턴을 형성 하는 단계와,Forming a photoresist pattern on the insulating film; 상기 감광막을 마스크로 하여 하부 절연막을 건식식각하여 소정 크기의 홀을 형성한 후, 감광막을 제거하는 단계와,Dry etching the lower insulating film using the photosensitive film as a mask to form a hole having a predetermined size, and then removing the photosensitive film; 상기 홀이 있는 절연막의 상부에 Al 금속을 방향성 증착하는 단계와,Directional deposition of Al metal on top of the insulating film with holes; 전체구조 상부에 팁을 형성할 금속을 수직 증착하여 팁을 형성하는 단계와,Forming a tip by vertically depositing a metal to form a tip over the entire structure; 리프트-오프후 상기 Al 희생 금속층을 제거하는 단계와,Removing the Al sacrificial metal layer after lift-off; 전체구조 상부에 다시 절연막과 게이트 전극으로 사용될 금속을 증착하는 단계와,Depositing a metal to be used as an insulating film and a gate electrode on the entire structure again; CMP 공정을 이용하여 상기 게이트 금속과 절연막의 상측면 일부분을 제거하는 단계와,Removing a portion of the upper surface of the gate metal and the insulating layer using a CMP process; 노출된 상기 절연막을 식각하여 금속 팁을 완성하는 단계로 구성되는 것을 특징으로 하는 전계방출표시 소자의 미세 게이트 홀 형성방법.And etching the exposed insulating film to complete a metal tip. 제 3 항에 있어서,The method of claim 3, wherein 상기 리프트-오프 후 절연막보다 팁의 상측 단부가 더 높이 형성되도록 한 것을 특징으로 하는 전계방출표시 소자의 미세 게이트 홀 형성방법.And forming an upper end portion of the tip higher than the insulating layer after the lift-off.