KR19990032841A - Priority processing control device - Google Patents

Abstract

오퍼레이션(Operation)의 우선 순위를 이용하는 우선처리 제어장치에 관한 것으로 서로 다른 오퍼레이션이 각각 입력되면 오퍼레이션 입력에 대한 신호를 출력하는 입력부와, 상기 입력부에서 출력된 신호로부터 각각 입력된 오퍼레이션 발생 순서에 따라 우선 순위를 결정하는 우선 순위 결정부와, 상기 우선 순위 결정부에서 결정된 우선 순위에 맞게 해당 오퍼레이션을 수행하도록 제어신호를 출력하는 오퍼레이션 수행 제어부로 구성되어 두 오퍼레이션이 동시에 발생했을 때 혹은 하나의 처리가 끝나기도 전에 다른 어떤 오퍼레이션이 발생하면 처음 발생된 오퍼레이션이 다 수행되고 나서 늦게 발생된 오퍼레이션을 수행하게 하여 시스템의 안정성을 높이며, 같은 타이밍으로 동시에 인터럽트가 발생할 경우 우선순위를 이용하여 더 높은 우선순위의 오퍼레이션을 수행할 수 있는 효과가 있다.A priority processing control apparatus using priority of operation. When different operations are input, respectively, an input unit for outputting a signal for an operation input and a priority order according to the operation occurrence order inputted from the signals output from the input unit. A priority determining unit for determining a priority and an operation performing control unit for outputting a control signal to perform a corresponding operation according to the priority determined by the priority determining unit, when two operations occur simultaneously or when one processing ends. If any other operation occurs before, the operation that occurred first is executed, and then the operation that occurs later occurs to improve the stability of the system.In case of interruption at the same time, the priority is used to give higher priority. There is an effect that it is possible to perform the operation.

Description

우선처리 제어장치Priority processing control device

본 발명은 CPU(Central Processing Unit)의 오퍼레이션(Operation)의 우선 순위를 이용하는 우선처리 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a priority processing control apparatus that uses the priority of an operation of a central processing unit (CPU).

종래는 동시에 처리를 할 수 없는 두가지의 오퍼레이션이 발생되거나 혹은 하나의 디바이스(Device)를 두 디바이스가 억세스(Access)하거나 혹은 두 시스템이 공통으로 하나의 디바이스를 사용할 때, 동시에 두 개의 오퍼레이션이 수행되어야 할 경우가 있다.Conventionally, when two operations that cannot be processed at the same time occur or when two devices access one device or two systems use one device in common, two operations must be performed at the same time. There is a case to do it.

또한, 하나의 오퍼레이션이 끝나기 전에 다른 오퍼레이션이 수행되거나 혹은 우연히 거의 동시에 같은 타이밍으로 오퍼레이션이 발생하는 경우 두 오퍼레이션의 충돌이 발생하게 된다.In addition, when another operation is performed before one operation is finished or an operation occurs at the same timing by accident at the same time, collision between the two operations occurs.

하나의 시스템에서는 이런 경우가 없지만 외부회로의 인터럽트 처리 수행하거나 혹은 두 개의 시스템이 하나의 디바이스를 억세스하는 경우 발생할 수도 있다.This is not the case with one system, but it can also occur when interrupting external circuits or when two systems access a device.

이런 경우 충돌을 피하려면 항상 외부의 어떤 디바이스에 하나의 오퍼레이션만 수행하도록 체킹을 하고, CPU에서 항상 관리를 해야만 하는 문제점이 발생한다.In this case, to avoid a collision, there is a problem that a check should be performed on one external device to always perform one operation, and the CPU must be managed at all times.

본 발명은 종래기술의 문제점을 해결하기 위하여 안출한 것으로 오퍼레이션의 우선 순위를 두어 시스템의 안정성을 높이는 우선처리 제어장치를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and an object of the present invention is to provide a priority processing control device for increasing the stability of a system by prioritizing operations.

상기 목적을 달성하기 위한 본 발명에 따른 우선처리 제어장치의 특징은 하나의 오퍼레이션의 처리가 끝나기 전에 다른 오퍼레이션이 입력되면 먼저 발생된 오퍼레이션부터 처리하고, 거의 동시에 두 오퍼레이션이 입력되면 우선 순위가 높은 오퍼레이션을 먼저 수행함에 있다.A feature of the priority processing control apparatus according to the present invention for achieving the above object is that if another operation is inputted before processing of one operation is completed, the first operation is processed first, and if two operations are input at the same time, a high priority operation is performed. In doing it first.

또한, 본 발명에 따른 우선처리 제어장치의 특징은 기본 처리클럭을 사용하여 우선 순위가 높은 오퍼레이션의 기본적인 처리시간만큼 기다린후 다음 우선 순위의 오퍼레이션을 처리함에 있다.In addition, a feature of the priority processing control apparatus according to the present invention is to wait for the basic processing time of the operation having a high priority by using the basic processing clock and then process the operation of the next priority.

도 1은 본 발명에 따른 우선 순위를 이용한 우선처리 제어장치의 구성을 설명하기 위한 블록도1 is a block diagram illustrating a configuration of a priority processing control apparatus using priority according to the present invention.

도 2는 본 발명에 따른 다른 실시예에 대한 우선 순위를 이용한 우선처리 제어장치의 구성을 설명하기 위한 블록도2 is a block diagram for explaining a configuration of an apparatus for controlling priority processing using priority according to another embodiment of the present invention.

도 3는 도 1에서 A 오퍼레이션이 먼저 발생한 경우에 대한 출력 파형도3 is an output waveform diagram when the A operation occurs first in FIG.

도 4은 도 1에서 B 오퍼레이션이 먼저 발생한 경우에 대한 출력 파형도4 is an output waveform diagram when a B operation occurs in FIG. 1 first.

도 5는 도 1에서 A와 B 오퍼레이션이 동시에 발생한 경우에 대한 출력 파형도5 is an output waveform diagram when the A and B operations occur simultaneously in FIG.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

11, 12, 19, 20 : D 플립플롭 13, 14, 22, 24 : 인버터11, 12, 19, 20: D flip-flop 13, 14, 22, 24: Inverter

15, 16, 17 : 앤드 게이트 18 : 오아 게이트15, 16, 17: And Gate 18: Ora Gate

이하, 본 발명에 따른 우선처리 제어장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, the priority processing control apparatus according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명에 따른 우선 순위를 이용한 우선처리 제어장치의 구성을 설명하기 위한 블록도이고, 도 2는 본 발명에 따른 다른 실시예에 대한 우선 순위를 이용한 우선처리 제어장치의 구성을 설명하기 위한 블록도이다.1 is a block diagram illustrating a configuration of a priority processing control apparatus using priority according to the present invention, and FIG. 2 illustrates a configuration of a priority processing control apparatus using priority according to another embodiment according to the present invention. Is a block diagram.

먼저, 본 발명의 우선처리 제어장치는 서로 다른 오퍼레이션이 각각 입력되면 오퍼레이션 입력에 대한 신호를 출력하는 입력부와(1), 상기 입력부(1)에서 출력된 신호로부터 각각 입력된 오퍼레이션 발생 순서에 따라 우선 순위를 결정하는 우선 순위 결정부(2)(2′)와, 상기 우선 순위 결정부(2)(2′)에서 결정된 우선 순위에 맞게 해당 오퍼레이션을 수행하도록 제어신호를 출력하는 오퍼레이션 수행 제어부(3)로 구성된다.First, the priority processing control apparatus of the present invention prioritizes an input unit (1) for outputting a signal for an operation input when a different operation is input, and according to an operation occurrence order inputted from the signals output from the input unit (1), respectively. Priority determining unit 2 (2 ') for determining the ranking, and operation performing control unit (3) for outputting a control signal to perform a corresponding operation according to the priority determined by the priority determining unit (2) (2'). It is composed of

상기 입력부(1)는 입력되는 데이터를 한 오퍼레이션(A 오퍼레이션) 클럭 신호에 따라 소정시간 지연 후 출력하는 제 1 D 플립플롭(11)과, 입력되는 데이터를 다른 오퍼레이션(B 오퍼레이션) 클럭 신호에 따라 소정시간 지연 후 출력하는 제 2 D 플립플롭(12)로 구성된다.The input unit 1 is a first D flip-flop 11 for outputting the input data after a predetermined time delay according to one operation (A operation) clock signal, and the input data according to another operation (B operation) clock signal. The second D flip-flop 12 outputs after a predetermined time delay.

그리고, 상기 우선순위 결정부(2)는 A 오퍼레이션 우선처리인 경우 도 1과 같이 제 1 D 플립플롭(11)의 출력을 인버터링하는 제 1 인버터(13)와, 제 2 D 플립플롭(12)의 출력을 인버터링하는 제 2 인버터(14)와, 제 1 D 플립플롭(11)의 출력과 제 2 인버터(14)의 출력을 논리곱하는 제 1 앤드 게이트(15)와, 제 2 D 플립플롭(12)의 출력과 제 1 인버터(13)의 출력을 논리곱하는 제 2 앤드 게이트(16)와, 제 1 D 플립플롭(11)의 출력과 제 2 D 플립플롭(12)의 출력을 논리곱하는 제 3 앤드 게이트(17)와, 제 1 앤드 게이트(15)의 출력과 제 3 앤드 게이트(17)의 출력을 논리합하는 오아 게이트(18)로 구성된다.In the case of A operation priority processing, the priority determining unit 2 may include a first inverter 13 for inverting the output of the first D flip-flop 11 and a second D flip-flop 12 as shown in FIG. 1. A second inverter 14 for inverting the output of the < RTI ID = 0.0 >), < / RTI > a first end gate 15 for ANDing the output of the first D flip-flop 11 and the output of the second inverter 14, and the second D flip. The second AND gate 16 which logically multiplies the output of the flop 12 and the output of the first inverter 13, the output of the first D flip-flop 11 and the output of the second D flip-flop 12 The third AND gate 17 to be multiplied and the OR gate 18 which ORs the output of the first AND gate 15 and the output of the third AND gate 17.

그리고, 상기 오퍼레이션 수행 제어부(3)는 오아 게이트(18)에서 출력된 데이터를 기본 처리클럭에 따라 소정시간 지연하여 인에이블 신호(A_EN)를 출력하는 제 3 D 플립플롭(19)과, 제 2 앤드 게이트(16)에서 출력된 데이터를 기본 처리클럭에 따라 소정시간 지연하여 인에이블 신호(B_EN)를 출력하는 제 4 D 플립플롭(20)과, 제 3 D 플립플롭(19)에서 출력을 입력받아 기본 처리클럭에 따라 소정시간 지연하여 출력하는 제 5 D 플립플롭(21)와, 제 5 D 플립플롭(21)에서 출력된 데이터를 인버터링한 후 제 3 D 플립플롭(19)의 클리어 신호(A_CLR)로 피드백 및 출력하는 제 3 인버터(22)와, 제 4 D 플립플롭(20)에서 출력을 입력받아 기본 처리클럭에 따라 소정시간 지연하여 출력하는 제 6 D 플립플롭(23)와, 제 6 D 플립플롭(23)에서 출력된 데이터를 인버터링한 후 제 4 D 플립플롭(20)의 클리어 신호(B_CLR)로 피드백 및 출력하는 제 4 인버터(24)로 구성된다.The operation performing control unit 3 may further include a third D flip-flop 19 for outputting the enable signal A_EN by delaying the data output from the OR gate 18 by a predetermined time according to the basic processing clock, and the second D flip-flop 19. Input the output from the fourth D flip-flop 20 and the third D flip-flop 19 to output the enable signal B_EN by delaying the data output from the AND gate 16 by a predetermined time according to the basic processing clock. The 5D flip-flop 21 which receives the predetermined time delay according to the basic processing clock and outputs the data, and the clear signal of the 3D flip-flop 19 after inverting the data output from the 5D flip-flop 21. A third inverter 22 which feeds back and outputs to (A_CLR), a sixth D flip-flop 23 which receives an output from the fourth D flip-flop 20 and outputs the predetermined time delay according to the basic processing clock, Fourth D flip-flop 20 after inverting the data output from the sixth D flip-flop 23 It is composed of the fourth inverter 24 and a feedback output to the clear signal (B_CLR).

또한, B 오퍼레이션 우선처리인 경우 도 2과 같이 상기 우선순위 결정부(2′)는 제 1 D 플립플롭(11)의 출력을 인버터링하는 제 1 인버터(13′)와, 제 2 D 플립플롭(12)의 출력을 인버터링하는 제 2 인버터(14′)와, 제 1 D 플립플롭(11)의 출력과 제 2 인버터(14)의 출력을 논리곱하여 제 3 D 플립플롭(19)으로 출력하는 제 1 앤드 게이트(15′)와, 제 2 D 플립플롭(12)의 출력과 제 1 인버터(13′)의 출력을 논리곱하는 제 2 앤드 게이트(16′)와, 제 1 D 플립플롭(11)의 출력과 제 2 D 플립플롭(12)의 출력을 논리곱하는 제 3 앤드 게이트(17′)와, 제 2 앤드 게이트(16′)의 출력과 제 3 앤드 게이트(17′)의 출력을 논리합하여 제 4 D 플립플롭(20)으로 출력하는 오아 게이트(18′)로 구성된다.In addition, in the case of B operation priority processing, as shown in FIG. 2, the priority determining unit 2 ′ includes a first inverter 13 ′ for inverting the output of the first D flip flop 11, and a second D flip flop. A second inverter 14 'that drives the output of (12), the output of the first D flip-flop 11 and the output of the second inverter 14, and output the result to the third D flip-flop (19) The first AND gate 15 ', the second AND gate 16' which ANDs the output of the second D flip-flop 12, and the output of the first inverter 13 ', and the first D flip-flop ( 11 and the output of the second and gate 17 'and the output of the third and gate 17' and the output of the second and the gate (16 ') and the output of the second and second D flip-flop 12 Or OR gate 18 'outputted to the fourth D flip-flop 20.

이와 같이 구성된 본 발명에 따른 우선 순위를 이용한 우선처리 제어장치의 동작을 첨부된 도면을 참조하여 설명한다.The operation of the priority processing control apparatus using the priority according to the present invention configured as described above will be described with reference to the accompanying drawings.

도 3는 도 1에서 A 오퍼레이션이 먼저 발생한 경우에 대한 출력 파형도이고, 도 4은 도 1에서 B 오퍼레이션이 먼저 발생한 경우에 대한 출력 파형도이고, 도 5는 도 1에서 A와 B 오퍼레이션이 동시에 발생한 경우에 대한 출력 파형도 이다.3 is an output waveform diagram when the A operation occurs first in FIG. 1, FIG. 4 is an output waveform diagram when the B operation occurs first in FIG. 1, and FIG. 5 is an A and B operation simultaneously shown in FIG. 1. This is the output waveform for the case where it occurred.

먼저, 제 1 D 플립플롭(11)은 클럭 단자에 한 오퍼레이션(A 오퍼레이션)이 입력되고, 클리어 단자(CLRN)로 제 3 인버터(22)에서 출력된 클리어 신호가 입력되어 A 오퍼레이션에 따라 데이터 단자로 입력되는 데이터를 일정시간 지연한 후 출력단자(Q)로 출력한다.First, in the first D flip-flop 11, an operation (A operation) is input to the clock terminal, and a clear signal output from the third inverter 22 is input to the clear terminal CLRN, and the data terminal is operated according to the A operation. After delaying input data for a certain time, it outputs to output terminal (Q).

또한, 제 2 D 플립플롭(12)은 클럭 단자에 다른 오퍼레이션(B 오퍼레이션)이 입력되고, 클리어 단자(CLRN)로 제 4 인버터(24)에서 출력된 클리어 신호가 입력되어 B 오퍼레이션에 따라 데이터 단자로 입력되는 데이터를 일정시간 지연한 후 출력단자(Q)로 출력한다.In addition, another operation (operation B) is input to the clock terminal of the second D flip-flop 12, and a clear signal output from the fourth inverter 24 is input to the clear terminal CLRN, thereby providing a data terminal according to the operation B. FIG. After delaying input data for a certain time, it outputs to output terminal (Q).

그리고 제 1 앤드 게이트(15)는 제 1 D 플립플롭(11)에서 출력된 신호와 제 2 D 플립플롭(12)의 출력이 제 2 인버터(14)를 통해 인버터링된 신호를 논리곱하여 오아 게이트(18)로 출력한다.In addition, the first AND gate 15 may perform an OR gate by multiplying a signal output from the first D flip-flop 11 and a signal in which the output of the second D flip-flop 12 is inverted through the second inverter 14. Output to (18).

제 2 앤드 게이트(16)는 제 2 D 플립플롭(12)에서 출력된 신호와 제 1 D 플립플롭(11)의 출력이 제 1 인버터(13)를 통해 인버터링된 신호를 논리곱하여 제 4 D 플립플롭(20)으로 출력한다.The second AND gate 16 logically multiplies the signal output from the second D flip-flop 12 and the signal from which the output of the first D flip-flop 11 is inverted through the first inverter 13 to form a fourth D. Output to flip-flop 20.

제 3 앤드 게이트(17)는 제 1 D 플립플롭(11)에서 출력된 신호와 제 2 D 플립플롭(12)에서 출력된 신호를 논리곱하여 오아 게이트(18)로 출력한다.The third AND gate 17 performs an AND operation on the signal output from the first D flip-flop 11 and the signal output from the second D flip-flop 12 to output the OR gate 18.

오아 게이트(18)는 제 1 앤드 게이트(15)와 제 3 앤드 게이트(17)의 출력을 논리합하여 제 3 D 플립플롭(19)으로 출력한다.The OR gate 18 logically combines the outputs of the first AND gate 15 and the third AND gate 17 to the third D flip-flop 19.

즉, 상기 오아 게이트(18)는 거의 동시에 같은 타이밍으로 A 오퍼레이션과 B 오퍼레이션이 발생한 경우 A 오퍼레이션에 우선 순위를 두기 위한 것이다.In other words, the OR gate 18 is for giving priority to the A operation when the A operation and the B operation occur at about the same timing.

제 3 D 플립플롭(19)은 기본 처리클럭에 따라 오아 게이트(18)에서 출력된 데이터를 일정 시간 지연 후 A 오퍼레이션 인에이블 신호를 출력한다.The third D flip-flop 19 outputs the A operation enable signal after a predetermined time delay from the data output from the OR gate 18 in accordance with the basic processing clock.

그리고, 제 5 D 플립플롭(21)은 제 3 플립플롭(19)에서 출력된 신호를 입력받아 기본 처리클럭에 따라 일정 시간 지연 후 제 3 인버터(22)를 통해 인버터링된 신호를 A 오퍼레이션 클리어 신호(A_CLR)로 출력한다.In addition, the fifth D flip-flop 21 receives the signal output from the third flip-flop 19 and clears the A-operated signal through the third inverter 22 after a predetermined time delay according to the basic processing clock. Output as signal A_CLR.

이때 A 오퍼레이션 클리어 신호는 제 3 플립플롭(19)의 클리어 단자로 출력된다.At this time, the A operation clear signal is output to the clear terminal of the third flip-flop 19.

또한, 제 4 D 플립플롭(20)은 기본 처리클럭에 따라 제 2 앤드 게이트(16)에서 출력된 신호를 일정 시간 지연 후 B 오퍼레이션 인에이블 신호를 출력 및 제 6 D 플립플롭(23)으로 출력한다.In addition, the fourth D flip-flop 20 outputs the B operation enable signal to the sixth D flip-flop 23 after a predetermined time delay from the signal output from the second and gate 16 according to the basic processing clock. do.

제 6 D 플립플롭(23)은 입력된 B 오퍼레이션 인에이블 신호를 기본 처리클럭에 따라 일정시간 지연 후 제 4 인버터(24)를 통해 인버터링하여 B 오퍼레이션 클리어 신호를 출력하고, 이 B 오퍼레이션 클리어 신호는 제 4 D플립플롭(20)으로 피드백된다.The sixth D flip-flop 23 outputs the B operation clear signal by inverting the input B operation enable signal through the fourth inverter 24 after a delay according to the basic processing clock, and outputting the B operation clear signal. Is fed back to the fourth D flip-flop 20.

여기서, 상기 A, B 오퍼레이션 클리어 신호는 A, B 오퍼레이션을 모두 수행하고 나서 각자의 오퍼레이션이 다 끝났을 시점에 제 1, 2 D 플립플롭(11, 12)으로 출력하여 이 제 1, 2 D 플립플롭(11, 12)을 클리어 시켜서 오퍼레이션의 상태를 바꾸어서 다른 오퍼레이션을 수행하게 한다.Here, the A and B operation clear signals are output to the first and second D flip-flops 11 and 12 at the time when each operation is completed after the A and B operation clears. Clear (11, 12) to change the state of the operation to perform another operation.

그리고, 상기 기본 처리클럭은 A 또는 B 오퍼레이션을 수행하는데 걸리는 시간 즉, A 오퍼레이션 인에이블 신호와 B 오퍼레이션 인에이블 신호가 온이 되는 시간이며 이는 조정 가능하다. 즉, 입력 신호인 A 혹은 B 오퍼레이션이 길 때 더욱 효과적으로 동작된다.The basic processing clock is a time taken to perform an A or B operation, that is, a time when an A operation enable signal and a B operation enable signal are turned on. That is, it is more effectively operated when the A or B operation, which is an input signal, is long.

만약, 도 3와 같이 A 오퍼레이션이 B 오퍼레이션보다 먼저 발생한 경우 우선 순위 게이트인 오아 게이트(18)에서 하이를 출력하므로 제 3 D 플립플롭(19)은 A 오퍼레이션 인에이블 신호를 출력하여 A 오퍼레이션이 먼저 수행되고, 그 후 제 4 D 플립플롭(20)은 B 오퍼레이션 인에이블 신호를 출력하여 B 오퍼레이션이 수행된다.If the A operation occurs earlier than the B operation as shown in FIG. 3, since the OR gate 18, which is a priority gate, outputs a high value, the third D flip-flop 19 outputs an A operation enable signal so that the A operation comes first. After that, the fourth D flip-flop 20 outputs a B operation enable signal to perform the B operation.

그리고, 도 4와 같이 B 오퍼레이션이 A 오퍼레이션보다 먼저 발생한 경우 B 오퍼레이션을 입력받은 제 2 앤드 게이트(16)는 하이를 출력하고 이 신호를 입력받은 제 4 D 플립플롭(20)은 B 오퍼레이션 인에이블 신호를 출력하여 B 오퍼레이션을 먼저 수행한 후 다음 발생된 A 오퍼레이션을 수행한다.When the B operation occurs earlier than the A operation, as shown in FIG. 4, the second AND gate 16 that receives the B operation outputs high and the fourth D flip-flop 20 that receives this signal enables the B operation. Outputs the signal to perform the B operation first and then the A generated operation.

그리고, 도 5와 같이 A, B 오퍼레이션이 동시에 발생한 경우 도 1과 같이 구성된 우선 처리 제어장치는 A 오퍼레이션에 우선순위를 갖기때문에 우선 순위 게이트인 오아 게이트(18)는 제 3 D 플립플롭(19)으로 하이를 출력하고, 제 3 D 플립플롭(19)은 A 오퍼레이션 인에이블 신호를 출력하여 A 오퍼레이션을 먼저 수행한 후 B 오퍼레이션을 수행한다.When the A and B operations occur at the same time as shown in FIG. 5, the priority processing control device configured as shown in FIG. 1 has priority to the A operation, so that the OR gate 18, which is the priority gate, is the third D flip-flop 19. Outputs high, and the third D flip-flop 19 outputs an A operation enable signal to perform the A operation first, and then performs the B operation.

한편, 도 1의 우선 순위 결정부(2)를 도 2의 우선 순위 결정부(2′)와 같이 오아 게이트(18′)가 제 2 앤드 게이트(16′)와 제 3 앤드 게이트(17′)의 출력을 논리합하여 제 4 D 플립플롭(20)으로 출력하도록 하면 A, B 오퍼레이션이 동시에 발생한 경우 B 오퍼레이션을 먼저 수행하게 된다.In the meantime, the priority determining unit 2 of FIG. 1 is the same as the priority determining unit 2 'of FIG. 2. The ora gate 18' is the second and gate 16 'and the third and gate 17'. When the output of the logic sum is output to the fourth D flip-flop 20, if the A and B operations occur at the same time, the B operation is performed first.

즉, 본 발명은 외부에서 들어오는 인터럽트를 처리할 때 이 인터럽트를 처리하기 위한 시간을 확보하면서 동시에 인터럽트가 발생할 때 우선순위를 이용해 우선순위가 높은 인터럽트를 수행할 수 있다.That is, the present invention can secure the time for processing this interrupt when processing the interrupt coming from the outside, and at the same time can perform the interrupt having a high priority by using the priority when the interrupt occurs.

그리고, 하나의 디바이스를 다른 두 시스템에서 억세스할 때 어떤 오퍼레이션을 먼저 수행하는가를 결정할때도 사용가능하며, 하나의 디바이스에 다른 두 명령을 동시에 수행할 때 예를들면 하나의 램을 거의 동시에 어떤값을 읽으려고 할 때 먼저 발생한 작업을 수행하고, 동시 발생시 쓰기나 읽기중 적절한 오퍼레이션을 먼저 수행할 수 있다.It can also be used to determine which operation to perform first when accessing one device from two different systems.For example, when executing two different commands on one device at the same time When you try to read, you can perform the operation that occurred first, and when it occurs simultaneously, you can perform the proper operation during writing or reading.

본 발명에 따른 우선처리 제어장치는 두 오퍼레이션이 동시에 발생했을 때 혹은 하나의 처리가 끝나기도 전에 다른 어떤 오퍼레이션이 발생하면 처음 발생된 오퍼레이션이 다 수행되고 나서 늦게 발생된 오퍼레이션을 수행하게 하여 시스템의 안정성을 높이며, 같은 타이밍으로 동시에 인터럽트가 발생할 경우 우선순위를 이용하여 더 높은 우선순위의 오퍼레이션을 수행할 수 있는 효과가 있다.The priority processing control apparatus according to the present invention, when two operations occur at the same time, or if any other operation occurs before one processing is finished, the operation of the first generated after the operation is performed to perform the operation that occurs later, the stability of the system If the interrupt occurs at the same time at the same time, the priority can be used to perform higher priority operations.

Claims (5)

서로 다른 오퍼레이션이 각각 입력되면 오퍼레이션 입력에 대한 신호를 출력하는 입력부와,An input unit for outputting a signal for an operation input when different operations are input respectively; 상기 입력부에서 출력된 신호로부터 각각 입력된 오퍼레이션 발생 순서에 따라 우선 순위를 결정하는 우선 순위 결정부와,A priority determining unit which determines a priority according to the operation occurrence order inputted from the signals output from the input unit, respectively; 상기 우선 순위 결정부에서 결정된 우선 순위에 맞게 해당 오퍼레이션을 수행하도록 제어신호를 출력하는 오퍼레이션 수행 제어부로 구성됨을 특징으로 하는 우선처리 제어장치.And an operation performing control unit for outputting a control signal to perform a corresponding operation according to the priority determined by the priority determining unit. 제 1 항에 있어서, 상기 우선 순위 결정부는The method of claim 1, wherein the priority determiner 입력된 한 오퍼레이션의 상태를 인버터링하는 제 1 인버터와, 입력된 다른 오퍼레이션의 상태를 인버터링하는 제 2 인버터와, 입력된 한 오퍼레이션의 상태와 상기 제 2 인버터의 출력을 논리곱하는 제 1 앤드 게이트와, 입력된 다른 오퍼레이션의 상태와 상기 제 1 인버터의 출력을 논리곱하는 제 2 앤드 게이트와, 입력된 한 오퍼레이션의 상태와 다른 오퍼레이션의 상태를 논리곱하여 출력하는 제 3 앤드 게이트와, 상기 제 1 앤드 게이트의 출력과 제 3 앤드 게이트의 출력을 논리합하는 오아 게이트로 구성됨을 특징으로 하는 우선처리 제어장치.A first inverter for inverting the state of one input operation, a second inverter for inverting the state of another input operation, a first end gate for ANDing the state of the input operation and the output of the second inverter And a second AND gate for ANDing the state of another input operation with the output of the first inverter, a third AND gate for ANDing and outputting the state of one input operation and the state of another operation, and the first AND And a OR gate which combines the output of the gate and the output of the third and gate. 제 1 항 또는 제 2 항에 있어서, 상기 오퍼레이션 수행 제어부는The method of claim 1 or 2, wherein the operation performance control unit 상기 오아 게이트에서 출력된 데이터를 기본 처리클럭에 따라 소정시간 지연하여 입력된 한 오퍼레이션의 인에이블 신호를 출력하는 제 1 디 플립플롭과,A first de flip-flop for outputting an enable signal of an operation inputted by delaying the data output from the OR gate according to a basic processing clock; 상기 제 2 앤드 게이트에서 출력된 데이터를 기본 처리클럭에 따라 소정시간 지연하여 입력된 다른 오퍼레이션 인에이블 신호를 출력하는 제 2 디 플립플롭과,A second de flip-flop that outputs another operation enable signal by delaying the data output from the second AND gate according to a basic processing clock for a predetermined time; 상기 제 1 디 플립플롭의 출력을 기본 처리클럭에 따라 소정시간 지연하여 출력하는 제 3 디 플립플롭과,A third di flip-flop outputting the output of the first di flip-flop with a predetermined time delay according to a basic processing clock; 상기 제 3 디 플립플롭에서 출력된 데이터를 인버터링한 후 상기 제 1 디 플립플롭의 클리어 신호로 피드백 및 출력하는 제 3 인버터와,A third inverter for inverting the data output from the third flip-flop and then feeding back and outputting the clear signal of the first flip-flop; 상기 제 2 디 플립플롭에서 출력을 기본 처리클럭에 따라 소정시간 지연하여 출력하는 제 4 디 플립플롭과,A fourth di flip-flop for outputting the output by the second de-flop with a predetermined time delay according to a basic processing clock; 상기 제 4 디 플립플롭에서 출력된 데이터를 인버터링한 후 상기 제 2 디 플립플롭의 클리어 신호로 피드백 및 출력하는 제 4 인버터로 구성됨을 특징으로 하는 우선처리 제어장치.And a fourth inverter which feeds back and outputs the clear signal of the second di flip-flop after inverting the data output from the fourth di flip-flop. 제 1 항에 있어서, 상기 우선 순위 결정부는The method of claim 1, wherein the priority determiner 입력된 한 오퍼레이션의 상태를 인버터링하는 제 1 인버터와, 입력된 다른 오퍼레이션의 상태를 인버터링하는 제 2 인버터와, 입력된 한 오퍼레이션의 상태와 상기 제 2 인버터의 출력을 논리곱하는 제 1 앤드 게이트와, 입력된 다른 오퍼레이션의 상태와 상기 제 1 인버터의 출력을 논리곱하는 제 2 앤드 게이트와, 입력된 한 오퍼레이션의 상태와 다른 오퍼레이션의 상태를 논리곱하여 출력하는 제 3 앤드 게이트와, 상기 제 2 앤드 게이트의 출력과 제 3 앤드 게이트의 출력을 논리합하는 오아 게이트로 구성됨을 특징으로 하는 우선처리 제어장치.A first inverter for inverting the state of one input operation, a second inverter for inverting the state of another input operation, a first end gate for ANDing the state of the input operation and the output of the second inverter And a second AND gate for ANDing the state of another input operation with the output of the first inverter, a third AND gate for ANDing the state of the input operation and the state of another operation, and outputting the second AND gate. And a OR gate which combines the output of the gate and the output of the third and gate. 제 1 항 또는 제 4항에 있어서, 상기 오퍼레이션 수행 제어부는The method of claim 1 or 4, wherein the operation performance control unit 상기 제 1 앤드 게이트의 출력을 기본 처리클럭에 따라 소정시간 지연하여 입력된 한 오퍼레이션의 인에이블 신호를 출력하는 제 1 디 플립플롭과,A first de flip-flop for outputting an enable signal of an input operation by delaying the output of the first AND gate by a predetermined time according to a basic processing clock; 상기 오아 게이트의 출력을 기본 처리클럭에 따라 소정시간 지연하여 입력된 다른 오퍼레이션 인에이블 신호를 출력하는 제 2 디 플립플롭과,A second de flip-flop for outputting another operation enable signal by delaying the output of the OR gate by a predetermined time according to a basic processing clock; 상기 제 1 디 플립플롭의 출력을 기본 처리클럭에 따라 소정시간 지연하여 출력하는 제 3 디 플립플롭과,A third di flip-flop outputting the output of the first di flip-flop with a predetermined time delay according to a basic processing clock; 상기 제 3 디 플립플롭에서 출력된 데이터를 인버터링한 후 상기 제 1 디 플립플롭의 클리어 신호로 피드백 및 출력하는 제 3 인버터와,A third inverter for inverting the data output from the third flip-flop and then feeding back and outputting the clear signal of the first flip-flop; 상기 제 2 디 플립플롭에서 출력을 기본 처리클럭에 따라 소정시간 지연하여 출력하는 제 4 디 플립플롭과,A fourth di flip-flop for outputting the output by the second de-flop with a predetermined time delay according to a basic processing clock; 상기 제 4 디 플립플롭에서 출력된 데이터를 인버터링한 후 상기 제 2 디 플립플롭의 클리어 신호로 피드백 및 출력하는 제 4 인버터로 구성됨을 특징으로 하는 우선처리 제어장치.And a fourth inverter which feeds back and outputs the clear signal of the second di flip-flop after inverting the data output from the fourth di flip-flop.