KR19990029191A - Semiconductor integrated circuit device with improved low voltage operation - Google Patents
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Abstract
본 발명의 통상 동작 모드와 셀프 리프레쉬 모드를 갖는 반도체 집적 회로 장치에 있어서, 외부 전원 전압을 강압하여 내부 전원 전압 int.Vcc를 내부 회로(7)에 공급하기 위한 Vref 발생 회로(1)와, 차동 증폭기(3)와, P채널 MOS 트랜지스터(11)와, 셀프 리프레쉬 모드를 검지하는 셀프 리프레쉬 검지 회로(5)와, 셀프 리프레쉬 모드시에 온하는 P채널 MOS 트랜지스터(17)를 구비하고, 저전압 동작(셀프 리프레쉬 모드)시에 외부 전원 전압 노드(9)로부터 내부 회로(7)로 외부 전원 전압을 공급한다.In the semiconductor integrated circuit device having the normal operation mode and the self refresh mode of the present invention, a differential voltage Vref generation circuit 1 for supplying the internal power supply voltage int.Vcc to the internal circuit 7 by stepping down the external power supply voltage, A low voltage operation including an amplifier 3, a P-channel MOS transistor 11, a self-refresh detection circuit 5 for detecting a self refresh mode, and a P-channel MOS transistor 17 for turning on in a self refresh mode. In the self refresh mode, the external power supply voltage is supplied from the external power supply voltage node 9 to the internal circuit 7.
Description
본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는, 외부 전원 전압을 강압하여 내부 전원 전압을 내부 회로로 공급하는 반도체 집적 회로 장치에 관한 것이다.The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device for supplying an internal power supply voltage to an internal circuit by stepping down an external power supply voltage.
도 9는, 종래의 전압 강하 회로(VDC)의 구성을 도시한 도면이다.9 is a diagram illustrating a configuration of a conventional voltage drop circuit VDC.
도 9에 도시하는 바와 같이, 이 회로는 내부 전원 전압 공급 노드 NI와, 외부 전원 전압(ext.Vcc) 노드(9)와, 내부 전원 전압 공급 노드 NI와 외부 전원 전압 노드(9) 사이에 접속된 P채널 MOS 트랜지스터(11)와, 참조 전압(Vref) 발생 회로(1)와, 반전 입력 단자가 Vref 발생 회로(1)에 접속되고, 비반전 입력 단자가 내부 전원 전압 공급 노드 NI에 접속됨과 동시에, 출력 노드가 P채널 MOS 트랜지스터(11)의 게이트에 접속된 차동 증폭기(3)를 구비한다.As shown in Fig. 9, this circuit is connected between the internal power supply voltage NI, the external power supply voltage (ext. Vcc) node 9, and the internal power supply voltage NI and the external power supply voltage node 9. The P-channel MOS transistor 11, the reference voltage (Vref) generating circuit (1), the inverting input terminal is connected to the Vref generating circuit (1), and the non-inverting input terminal is connected to the internal power supply voltage supply node NI; At the same time, the output node has a differential amplifier 3 connected to the gate of the P-channel MOS transistor 11.
이러한 회로에 의해, 내부 전원 전압을 외부 전원 전압으로부터 강압하는 것은, 저소비 전력화나 트랜지스터의 신뢰성상 등의 문제로부터 일반적인 기술로 되어있다. 그리고, 최근 VDC를 탑재하는 반도체 집적 회로에 있어서, 셀프 리프레쉬 모드와 같은 저소비 전력 동작(저전압 동작) 모드에서는, 한층 더 저소비 전력화를 위해, 외부 전원 전압을 통상 동작시에 비해 낮게 하는 것이 있다.With such a circuit, stepping down the internal power supply voltage from the external power supply voltage is a general technique due to problems such as low power consumption and transistor reliability. In recent years, in semiconductor integrated circuits equipped with VDC, in a low power consumption operation (low voltage operation) mode such as a self-refresh mode, an external power supply voltage may be lowered than in normal operation in order to further reduce power consumption.
그러나, 저전압 동작에 있어서는 VDC의 응답성이 악화된다. 즉, 외부 전원 전압이 저하되면 VDC에 포함되는 비교기의 동작이 지연되게 되고, 내부 회로 동작시의 전류 소비에 의한 전압 강하를 복원시키는 응답성이 지연되게 된다.However, in low voltage operation, the response of the VDC is deteriorated. That is, when the external power supply voltage is lowered, the operation of the comparator included in the VDC is delayed, and the responsiveness of restoring the voltage drop caused by the current consumption during the internal circuit operation is delayed.
여기서, VDC의 응답성이 외부 전원 전압의 저하에 의해 지연되는 원인을 도 10을 이용하여 설명한다.Here, the reason why the responsiveness of VDC is delayed by the fall of an external power supply voltage is demonstrated using FIG.
또, 여기서는 노드 nExVcc에 공급되는 외부 전원 전압 ext.Vcc는 2.5V, N채널 MOS 트랜지스터 NT.A, NT.B, NT.C의 임계값 전압 Vtn과 P채널 MOS 트랜지스터 PT.A, PT.D의 임계값 전압의 절대값 ｜Vtp｜는 모두 1V, 전압 VREF1은 1V로 한다.Here, the external power supply voltage ext.Vcc supplied to the node nExVcc is 2.5V, the threshold voltage Vtn of the N-channel MOS transistors NT.A, NT.B, and NT.C, and the P-channel MOS transistors PT.A, PT.D. The absolute value of the threshold voltage | Vtp | is 1 V, and the voltage V REF 1 is 1 V.
노드 NA는, P채널 MOS 트랜지스터 PT.A가 다이오드 접속되어 있기 때문에, 임계값 전압의 절대값 ｜Vtp｜만큼 외부 전원 전압 ext.Vcc보다 내려 간 1.5V로 된다.Since the P-channel MOS transistor PT.A is diode-connected, the node NA becomes 1.5V lower than the external power supply voltage ext.Vcc by the absolute value | Vtp | of the threshold voltage.
한편, 노드 NB는, N채널 MOS 트랜지스터 NT.B의 게이트·소스간 전압 Vgs가 1V이기 때문에, 소스 전압보다 임계값 전압 Vtn분만큼 높은 1V로 된다. 따라서, N채널 MOS 트랜지스터 NT.C의 드레인·소스간 전압 Vds는 0.5V로 되고, 또한 내부 전원 전압 int.Vcc가 2.5V일 때 N채널 MOS 트랜지스터 NT.C의 게이트·소스간 전압 Vgs는 1.5V로 된다.On the other hand, since the gate-source voltage Vgs of the N-channel MOS transistor NT.B is 1V, the node NB becomes 1V higher by the threshold voltage Vtn than the source voltage. Therefore, the drain-source voltage Vds of the N-channel MOS transistor NT.C is 0.5V, and when the internal power supply voltage int.Vcc is 2.5V, the gate-source voltage Vgs of the N-channel MOS transistor NT.C is 1.5. It becomes V.
도 11은 N채널 MOS 트랜지스터 NT.C의 드레인·소스간 전류 Ids와 드레인·소스간 전압 Vds와의 관계를 도시한 도면이다. 여기서, 전압 Vdsc, 전류 Idsc는, 각각 상기 상태에 있어서의 N채널 MOS 트랜지스터 NT.C의 드레인·소스간 전압, 드레인·소스간 전류를 나타낸다.FIG. 11 shows the relationship between the drain-source current Ids and the drain-source voltage Vds of the N-channel MOS transistor NT.C. Here, the voltage Vdsc and the current Idsc represent the drain-source voltage and the drain-source current of the N-channel MOS transistor NT.C in the above state, respectively.
도 11에 도시하는 바와 같이, N채널 MOS 트랜지스터 NT.C의 드레인·소스간 전압 Vds가 전압 Vdsc일 때에는, N채널 MOS 트랜지스터 NT.C는 포화 영역과 선형 영역 사이 정도에서 동작한다.As shown in Fig. 11, when the drain-source voltage Vds of the N-channel MOS transistor NT.C is the voltage Vdsc, the N-channel MOS transistor NT.C operates at about the saturation region and the linear region.
여기서 예를 들면, 외부 전원 전압 ext.Vcc가 3V 정도로 커지면 전압 Vds도 크게 되어 포화 영역에 들어가고, 외부 전원 전압 ext.Vcc가 2V 정도로 작아지면 전압 Vds는 작게 되어 선형 영역으로 들어간다.Here, for example, when the external power supply voltage ext.Vcc becomes large about 3V, the voltage Vds also becomes large and enters the saturation region. When the external power supply voltage ext.Vcc becomes small about 2V, the voltage Vds becomes small and enters the linear region.
도 11에 도시하는 바와 같이, 전압 Vgs가 1.5V에서 1.3V로 변화했을 때(즉, 내부 전원 전압 int.Vcc가 0.2V 내려갔을 때)에 있어서, 전압 Vds가 선형 영역내에 있는 경우의 전류 Ids의 변화량 W1은, 전압 Vds가 포화 영역내에 있는 경우의 전류 Ids의 변화량 W2에 비해 작아진다. 이에 따라, 주로 P채널 MOS 트랜지스터 PT.D의 게이트 용량을 갖는 캐패시터 C1을 방전시키는 속도가 지연되기 때문에, 결과적으로 VDC는 외부 전원 전압 ext.Vcc(즉, 내부 전원 전압 int.Vcc)의 저하에 따라 응답성을 지연시키게 된다.As shown in Fig. 11, when the voltage Vgs is changed from 1.5V to 1.3V (i.e., when the internal power supply voltage int.Vcc falls 0.2V), the current Ids when the voltage Vds is in the linear region. The amount of change W1 is smaller than the amount of change W2 of the current Ids when the voltage Vds is in the saturation region. As a result, the rate of discharging the capacitor C1 having the gate capacity of the P-channel MOS transistor PT.D is delayed, and as a result, the VDC is reduced to the external power supply voltage ext. Vcc (i.e., the internal power supply voltage int.Vcc). This delays responsiveness.
또한, VDC에서는, 그것에 포함되는 비교기로 참조 전압 VREF와 내부 전원 전압 int.Vcc를 항상 비교하고 있기 때문에, 전류를 항상 계속해서 소비한다고 하는 문제도 있다.Moreover, in VDC, since the reference voltage VREF and the internal power supply voltage int.Vcc are always compared with the comparator included therein, there is a problem that the current is always consumed continuously.
또한, 저전압 동작으로부터 통상 동작으로 복귀할 때에 전압 공급 부족을 초래한다고 하는 문제가 있다.In addition, there is a problem that a voltage supply shortage occurs when returning from the low voltage operation to the normal operation.
본 발명의 목적은, 저전압 동작시의 동작 특성이 개선된 반도체 집적 회로 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device having improved operating characteristics in low voltage operation.
도 1은 본 발명의 실시예 1에 관한 반도체 집적 회로 장치(내부 전원 전압 발생 회로)의 구성을 도시한 도면,1 is a diagram showing the configuration of a semiconductor integrated circuit device (internal power supply voltage generation circuit) according to Embodiment 1 of the present invention;
도 2는 본 발명의 실시예 2에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면,2 is a diagram showing the configuration of an internal power supply voltage generating circuit according to a second embodiment of the present invention;
도 3은 본 발명의 실시예 3에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면,3 is a diagram showing the configuration of an internal power supply voltage generating circuit according to Embodiment 3 of the present invention;
도 4는 본 발명의 실시예 4에 관한 내부 전원 전압 발생 회로를 포함하는 DRAM의 구성을 나타내는 블럭도,4 is a block diagram showing a configuration of a DRAM including an internal power supply voltage generation circuit according to Embodiment 4 of the present invention;
도 5는 도 4에 도시된 본 발명의 실시예 4에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면,FIG. 5 is a diagram showing the configuration of an internal power supply voltage generating circuit according to Embodiment 4 of the present invention shown in FIG. 4;
도 6은 도 4에 도시된 본 발명의 실시예 5에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면,FIG. 6 is a diagram showing the configuration of an internal power supply voltage generating circuit according to Embodiment 5 of the present invention shown in FIG. 4;
도 7은 도 4에 도시된 본 발명의 실시예 6에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면,FIG. 7 is a diagram showing the configuration of an internal power supply voltage generating circuit according to Embodiment 6 of the present invention shown in FIG. 4;
도 8은 본 발명의 실시예 7에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면,8 is a diagram showing the configuration of an internal power supply voltage generating circuit according to Embodiment 7 of the present invention;
도 9는 종래의 전압 강하 회로(VDC)의 구성을 도시한 도면,9 is a view showing the configuration of a conventional voltage drop circuit (VDC),
도 10은 도 9에 도시된 VDC의 구체적 구성을 나타내는 회로도,10 is a circuit diagram showing a specific configuration of the VDC shown in FIG.
도 11은 도 10에 도시된 VDC의 동작을 설명하기 위한 그래프.11 is a graph for explaining the operation of the VDC shown in FIG.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 참조 전압(Vref) 발생 회로 3, 43 : 차동 증폭기1: reference voltage (Vref) generation circuit 3, 43: differential amplifier
5 : 셀프 리프레쉬 검지 회로 9 : 외부 전원 전압 노드5: self-refresh detection circuit 9: external power supply voltage node
11, 17, 21 : P채널 MOS 트랜지스터 13, 35, 45, 47 : 인버터11, 17, 21: P-channel MOS transistors 13, 35, 45, 47: inverter
23, 25 : N채널 MOS 트랜지스터 39 : Vref1 발생 회로23, 25: N-channel MOS transistor 39: Vref1 generating circuit
41 : Vref2 발생 회로 49 : NAND 회로41: Vref2 generating circuit 49: NAND circuit
NI : 내부 전원 전압 공급 노드NI: Internal Supply Voltage Supply Node
본 발명의 제 1 국면에 따르면, 통상 동작 모드와 저전압 동작 모드를 갖는 반도체 집적 회로 장치에 있어서, 내부 회로에 접속된 내부 전원 전압 공급 노드와, 외부 전원 전압을 강압하여 내부 전원 전압을 내부 전원 전압 공급 노드에 공급하는 강압 회로와, 저전압 동작 모드에 있어서, 내부 전원 전압 공급 노드에 외부 전원 전압을 공급하는 외부 전원 전압 공급 회로를 구비하는 것이다.According to a first aspect of the present invention, in a semiconductor integrated circuit device having a normal operation mode and a low voltage operation mode, an internal power supply voltage connected to an internal circuit and an external power supply voltage are stepped down to convert the internal power supply voltage to an internal power supply voltage. A step-down circuit for supplying the supply node and an external power supply voltage supply circuit for supplying an external power supply voltage to the internal power supply voltage supply node in a low voltage operation mode.
본 발명의 다른 국면에 따르면, 1개 칩에 형성되어, 다른 두 종류 크기의 외부 전원 전압에 따라 동작하는 반도체 집적 회로 장치에 있어서, 외부 전원 전압을 강압하여 내부 전원 전압을 내부 회로로 공급하는 강압 회로와, 두 종류의 외부 전원 전압 중 보다 낮은 전압의 외부 전원 전압이 공급되는 경우에는, 내부 회로로 외부 전원 전압을 공급하는 외부 전원 전압 공급 회로를 구비하는 것이다.According to another aspect of the present invention, in a semiconductor integrated circuit device formed on one chip and operating according to two different kinds of external power supply voltages, a voltage drop for supplying the internal power supply voltage to the internal circuit by stepping down the external power supply voltage. A circuit and an external power supply voltage supply circuit for supplying an external power supply voltage to an internal circuit when the external power supply voltage having a lower voltage among two kinds of external power supply voltages are supplied.
따라서, 본 발명의 주된 이점은 저전압 동작 모드에 있어서의 강압 회로의 응답성을 높일 수 있는 데 있다.Therefore, the main advantage of the present invention is that the response of the step-down circuit in the low voltage operating mode can be improved.
또한 본 발명의 다른 이점은 저전압 동작에 있어서 외부 전원 전압의 내부 회로의 공급 능력을 향상시킬 수 있는 데 있다.In addition, another advantage of the present invention is that it is possible to improve the supply capability of the internal circuit of the external power supply voltage in low voltage operation.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.The above and other objects, features, aspects, advantages, and the like of the present invention will become more apparent from the following detailed embodiments described with reference to the accompanying drawings.
발명의 실시예Embodiment of the Invention
이하에 있어서, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in the figure, the same code | symbol shows the same or equivalent part.
(실시예 1)(Example 1)
도 1은 본 발명의 실시예 1에 관한 반도체 집적 회로 장치(내부 전원 전압 발생 회로)의 구성을 도시한 도면이다.1 is a diagram showing the configuration of a semiconductor integrated circuit device (internal power supply voltage generation circuit) according to the first embodiment of the present invention.
도 1에 도시하는 바와 같이, 이 회로는, 통상 동작 모드와 저전압 동작 모드(셀프 리프레쉬 모드)를 갖고, 내부 회로(7)에 접속된 내부 전원 전압 공급 노드 NI와, 외부 전원 전압 노드(9)와, 외부 전원 전압 노드(9)와 내부 전원 전압 공급 노드 NI 사이에 접속된 P채널 MOS 트랜지스터(11)와, 외부 전원 전압에 의존하지 않는 내부 회로에 소망하는 참조 전압(Vref)을 발생시키는 Vref 발생 회로(1)와, 반전 입력 단자가 Vref 발생 회로(1)에 접속되고, 비반전 입력 단자가 내부 전원 전압 공급 노드 NI에 접속됨과 동시에, 출력 노드가 P채널 MOS 트랜지스터(11)의 게이트에 접속된 차동 증폭기(3)와, 로우 어드레스 스트로브 신호 /RAS와 컬럼 어드레스 스트로브 신호 /CAS를 수취하여 셀프 리프레쉬 모드를 검지하는 셀프 리프레쉬 검지 회로(5)와, 셀프 리프레쉬 검지 회로(5)에 접속된 인버터(13)와, 외부 전원 전압 노드(9)와 내부 전원 전압 공급 노드 NI 사이에 접속되고, 게이트가 인버터(13)와 접속된 P채널 MOS 트랜지스터(17)를 구비한다.As shown in FIG. 1, this circuit has a normal operation mode and a low voltage operation mode (self-refresh mode), and has an internal power supply voltage supply node NI connected to the internal circuit 7, and an external power supply voltage node 9. And Vref for generating a desired reference voltage Vref for the P-channel MOS transistor 11 connected between the external power supply voltage node 9 and the internal power supply voltage NI and an internal circuit that does not depend on the external power supply voltage. The generating circuit 1 and the inverting input terminal are connected to the Vref generating circuit 1, the non-inverting input terminal is connected to the internal power supply voltage supply node NI, and the output node is connected to the gate of the P-channel MOS transistor 11. The self-refresh detection circuit 5 and the self-refresh detection circuit 5 which receive the connected differential amplifier 3, the row address strobe signal / RAS and the column address strobe signal / CAS, and detect the self refresh mode. A P-channel MOS transistor 17 is connected between the connected inverter 13, the external power supply voltage node 9, and the internal power supply voltage supply node NI, and the gate is connected to the inverter 13.
다음에, 본 실시예에 관한 내부 전원 전압 발생 회로의 동작을 설명한다.Next, the operation of the internal power supply voltage generation circuit according to the present embodiment will be described.
차동 증폭기(3)는, 참조 전압(Vref)과 내부 전원 전압(int.Vcc)을 비교하여, int.Vcc가 Vref보다 낮아지면, 아날로그적으로 로우(L) 레벨의 신호를 출력한다. 이에 따라 P채널 MOS 트랜지스터(11)가 온하고, 외부 전원 전압(3.3V) 노드(9)로부터 전류를 공급하여, 내부 전원 전압을 소망하는 전압(2.5V)으로 복원시킨다.The differential amplifier 3 compares the reference voltage Vref with the internal power supply voltage int.Vcc, and outputs a low-level signal analogously when int.Vcc is lower than Vref. As a result, the P-channel MOS transistor 11 is turned on, and a current is supplied from the external power supply voltage (3.3V) node 9 to restore the internal power supply voltage to the desired voltage (2.5V).
여기서, 내부 전원 전압 발생 회로의 응답성, 즉 내부 전원 전압이 저하했을 때에 소망하는 전압까지 되돌아가는 시간을 정하고 있는 요인은 차동 증폭기(3)가 P채널 MOS 트랜지스터(11)의 게이트를 L 레벨로 하는 시간인데, 외부 전원 전압이 낮은 경우에는 그 시간이 지연된다.Here, the factor determining the responsiveness of the internal power supply voltage generation circuit, that is, the time to return to the desired voltage when the internal power supply voltage decreases, is caused by the differential amplifier 3 bringing the gate of the P-channel MOS transistor 11 to L level. If the external power supply voltage is low, the time is delayed.
여기서, 셀프 리프레쉬 검지 회로(5)가, 로우 어드레스 스트로브 신호 /RAS와 컬럼 어드레스 스트로브 신호 /CAS를 수취하고, 컬럼 어드레스 스트로브 신호 /CAS가 로우 어드레스 스트로브 신호 /RAS보다 먼저 활성화되는 CBR 타이밍을 검지하여 저전압 동작 모드로 들어가면, 하이(H) 레벨의 저전압 레벨 검지 신호 LLD를 출력한다. 이에 따라, P채널 MOS 트랜지스터(17)가 온하고, 차동 증폭기(3)의 응답 속도에 관계없이 항상 내부 전원 전압 공급 노드 NI에 외부 전원 전압이 공급된다.Here, the self refresh detection circuit 5 receives the row address strobe signal / RAS and the column address strobe signal / CAS, and detects the CBR timing at which the column address strobe signal / CAS is activated before the row address strobe signal / RAS. When the low voltage operation mode is entered, the low voltage level detection signal LLD of the high (H) level is output. As a result, the P-channel MOS transistor 17 is turned on, and the external power supply voltage is always supplied to the internal power supply voltage supply node NI regardless of the response speed of the differential amplifier 3.
(실시예 2)(Example 2)
도 2는 본 발명의 실시예 2에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면이다.2 is a diagram showing the configuration of an internal power supply voltage generating circuit according to a second embodiment of the present invention.
도 2에 도시하는 바와 같이, 이 회로는 통상 동작 모드와 저전압 동작 모드(셀프 리프레쉬 모드)를 갖고, 내부 회로(7)에 접속된 내부 전원 전압 공급 노드 NI와, 외부 전원 전압 노드(9)와, 외부 전원 전압 노드(9)와 내부 전원 전압 공급 노드 NI 사이에 접속된 P채널 MOS 트랜지스터(11)와, 외부 전원 전압에 의존하지 않는 내부 회로에 소망하는 참조 전압(Vref)을 발생시키는 Vref 발생 회로(1)와, 반전 입력 단자가 Vref 발생 회로(1)에 접속되고, 비반전 입력 단자가 내부 전원 전압 공급 노드 NI에 접속됨과 동시에, 출력 노드가 P채널 MOS 트랜지스터(11)의 게이트에 접속된 차동 증폭기(3)와, 로우 어드레스 스트로브 신호 /RAS와 컬럼 어드레스 스트로브 신호 /CAS를 수취하여 셀프 리프레쉬 모드를 검지하는 셀프 리프레쉬 검지 회로(5)와, P채널 MOS 트랜지스터(11)의 게이트와 접지 노드 사이에 접속되고, 게이트에는 셀프 리프레쉬 검지 회로(5)로부터 저전압 레벨 검지 신호 LLD가 공급되는 N채널 MOS 트랜지스터(23)를 구비하며, 차동 증폭기(3)는 외부 전원 전압 노드(9)와 출력 노드 사이에 접속되고, 게이트에는 셀프 리프레쉬 검지 회로(5)로부터 저전압 레벨 검지 신호 LLD가 공급되는 P채널 MOS 트랜지스터(21)를 포함한다.As shown in Fig. 2, the circuit has a normal operation mode and a low voltage operation mode (self-refresh mode), and has an internal power supply voltage supply node NI connected to the internal circuit 7, an external power supply voltage node 9, Generation of a Vref which generates a desired reference voltage Vref to the P-channel MOS transistor 11 connected between the external power supply voltage node 9 and the internal power supply voltage NI and to an internal circuit that does not depend on the external power supply voltage. The circuit 1 and the inverting input terminal are connected to the Vref generating circuit 1, the non-inverting input terminal is connected to the internal power supply voltage supply node NI, and the output node is connected to the gate of the P-channel MOS transistor 11. The differential amplifier 3, the self refresh detection circuit 5 that receives the row address strobe signal / RAS and the column address strobe signal / CAS and detects the self refresh mode, and the P-channel MOS transistor 11 N-channel MOS transistor 23 connected between the gate and the ground node and supplied with the low voltage level detection signal LLD from the self-refresh detection circuit 5 at the gate, the differential amplifier 3 has an external power supply voltage node 9 ) And a P-channel MOS transistor 21 connected to the output node and supplied with the low voltage level detection signal LLD from the self-refresh detection circuit 5.
다음에, 본 실시예 2에 관한 내부 전원 전압 발생 회로의 동작을 설명한다.Next, the operation of the internal power supply voltage generation circuit according to the second embodiment will be described.
셀프 리프레쉬 검지 회로(5)는, 컬럼 어드레스 스트로브 신호 /CAS가 로우 어드레스 스트로브 신호 /RAS보다 먼저 활성화되는 CBR 타이밍을 검지하면, 셀프 리프레쉬 모드로 들어가서 하이 레벨의 저전압 레벨 검지 신호 LLD를 N채널 MOS 트랜지스터(23)의 게이트와 P채널 MOS 트랜지스터(21)의 게이트에 공급한다. 이에 따라, N채널 MOS 트랜지스터(23)는 온하고, 이에 따라 P채널 MOS 트랜지스터(11)가 온한다. 한편, P채널 MOS 트랜지스터(21)는 오프된다.When the self refresh detection circuit 5 detects the CBR timing at which the column address strobe signal / CAS is activated before the low address strobe signal / RAS, the self refresh detection circuit 5 enters the self refresh mode and sets the high level low voltage level detection signal LLD to the N-channel MOS transistor. The gate of (23) and the gate of the P-channel MOS transistor 21 are supplied. Accordingly, the N-channel MOS transistor 23 is turned on, so that the P-channel MOS transistor 11 is turned on. On the other hand, the P-channel MOS transistor 21 is turned off.
따라서, 셀프 리프레쉬 모드에서는, 내부 전원 전압 공급 노드 NI에 외부 전원 전압이 강제적으로 공급됨과 동시에, 차동 증폭기(3)의 동작이 정지되어 관통 전류가 흐르는 것을 피할 수 있다.Therefore, in the self-refresh mode, while the external power supply voltage is forcibly supplied to the internal power supply voltage NI, the operation of the differential amplifier 3 is stopped and the through current can be prevented from flowing.
또한, 본 실시예 2에 관한 내부 전원 전압 발생 회로에 따르면, 통상 동작 모드에서는 P채널 MOS 트랜지스터(11)가 강압 회로의 일부로서 이용되기 때문에, P채널 MOS 트랜지스터(11)가 셀프 리프레쉬 모드와 통상 동작 모드에서 공용되고, 그 결과 레이아웃 면적의 삭감을 도모할 수 있다.Further, according to the internal power supply voltage generation circuit according to the second embodiment, since the P-channel MOS transistor 11 is used as part of the step-down circuit in the normal operation mode, the P-channel MOS transistor 11 is used in the self refresh mode and the normal. It is common in the operation mode, and as a result, the layout area can be reduced.
(실시예 3)(Example 3)
도 3은, 본 발명의 실시예 3에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면이다.3 is a diagram showing the configuration of an internal power supply voltage generating circuit according to the third embodiment of the present invention.
도 3에 도시하는 바와 같이, 이 회로는 도 1에 도시된 본 발명의 실시예 1에 관한 내부 전원 전압 발생 회로와 마찬가지의 구성을 갖는데, 차동 증폭기(3)에, 게이트가 P채널 MOS 트랜지스터(17)의 게이트에 접속된 N채널 MOS 트랜지스터(25)가 포함되어 있다는 점에서 상위하다.As shown in Fig. 3, this circuit has the same configuration as the internal power supply voltage generation circuit according to the first embodiment of the present invention shown in Fig. 1, in which the gate of the differential amplifier 3 has a P-channel MOS transistor ( The difference is that the N-channel MOS transistor 25 connected to the gate of 17 is included.
이러한 구성을 취함으로써, 셀프 리프레쉬 검지 회로(5)에서 셀프 리프레쉬 모드가 검지된 경우에는, 하이 레벨의 저전압 레벨 검지 신호 LLD가 출력되는 것에 의해 N채널 MOS 트랜지스터(25)가 오프 상태로 되고, 차동 증폭기(3)의 동작이 정지되어 소비 전력이 저감된다.With this configuration, when the self-refresh mode is detected by the self-refresh detection circuit 5, the N-channel MOS transistor 25 is turned off by outputting the high level low voltage level detection signal LLD, and the differential Operation of the amplifier 3 is stopped to reduce power consumption.
(실시예 4)(Example 4)
도 4는, 본 발명의 실시예 4에 관한 내부 전원 전압 발생 회로(30)를 포함하는 다이나믹 랜덤 액세스 메모리(DRAM)(33)의 구성을 나타내는 블럭도이다.4 is a block diagram showing the configuration of a dynamic random access memory (DRAM) 33 including an internal power supply voltage generation circuit 30 according to the fourth embodiment of the present invention.
이 DRAM은, 공급되는 3.3V의 외부 전원 전압을 2.5V의 내부 전원 전압으로 강압하여 동작시키는 회로(통상품(normal type))와, 공급되는 2.5V의 외부 전원 전압을 그대로 내부 전원 전압으로서 사용하는 회로(저전압품(low voltage type))가 동일 칩에 형성된 것이다.This DRAM uses a circuit (normal type) for stepping down an external supply voltage of 3.3V supplied to an internal supply voltage of 2.5V and using the external supply voltage of 2.5V as an internal supply voltage. The circuit (low voltage type) is formed on the same chip.
도 4에 도시된 바와 같이, 이 DRAM(33)은 외부 전원 단자(27)와, 외부 전원 단자(27)에 접속된 스위치(SW)(29)와, 스위치(29)에 접속된 내부 전원 전압 발생 회로(30)와, 스위치(29) 및 내부 전원 전압 발생 회로(30)에 접속된 내부 전원 전압 공급 노드 NI와, 내부 전원 전압 공급 노드 NI에 접속된 내부 회로(7)와, 스위치(29), 내부 전원 전압 발생 회로(30) 및 내부 회로(7)에 접속된 품종 전환 신호(type switching signal) /MSL 입력 단자(31)를 구비한다.As shown in FIG. 4, the DRAM 33 has an external power supply terminal 27, a switch (SW) 29 connected to the external power supply terminal 27, and an internal power supply voltage connected to the switch 29. The internal circuit voltage supply node NI connected to the generator circuit 30, the switch 29 and the internal power supply voltage generator circuit 30, the internal circuit 7 connected to the internal power supply voltage supply node NI, and the switch 29 ), A type switching signal / MSL input terminal 31 connected to the internal power supply voltage generation circuit 30 and the internal circuit 7.
다음에, 이 DRAM(33)의 동작을 설명한다. 3.3V의 외부 전원 전압이 외부 전원 단자(27)에 공급될 때에는, 하이(H) 레벨의 품종 전환 신호 /MSL이 스위치(29), 내부 전원 전압 발생 회로(30)와 내부 회로(7)에 공급된다.Next, the operation of this DRAM 33 will be described. When an external power supply voltage of 3.3 V is supplied to the external power supply terminal 27, the high (H) level variety switching signal / MSL is supplied to the switch 29, the internal power supply voltage generator circuit 30, and the internal circuit 7. Supplied.
이에 따라, 스위치(29)는 외부 전원 단자(27)에 공급된 3.3V의 외부 전원 전압을 내부 전원 전압 발생 회로(30)에 공급하고, 내부 전원 전압 발생 회로(30)에서는 3.3V의 외부 전원 전압을 2.5V의 내부 전원 전압으로 강압하여 내부 전원 전압 공급 노드 NI에 공급한다. 그리고, 내부 회로(7)에는 2.5V의 내부 전원 전압 int.Vcc가 공급된다.Accordingly, the switch 29 supplies an external power supply voltage of 3.3V supplied to the external power supply terminal 27 to the internal power supply voltage generation circuit 30, and the internal power supply voltage generation circuit 30 supplies an external power supply of 3.3V. Step down the voltage to an internal supply voltage of 2.5V to supply the internal supply voltage supply node NI. The internal circuit 7 is supplied with an internal power supply voltage int. Vcc of 2.5V.
한편, 2.5V의 외부 전원 전압이 외부 전원 단자(27)에 공급될 때에는, 로우(L) 레벨의 활성화된 품종 전환 신호 /MSL이 스위치(29), 내부 전원 전압 발생 회로(30) 및 내부 회로(7)에 공급된다.On the other hand, when an external power supply voltage of 2.5 V is supplied to the external power supply terminal 27, the activated varieties switching signal / MSL of the low (L) level is the switch 29, the internal power supply voltage generating circuit 30 and the internal circuit. Supplied to (7).
이에 따라, 스위치(29)는 외부 전원 단자(27)에 공급된 2.5V의 외부 전원 전압을 내부 전원 전압 발생 회로(30)에 공급하고, 내부 전원 전압 발생 회로(30)에서는 2.5V의 외부 전원 전압을 그대로 내부 전원 전압 공급 노드 NI에 공급한다. 그리고, 내부 회로(7)에는 2.5V의 내부 전원 전압 int.Vcc가 공급된다.Accordingly, the switch 29 supplies the external power supply voltage of 2.5V supplied to the external power supply terminal 27 to the internal power supply voltage generation circuit 30, and the external power supply of 2.5V in the internal power supply voltage generation circuit 30. The voltage is supplied directly to the internal supply voltage supply node NI. The internal circuit 7 is supplied with an internal power supply voltage int. Vcc of 2.5V.
도 5는 도 4에 도시된 내부 전원 전압 발생 회로(30)의 구성을 도시한 도면이다. 도 5에 도시된 바와 같이, 이 내부 전원 전압 발생 회로(30)는 도 1에 도시된 본 발명의 실시예 1에 관한 내부 전원 전압 발생 회로와 마찬가지의 구성을 갖지만, P채널 MOS 트랜지스터(17)의 게이트에는 품종 전환 신호 /MSL이 공급되는 점에서 상위하다.FIG. 5 is a diagram illustrating a configuration of the internal power supply voltage generation circuit 30 shown in FIG. 4. As shown in Fig. 5, this internal power supply voltage generation circuit 30 has the same configuration as the internal power supply voltage generation circuit according to Embodiment 1 of the present invention shown in Fig. 1, but the P-channel MOS transistor 17 The gate is different in that the breed switch signal / MSL is supplied.
이러한 구성을 취하는 내부 전원 전압 발생 회로(30)에 따르면, 저전압품의 경우, 차동 증폭기(3)의 레스폰스(response)(응답성)에 관계없이, 외부 전원 전압을 내부 전원 전압 int.Vcc로서 직접 내부 회로(7)에 공급할 수 있다.According to the internal power supply voltage generation circuit 30 having such a configuration, in the case of a low voltage product, the external power supply voltage is directly referred to as the internal power supply voltage int.Vcc regardless of the response (responsiveness) of the differential amplifier 3. The internal circuit 7 can be supplied.
(실시예 5)(Example 5)
도 6은 본 발명의 실시예 5에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면이다.6 is a diagram showing the configuration of an internal power supply voltage generating circuit according to Embodiment 5 of the present invention.
도 6에 도시되는 내부 전원 전압 발생 회로(30)는, 도 4에 도시된 내부 전원 전압 발생 회로(30)의 구체적 구성의 일례를 도시한 도면이다. 또한, 도 6에 도시된 바와 같이, 이 내부 전원 전압 발생 회로(30)는 도 2에 도시된 본 발명의 실시예 2에 관한 내부 전원 전압 발생 회로와 마찬가지의 구성을 갖는데, P채널 MOS 트랜지스터(21)의 게이트에 접속된 인버터(35)와, 인버터(35)에 접속된 품종 전환 신호 입력 단자(31)를 구비한다는 점에서 상위하다.The internal power supply voltage generation circuit 30 shown in FIG. 6 is a figure which shows an example of the specific structure of the internal power supply voltage generation circuit 30 shown in FIG. In addition, as shown in FIG. 6, this internal power supply voltage generation circuit 30 has the same configuration as the internal power supply voltage generation circuit according to Embodiment 2 of the present invention shown in FIG. The inverter 35 connected to the gate of 21 and the variety switching signal input terminal 31 connected to the inverter 35 differ in the point of being provided.
이러한 구성을 취하는 내부 전원 전압 발생 회로(30)에 따르면, 저전압품의 경우, 강제적으로 P채널 MOS 트랜지스터(11)를 온시켜 외부 전원 전압을 내부 전원 전압 int.Vcc로서 내부 회로(7)로 공급함과 동시에, P채널 MOS 트랜지스터(21)를 오프시켜 차동 증폭기(3)의 동작을 정지시킴으로써 소비 전력의 저감을 도모할 수 있다.According to the internal power supply voltage generation circuit 30 having such a configuration, in the case of a low voltage product, the P-channel MOS transistor 11 is forcibly turned on to supply the external power supply voltage to the internal circuit 7 as the internal power supply voltage int. Vcc. At the same time, power consumption can be reduced by turning off the P-channel MOS transistor 21 to stop the operation of the differential amplifier 3.
(실시예 6)(Example 6)
도 7은 본 발명의 실시예 6에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면이다.7 is a diagram showing the configuration of an internal power supply voltage generation circuit according to Embodiment 6 of the present invention.
도 7에 도시된 내부 전원 전압 발생 회로(30)는, 도 4에 도시된 내부 전원 전압 발생 회로(30)의 구체적 구성의 일례를 도시한 도면이다. 또한, 도 7에 도시된 바와 같이, 이 내부 전원 전압 발생 회로(30)는, 도 3에 도시된 본 발명의 실시예 3에 관한 내부 전원 전압 발생 회로와 마찬가지의 구성을 갖지만, P채널 MOS 트랜지스터(17)의 게이트에는 품종 전환 신호 입력 단자(31)가 접속된다는 점에서 상위하다.The internal power supply voltage generation circuit 30 shown in FIG. 7 is a figure which shows an example of the specific structure of the internal power supply voltage generation circuit 30 shown in FIG. As shown in Fig. 7, this internal power supply voltage generation circuit 30 has a configuration similar to that of the internal power supply voltage generation circuit according to the third embodiment of the present invention shown in Fig. 3, but with a P-channel MOS transistor. The gate of (17) differs in that the breed change signal input terminal 31 is connected.
이러한 구성을 갖는 내부 전원 전압 발생 회로(30)에 따르면, 저전압품의 경우 강제적으로 P채널 MOS 트랜지스터(17)를 온시켜 외부 전원 전압을 내부 전원 전압 int.Vcc로서 내부 회로(7)에 공급함과 동시에, N채널 MOS 트랜지스터(25)를 오프시켜 차동 증폭기(3)의 동작을 정지시킴으로써, 소비 전력의 저감을 도모할 수 있다.According to the internal power supply voltage generation circuit 30 having such a configuration, in the case of low voltage products, the P-channel MOS transistor 17 is forcibly turned on to supply the external power supply voltage to the internal circuit 7 as the internal power supply voltage int. The power consumption can be reduced by turning off the N-channel MOS transistor 25 to stop the operation of the differential amplifier 3.
(실시예 7)(Example 7)
도 8은, 본 발명의 실시예 7에 관한 내부 전원 전압 발생 회로의 구성을 도시한 도면이다. 도 8에 도시된 바와 같이, 이 회로는 도 3에 도시된 내부 전원 전압 발생 회로와 마찬가지의 구성을 갖는데, 저전압 동작의 기준으로 되는 참조 전압 Vref2를 발생하는 Vref2 발생 회로(41)와, 반전 입력 단자에 외부 전원 전압 노드(9)가 접속되고, 비반전 입력 단자에 Vref2 발생 회로(41)가 접속된 차동 증폭기(43)와, 차동 증폭기(43)에 직렬 접속된 인버터(45, 47)와, 셀프 리프레쉬 검지 회로(5)로부터 출력된 저전압 레벨 검지 신호 LLD와 인버터(47)로부터 출력된 신호를 입력하여, 그 출력 노드가 P채널 MOS 트랜지스터(17)의 게이트 및 N채널 MOS 트랜지스터(25)의 게이트에 접속된 NAND 회로(49)를 구비한다는 점에서 상위하다.8 is a diagram showing the configuration of an internal power supply voltage generating circuit according to the seventh embodiment of the present invention. As shown in Fig. 8, this circuit has the same configuration as the internal power supply voltage generation circuit shown in Fig. 3, which includes a Vref2 generation circuit 41 for generating a reference voltage Vref2 as a reference for low voltage operation, and an inverting input. A differential amplifier 43 having an external power supply voltage node 9 connected to a terminal, a Vref2 generating circuit 41 connected to a non-inverting input terminal, and inverters 45, 47 connected in series with the differential amplifier 43; The low voltage level detection signal LLD output from the self-refresh detection circuit 5 and the signal output from the inverter 47 are input, and the output node is connected to the gate of the P-channel MOS transistor 17 and the N-channel MOS transistor 25. It differs in that it comprises the NAND circuit 49 connected to the gate.
또, 참조 전압 Vref1은, 소망하는 내부 전원 전압 int.Vcc의 레벨을 갖는 것으로, Vref1Vref2라는 관계를 성립시킨다.The reference voltage Vref1 has a desired internal power supply voltage int. Vcc, and establishes a relationship of Vref1Vref2.
이러한 구성에 관한 내부 전원 전압 발생 회로에 따르면, 외부 전원 전압이 참조 전압 Vref2보다 내려가면 차동 증폭기(43)로부터는 H 레벨의 신호가 출력되기 때문에, 셀프 리프레쉬 모드시(신호 LLD가 H 레벨일 때)에는, NAND 회로(49)로부터 활성화된 저전압 레벨 검지 신호 /LLD1이 출력된다.According to the internal power supply voltage generating circuit according to such a configuration, when the external power supply voltage falls below the reference voltage Vref2, a signal of H level is output from the differential amplifier 43, so that in the self refresh mode (when the signal LLD is at the H level). ), The low voltage level detection signal / LLD1 activated from the NAND circuit 49 is output.
이와 같이, 이 경우에는, P채널 MOS 트랜지스터(17)가 온하여 외부 전원 전압이 내부 전원 전압 int.Vcc로서 내부 회로(7)에 공급됨과 동시에, N채널 MOS 트랜지스터(25)가 오프하여 차동 증폭기(3)의 동작이 정지된다.In this case, in this case, the P-channel MOS transistor 17 is turned on, the external power supply voltage is supplied to the internal circuit 7 as the internal power supply voltage int.Vcc, and the N-channel MOS transistor 25 is turned off to provide the differential amplifier. The operation of (3) is stopped.
또, 상기 실시예 1 내지 7에 관한 내부 전원 전압 발생 회로는, 셀프 리프레쉬 인에이블 신호와 동시에 생성되는 저전압 레벨 검지 신호 LLD나, 품종 전환 신호 /MSL에 의해서, 혹은 참조 전압 Vref2를 기준으로 한 제어가 실행되는 것이었는데, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 내부 전원 전압 발생 회로를 구비한 시스템이 외부 전원 전압을 강압시켰을 때에 생성하는 시스템 신호나, 셀프 리프레쉬 인에이블 신호 자신 등에 의해서 제어되는 내부 전원 전압 발생 회로도 마찬가지로 고려할 수 있다.The internal power supply voltage generating circuits according to the first to seventh embodiments described above are controlled by the low voltage level detection signal LLD generated at the same time as the self refresh enable signal, the variety switching signal / MSL, or the reference voltage Vref2. The present invention is not limited to this embodiment, but is controlled by a system signal generated when a system having an internal power supply voltage generation circuit has stepped down the external power supply voltage, a self refresh enable signal itself, or the like. The internal power supply voltage generator circuit can be similarly considered.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였는데, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.Although the invention made by the present inventors has been described in detail according to the above embodiments, the present invention is not limited to the above embodiments, and of course, various changes can be made without departing from the gist of the invention.
이상 본 발명에 따르면, 통상 동작 모드와 셀프 리프레쉬 모드를 갖는 반도체 집적 회로 장치에 있어서, 외부 전원 전압을 강압하여 내부 전원 전압 int.Vcc를 내부 회로(7)에 공급하기 위한 Vref 발생 회로(1)와, 차동 증폭기(3)와, P채널 MOS 트랜지스터(11)와, 셀프 리프레쉬 모드를 검지하는 셀프 리프레쉬 검지 회로(5)와, 셀프 리프레쉬 모드시에 온하는 P채널 MOS 트랜지스터(17)를 구비하고, 저전압 동작(셀프 리프레쉬 모드)시에 외부 전원 전압 노드(9)로부터 내부 회로(7)로 외부 전원 전압을 공급하는 구성으로 하였기 때문에, 저전압 동작시의 동작 특성이 개선된 반도체 집적 회로 장치를 공급할 수 있다.According to the present invention, in the semiconductor integrated circuit device having the normal operation mode and the self refresh mode, the Vref generation circuit 1 for supplying the internal power supply voltage int. Vcc to the internal circuit 7 by stepping down the external power supply voltage. And a differential amplifier (3), a P-channel MOS transistor (11), a self-refresh detection circuit (5) for detecting the self refresh mode, and a P-channel MOS transistor (17) for turning on in the self-refresh mode. Since the external power supply voltage is supplied from the external power supply voltage node 9 to the internal circuit 7 during the low voltage operation (self-refresh mode), it is possible to supply the semiconductor integrated circuit device with improved operation characteristics during the low voltage operation. Can be.
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1997
- 1997-09-04 JP JP9239728A patent/JPH1186544A/en not_active Withdrawn
- 1997-12-29 TW TW086119897A patent/TW359821B/en active
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1998
- 1998-01-26 CN CN98104027A patent/CN1210338A/en active Pending
- 1998-05-09 KR KR1019980016653A patent/KR19990029191A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317319B1 (en) * | 1999-05-19 | 2001-12-22 | 김영환 | Low voltage driver circuit for memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1210338A (en) | 1999-03-10 |
| JPH1186544A (en) | 1999-03-30 |
| TW359821B (en) | 1999-06-01 |
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