KR19990028206U - Stacked Semiconductor Packages - Google Patents
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Abstract
본 고안은 기판을 이용한 적층형 반도체 패키지를 개시한다. 본 고안의 적층형 반도체 패키지는, 절연성의 기판을 포함한다. 절연성의 기판은, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는다. 상기 기판의 저판 위에는, 상부에 다수의 본딩 패드들을 갖는 반도체 칩이 안치되어 있다. 상기 기판의 양 측벽면의 상부로부터 반도체 칩의 인접한 가장자리에 이르도록, 상기 기판상에는 다수의 인너 리드들이 형성되어 있다. 상기 기판의 밑면에는 솔더 볼이 배치되어 있으며, 상기 저판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되어, 외부 인쇄회로기판과의 전기적인 연결을 위한 경로를 제공한다. 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 와이어에 의하여 전기적으로 연결된다. 또한, 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에는, 몰딩화합물로 된 보호층이 형성되어 있다. 본 발명의 적층형 반도체 패키지는, 상기한 구성을 갖는 반도체 패키지가 적어도 두 개가 적층되는 적층형 패키지로서, 선택된 하나의 반도체 패키지의 인너 리드들과 나머지 반도체 패키지의 아웃 리드들간을 전기적으로 연결하는 제 2 연결수단을 더 포함한다.The present invention discloses a stacked semiconductor package using a substrate. The stacked semiconductor package of the present invention includes an insulating substrate. The insulating substrate has a square bottom plate and a pair of sidewalls formed perpendicular to the bottom plate along a pair of opposite edges of the bottom plate. On the bottom plate of the substrate, a semiconductor chip having a plurality of bonding pads on the top is placed. A plurality of inner leads are formed on the substrate so as to reach adjacent edges of the semiconductor chip from upper portions of both sidewall surfaces of the substrate. Solder balls are disposed on the bottom surface of the substrate, and are electrically connected to the inner leads through wires formed on the bottom plate, thereby providing a path for electrical connection with an external printed circuit board. Bonding pads of the semiconductor chip and the inner leads are electrically connected by wires. In addition, a protective layer made of a molding compound is formed on an upper portion of the portion including the first connection means, the inner leads, and the semiconductor chip. The stacked semiconductor package of the present invention is a stacked package in which at least two semiconductor packages having the above-described configuration are stacked, and a second connection electrically connecting the inner leads of the selected semiconductor package and the out leads of the remaining semiconductor package. It further comprises means.
Description
본 고안은 반도체 패키지에 관한 것으로서, 특히 적층형 구조를 가지며, 칩 스케일의 크기를 갖는 적층형 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a stacked semiconductor package having a stacked structure and having a chip scale size.
패키지의 다품종화, 미세화, 다핀화가 진행되고 있다. 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해지고 있다. 거기에 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 된다. 중앙처리장치(CPU), 주문형 반도체(ASIC)등과 같은 로직(Logic) 반도체는 그들의 기능이 고도화 됨에 따라 보다 다수의 다출력핀을 필요로 한다. 시스템 온 실리콘(System On Silicon)의 사고방식은 반도체 칩 사이즈의 확대를 재촉하고 패키지의 대형화를 진행시킨다. 상기한 문제와 더불어, 칩의 신호전달속도의 고속화에 의한 패키지 전기특성의 문제나 열방산의 문제가 패키지의 구조설계에 있어서 중요한 과제로 되고 있다. 이것들에 대응하는 패키지로서는 핀 그리드 어레이(Pin Grid Array:PGA), 볼 그리드 어레이(Ball Grid Array:BGA), 멀티 칩 모듈(Multi Chip Module:MCM), 쿼드 플랫 패키지(Quad Flat Package:QFP)의 개선 타입이 있다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 개발의 중심이다. 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고자 하는 요구가 강하다. 이 관점에서 1.0mm 패키지 두께의 박형 미소 아웃 리드 패키지(Thin Small Outerlead Package:TSOP), 0.5mm두께로 더욱 박형화한 초박형 미소 아웃 리드 패키지(Ultra Thin Small Outerlead Package:UTSOP)나 종형(縱型) 표면 실장된 패키지(Surface Vertical Package:SVP)가 개발되어져 왔다. 프린트 기판에 이러한 패키지들을 고밀도로 실장하여 메모리 모듈 전체의 고밀도화를 실현한다.Package diversification, miniaturization and multipinning are underway. In order to meet the demands of electronic devices such as small size, light weight, high speed, and high performance, semiconductor packages have been continuously developed in various forms. In addition, the proper use of the semiconductor package corresponding to the use of the electronic device becomes important. Logic semiconductors, such as central processing units (CPUs) and on-demand semiconductors (ASICs), require more multi-output pins as their functions become more advanced. The System On Silicon mindset pushes the growth of semiconductor chip sizes and pushes the size of packages. In addition to the above-mentioned problems, problems of package electrical characteristics and heat dissipation due to the higher signal transfer speed of the chip have become important issues in the structural design of the package. Packages corresponding to these include pin grid arrays (PGAs), ball grid arrays (BGAs), multi chip modules (MCMs), and quad flat packages (QFPs). There is an improvement type. For memory semiconductor products, the miniaturization and thinning of packages are the center of development. As a memory, there is a strong demand for packaging a large capacity semiconductor chip with high density. From this point of view, a thin Small Outerlead Package (TSOP) with a 1.0 mm package thickness, Ultra Thin Small Outerlead Package (UTSOP) or a vertical surface is further thinned to a 0.5 mm thickness. Package Vertical Packages (SVPs) have been developed. These packages are mounted at high density on a printed board to realize high density of the entire memory module.
노이즈에 강한 패키지를 저비용으로 실현하기 위하여 다층 리드 프레임을 가진 플라스틱 패키지가 개발되어 왔다. 저 노이즈화를 위하여, 인덕턴스 저감은 필수적이다. 그러나, 이러한 플라스틱 패키지의 리드 프레임은 단층의 금속판이기 때문에 기생 인덕턴스가 컸다. 노이즈가 발생하는 경우는 세라믹 다층 패키지를 사용하여, 전원층이나 접지층을 분리하고 기생 인덕턴스를 내려서 배선간에서 발생하는 전자 유도적인 영향을 저감했다. 그러나, 세라믹 패키지는 저노이즈의 장점을 가지지만, 제조비용이 높다는 단점 또한 가진다.In order to realize a noise resistant package at low cost, a plastic package having a multilayer lead frame has been developed. For low noise, inductance reduction is essential. However, the lead frame of this plastic package has a large parasitic inductance because it is a single metal plate. When noise occurs, the ceramic multilayer package is used to separate the power supply layer or the ground layer and lower the parasitic inductance to reduce the electromagnetic inductive effects generated between the wirings. However, the ceramic package has the advantage of low noise, but also has the disadvantage of high manufacturing cost.
도 1은 종래의 실시예에 따른 적층형 패키지의 개략적인 단면도이다.1 is a schematic cross-sectional view of a stacked package according to a conventional embodiment.
도 1을 참조하면, 종래의 적층형 패키지는 SOP, 또는 TSOP와 같은 패키지를 적층하고, 그 각각의 대응하는 아웃 리드들을 가이드(6)을 이용하여 솔더 조인트(Solder joint)에 의하여 전기적으로 연결하고 있다. 도면중, 부호 1과 1'는 반도체 칩, 2와 2'는 와이어, 3과 3'는 아웃리드, 4와 4'는 상기 반도체 칩(1, 1')가 각각 안치되는 패드, 5와 5'는 기판을, 7과 7'는 패키지의 몸체부를 나타낸다.Referring to FIG. 1, a conventional stacked package stacks a package such as SOP or TSOP and electrically connects respective corresponding out leads by a solder joint using a guide 6. . 1 and 1 'are semiconductor chips, 2 and 2' are wires, 3 and 3 'are outlead, 4 and 4' are pads on which the semiconductor chips 1 and 1 'are placed, respectively, 5 and 5 'Represents the substrate, and 7 and 7' represent the body of the package.
그러나, 상기한 종래의 적층형 패키지는 대응하는 리드들을 솔더 조인트에 의하여 서로 연결하므로써, 공정이 복잡해지고, 솔더 조인트 부분에서의 신뢰성에 문제를 가진다. 또한, TSOP과 같은 유형의 패키지를 사용하므로써, 상기 패키지가 외부 인쇄회로기판에서 차지하는 면적이 넓게 되어, 제품의 소형, 박형화에 어려움을 가진다. 아울러, 칩 사이즈 패키지를 적층한 것보다 신호전달이 느리다는 단점을 가진다. 또한, 상기한 구조의 패키지는 동작중 발생한 열의 방출을 위하여 열방출기(Heat sink, or Heat spreader)등을 장착해야 하므로, 제조비용이 상당히 높아지는 문제가 발생된다.However, the conventional laminated package described above has a complicated process by connecting the corresponding leads to each other by solder joints and has a problem in reliability at the solder joint portion. In addition, by using a package of the same type as the TSOP, the package occupies a large area on the external printed circuit board, which makes it difficult to reduce the size and thickness of the product. In addition, it has a disadvantage that signal transmission is slower than stacking chip size packages. In addition, the package of the above structure has to be equipped with a heat sink (Heat sink, or Heat spreader) for the release of heat generated during operation, there is a problem that the manufacturing cost is significantly increased.
따라서, 본 고안은 상기한 문제점을 해결하기 위한 것으로서, 적층된 패키지간의 신호전달 속도를 향상시키고, 패키지가 차지하는 면적을 칩 사이즈에 근접하게 적게 할 수 있는 적층형 반도체 패키지를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a stacked semiconductor package capable of improving the signal transfer speed between stacked packages and reducing the area occupied by the package to be close to the chip size.
도 1은 종래의 실시예에 따른 적층형 반도체 패키지의 단면도.1 is a cross-sectional view of a stacked semiconductor package according to a conventional embodiment.
도 2는 본 고안의 일실시예에 따른 적층형 반도체 패키지의 부분 단면도.2 is a partial cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.
도 3은 도 2의 반도체 패키지를 이용한 적층형 반도체 패키지의 단면도.3 is a cross-sectional view of a stacked semiconductor package using the semiconductor package of FIG. 2.
도 4는 본 고안의 다른 실시예에 따른 적층형 반도체 패키지의 단면도.4 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention.
도 5는 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도.5 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention.
도 6은 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도.6 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10, 30, 50 : 반도체 칩 12, 32 : 본딩 패드10, 30, 50: semiconductor chip 12, 32: bonding pad
14, 34 : 기판 16, 36 : 배선14, 34: substrate 16, 36: wiring
18, 38 : 인너 리드 20 : 연결부재18, 38: inner lead 20: connecting member
22, 42 : 몰딩 화합물 24, 44 : 와이어22, 42: molding compound 24, 44: wire
26, 46 : 솔더 볼26, 46: solder ball
본 고안의 일측면에 따르면, 적층형 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 절연성의 기판; 상기 기판의 저판 위에 안치되고, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 상기 각 측벽면의 상부로부터 상기 반도체 칩의 인접한 가장자리에 이르도록 상기 기판상에 형성된 다수의 인너 리드들; 상기 기판의 밑면에 부착되어, 상기 저판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되며, 외부 인쇄회로기판과의 전기적인 연결을 위한 아웃 리드들; 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 전기적으로 연결하기 위한 제 1 연결수단; 및 상기 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에 형성되어, 상기 제 1 연결수단, 상기 인너 리드들, 및 상기 반도체 칩을 보호하는 보호층을 포함하는 반도체 패키지가 적어도 두 개가 적층되는 적층형 패키지로서, 상기 반도체 패키지중 선택된 하나의 반도체 패키지의 인너 리드들과 나머지 반도체 칩의 아웃 리드들간을 전기적으로 연결하는 제 2 연결수단을 더 포함한다. 상기 아웃 리드들은 솔더 볼을 사용하고 기판과 일체화하여 사용한다.According to an aspect of the present invention, a laminated semiconductor package includes an insulating substrate having a rectangular bottom plate and a pair of sidewalls formed to be perpendicular to the bottom plate along a pair of opposite edges of the bottom plate; A semiconductor chip disposed on a bottom plate of the substrate and having a plurality of bonding pads thereon; A plurality of inner leads formed on the substrate to reach adjacent edges of the semiconductor chip from an upper portion of each sidewall surface; An outer lead attached to a bottom surface of the substrate and electrically connected to the inner leads through wirings formed on the bottom plate, the outer leads for electrical connection with an external printed circuit board; First connecting means for electrically connecting the bonding pads of the semiconductor chip and the inner leads; And a protective layer formed on an upper portion of the portion including the first connecting means, the inner leads, and the semiconductor chip to protect the first connecting means, the inner leads, and the semiconductor chip. A stacked package in which at least two packages are stacked, the package further includes second connecting means for electrically connecting the inner leads of one of the semiconductor packages selected from the semiconductor packages and the out leads of the remaining semiconductor chips. The out leads use solder balls and are integrated with the substrate.
본 고안의 다른 측면에 따르면, 적층형 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 절연성의 기판; 상기 기판의 저판 위에 안치되고, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 상기 각 측벽면의 상부로부터 상기 반도체 칩의 인접한 가장자리에 이르도록 상기 기판상에 형성된 다수의 인너 리드들; 상기 기판의 밑면에 부착되어, 상기 저판에 형성된 배선을 통하여 상기 인너 리드들과 전기적으로 연결되며, 외부 인쇄회로기판과의 전기적인 연결을 위한 아웃 리드들; 상기 반도체 칩의 본딩 패드들과 상기 인너 리드들을 전기적으로 연결하기 위한 제 1 연결수단; 및 상기 제 1 연결수단, 상기 인너리드들, 및 상기 반도체 칩을 포함하는 부분의 상부에 형성되어, 상기 제 1 연결수단, 상기 인너 리드들, 및 상기 반도체 칩을 보호하는 보호층을 포함하는 반도체 패키지가 적어도 하나가 적층되어 있는 제 1 반도체 패키지;According to another aspect of the present invention, a laminated semiconductor package includes an insulating substrate having a rectangular bottom plate and a pair of sidewalls formed to be perpendicular to the bottom plate along a pair of opposite edges of the bottom plate; A semiconductor chip disposed on a bottom plate of the substrate and having a plurality of bonding pads thereon; A plurality of inner leads formed on the substrate to reach adjacent edges of the semiconductor chip from an upper portion of each sidewall surface; An outer lead attached to a bottom surface of the substrate and electrically connected to the inner leads through wirings formed on the bottom plate, the outer leads for electrical connection with an external printed circuit board; First connecting means for electrically connecting the bonding pads of the semiconductor chip and the inner leads; And a protective layer formed on an upper portion of the portion including the first connecting means, the inner leads, and the semiconductor chip to protect the first connecting means, the inner leads, and the semiconductor chip. A first semiconductor package having at least one package stacked thereon;
다수의 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩의 본딩 패드들과 전기적으로 연결되어 있는 인너리드 및 상기 인너리드부터 연장되어 외부로 돌출된 아웃리드를 포함하는 다수의 리드들; 상기 인너리드와 상기 반도체 칩의 본딩 패드들을 전기적으로 연결하는 제 3 연결수단; 및 상기 제 3 연결수단, 인너리드 및 상기 반도체 칩을 포함하는 부분을 둘러싸는 절연성의 몸체부를 포함하는 적어도 하나의 제 2 반도체 패키지를 포함하는 적층형 반도체 패키지로서,A semiconductor chip having a plurality of bonding pads; A plurality of leads including an inner lead electrically connected to bonding pads of the semiconductor chip, and an outer lead extending from the inner lead to protrude outwardly; Third connecting means for electrically connecting the inner lead and the bonding pads of the semiconductor chip; And at least one second semiconductor package including an insulative body portion surrounding the third connecting means, the inner lead, and the portion including the semiconductor chip.
상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상부에 적층되고, 상기 제 2 반도체 패키지의 제 2 연결수단과 상기 제 1 반도체 패키지의 아웃 리드가 전기적으로 연결된다. 여기서, 상기 제 1 반도체 패키지의 아웃 리드들은 솔더 볼이 사용되는 것이 바람직하고, 보다 바람직하게는, 솔더 볼은 기판과 일체화된 상태로 사용된다.The second semiconductor package is stacked on the first semiconductor package, and the second connecting means of the second semiconductor package and the out lead of the first semiconductor package are electrically connected to each other. Here, it is preferable that solder balls are used for the out leads of the first semiconductor package, and more preferably, the solder balls are used in an integrated state with the substrate.
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
<실시예 1><Example 1>
도 2는 본 고안의 실시예에 따른 적층형 반도체 패키지의 부분단면도이고, 도 3은 도2의 반도체 패키지를 하층 패키지로서 사용하여 구성한 적층형 패키지의 구성을 도시한 단면도이다.FIG. 2 is a partial cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view illustrating a configuration of a stacked package formed by using the semiconductor package of FIG. 2 as a lower layer package.
도 2와 도 3을 참조하면, 본 고안의 적층형 반도체 패키지는, 쿼드 플랫 타입으로서, 절연성의 기판(14)을 포함한다. 절연성의 기판(14)은, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는다. 상기 기판(14)의 저판 위에는, 상부에 다수의 본딩 패드(12)들을 갖는 반도체 칩(10)이 안치되어 있다. 상기 기판(14)의 양 측벽면의 상부로부터 반도체 칩의 인접한 가장자리에 이르도록, 상기 기판상에는 다수의 인너 리드(18)들이 형성되어 있다. 상기 기판의 밑면에는 솔더 볼(26)이 배치되어 있으며, 상기 기판(14)에 형성된 배선(16)을 통하여 상기 인너 리드(18)들과 솔더 볼(26)이 전기적으로 연결되어, 외부 인쇄회로기판과의 전기적인 연결을 위한 경로를 제공한다. 상기 반도체 칩(10)의 본딩 패드(12)들과 상기 인너 리드(18)들은 와이어(24)에 의하여 전기적으로 연결되어 있다. 상기 와이어(24)는 반도체 칩이 부착된 바닥면 상에 형성된 인너리드(18)의 부분과 본딩되도록 하는 것이 바람직하다. 또한, 와이어(18), 인너리드(18)들, 및 상기 반도체 칩(10)을 포함하는 부분의 상부에는, 가용성 에폭시 수지나 경화성 에폭시 수지와 같은 몰딩화합물로 된 보호층(22)이 형성되어 있다. 상기 보호층(22)과 기판(14)의 측벽상에 형성된 인너리드(18) 사이에는 다른 패키지가 적층되었을 때, 대응하는 리드들간을 전기적으로 연결하기 위한 연결부재(20)가 삽입되어, 상부를 향하도록 접절되어 있다.2 and 3, the stacked semiconductor package of the present invention is a quad flat type and includes an insulating substrate 14. The insulating substrate 14 has a rectangular bottom plate and a pair of sidewalls formed perpendicular to the bottom plate along a pair of opposite edges of the bottom plate. On the bottom plate of the substrate 14, a semiconductor chip 10 having a plurality of bonding pads 12 thereon is placed. A plurality of inner leads 18 are formed on the substrate so as to reach adjacent edges of the semiconductor chip from the tops of both sidewall surfaces of the substrate 14. Solder balls 26 are disposed on the bottom surface of the substrate, and the inner leads 18 and the solder balls 26 are electrically connected to each other through wires 16 formed on the substrate 14 to form an external printed circuit. Provides a path for electrical connection with the substrate. The bonding pads 12 and the inner leads 18 of the semiconductor chip 10 are electrically connected by wires 24. The wire 24 is preferably bonded to a portion of the inner lead 18 formed on the bottom surface to which the semiconductor chip is attached. In addition, a protective layer 22 made of a molding compound such as a soluble epoxy resin or a curable epoxy resin is formed on the upper portion of the wire 18, the inner leads 18, and the portion including the semiconductor chip 10. have. When another package is stacked between the protective layer 22 and the inner lead 18 formed on the sidewall of the substrate 14, a connecting member 20 for electrically connecting the corresponding leads is inserted thereinto. It is tangentially facing.
도 3을 참조하면, 도 2의 구성을 갖는 반도체 패키지(이하, 하부층 패키지로 언급)는 적층형 패키지에서는 하부층에 위치하고 있다. 그의 상부에는 상기 연결부재(20)을 제외한 다른 부분들이 동일한 구성을 갖는 또 하나의 패키지(이하, 상부층 패키지로 언급)가 그의 보호층(42)이 대향하도록 상기 하부층 패키지 위에 안치되어, 부착되어 있다. 그리고, 상기 연결부재(20)는 포밍(Forming)공정에 의하여 접절되어, 상부층 패키지의 대응하는 솔더 볼(46)에 본딩되어 있다.Referring to FIG. 3, the semiconductor package having the configuration of FIG. 2 (hereinafter referred to as a lower layer package) is located in the lower layer in the stacked package. At the top thereof, another package (hereinafter referred to as an upper layer package) having the same configuration except for the connecting member 20 is placed on the lower layer package so as to face the protective layer 42 thereof. . The connecting member 20 is then joined by a forming process and bonded to a corresponding solder ball 46 of the upper layer package.
상기한 구성의 적층형 반도체 패키지에서, 인너 리드(18, 38)들은 인접한 인너리드들간의 절연을 위하여 상부에 절연막이 부분적으로 코팅된 부분을 포함하도록 구성될 수 있다. 이 경우, 코팅된 부분은 폴리이미드로 이루어진다.In the stacked semiconductor package having the above-described configuration, the inner leads 18 and 38 may be configured to include a portion in which an insulating film is partially coated thereon for insulation between adjacent inner leads. In this case, the coated part consists of polyimide.
한편, 상기한 적층형 반도체 패키지는 적어도 두 개의 반도체 패키지가 적층될 수 있는데, 이 경우, ASIC칩과 같이, 로직 타입의 칩을 갖는 적어도 하나의 제 1 반도체 패키지와, DRAM 또는 SRAM과 같이, 메모리 칩을 갖는 적어도 하나의 제 2 반도체 패키지가 적층된 구조를 가지게 하는 것도 가능하다. 상기한 모든 경우에 있어서, 외부 인쇄회로기판과의 연결을 위하여 솔더 볼을 아웃리드로서 사용하므로써, 실장면적을 줄이는 장점을 가지나, 솔더 볼 이외의 다른 타입의 리드를 사용하는 것도 가능하다.Meanwhile, at least two semiconductor packages may be stacked in the stacked semiconductor package. In this case, at least one first semiconductor package having a logic type chip, such as an ASIC chip, and a memory chip, such as a DRAM or an SRAM, may be used. It is also possible to have a structure in which at least one second semiconductor package having a stacked structure. In all the above cases, the use of solder balls as outleads for connection with an external printed circuit board has the advantage of reducing the mounting area, but other types of leads other than solder balls may be used.
<실시예 2><Example 2>
도 4는 본 고안의 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서,앞서의 실시예와는 달리 상부층 패키지가 연결부재(20)를 가지며, 상기 연결부재(20)의 연장된 단부는 포밍 공정에 의하여 접절되어, 하부층 패키지의 솔더 볼에 본딩되어 있다. 본 실시예에서는, 외부 인쇄회로기판과의 본딩을 위하여 하부층 패키지의 솔더 볼(26)에 본딩된 연결부재(20)의 하부에 추가적으로 솔더 볼을 형성하여 준다.4 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention. Unlike the previous embodiment, the upper layer package has a connection member 20, and an extended end of the connection member 20 is formed in a forming process. Are bonded to the solder balls of the bottom layer package. In this embodiment, the solder ball is additionally formed in the lower portion of the connection member 20 bonded to the solder ball 26 of the lower layer package for bonding with the external printed circuit board.
<실시예 3><Example 3>
도 5는 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 세 개의 반도체 패키지가 적층된 구조를 보여준다. 이처럼, 세 개 이상으로 패키지를 적층하는 경우에는, 두 번째 층 이상의 패키지들은 각 패키지 속에 들어 있는 반도체 칩(30, 50)의 본딩 패드면이 제일 하부층의 반도체 칩(10)의 본딩 패드면과 대향하는 구조를 갖도록 적층된다. 이 때, 상기 연결부재(21)는 각 층의 패키지의 대응하는 솔더 볼에 본딩되도록, 서로에게 대향하는 내측으로 돌출된 구성을 갖는다.5 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention, and shows a structure in which three semiconductor packages are stacked. As described above, in the case of stacking three or more packages, the bonding pad surface of the semiconductor chips 30 and 50 in each package is opposite to the bonding pad surface of the semiconductor chip 10 in the lowermost layer. It is laminated so as to have a structure. At this time, the connecting member 21 has a configuration projecting inwardly facing each other so as to be bonded to the corresponding solder ball of the package of each layer.
<실시예 4><Example 4>
도 6은 본 고안의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 도 2에서 제시된 패키지의 연결부재(20)를 원하는 절곡상태로 포밍하고, 그 상부에는 TSOP형이나 SOJ형의 패키지를 적층한 구조를 갖도록 할 수 있다. 이 경우, 연결부재(23)와 상부층 패키지의 대응하는 아웃리드(3)이 본딩된다.6 is a cross-sectional view of a stacked semiconductor package according to still another embodiment of the present invention. The connecting member 20 of the package shown in FIG. 2 is formed in a desired bent state, and a TSOP type or SOJ type package is stacked thereon. You can have one structure. In this case, the connecting member 23 and the corresponding outlead 3 of the upper layer package are bonded.
이처럼 2층 또는 그 이상의 패키지를 사용하여 외부 인쇄회로기판과 접합을 실시하는 경우, 제일 하부층에서 구성된 기판은 단순한 지지대 역할을 하므로, 회로를 구성할 필요가 없이 적층형 패키지의 구현이 가능하다.When bonding to an external printed circuit board using two or more packages as described above, since the substrate formed in the lowermost layer serves as a simple support, it is possible to implement a stacked package without configuring a circuit.
이상에서 설명한 바와 같이, 본 고안의 적층형 반도체 패키지는 다음과 같은 효과들을 가진다.As described above, the stacked semiconductor package of the present invention has the following effects.
첫 째, 본 고안은 칩 사이즈 패키지에 사용된 기판(단단한 것 및 유연성의 것)에 리드를 형성하거나 필름을 아웃 리드처럼 구성시키므로써, 모든 칩 사이즈 패키지에서 적층형 패키지의 구현이 가능하게 된다.First, the present invention forms a lead on a substrate (hard and flexible) used in a chip size package or configures a film as an out lead, so that a stacked package can be implemented in all chip size packages.
둘 째, 기존의 TSOP나 QFP 패키지를 적층시 기판을 이용하므로써, 전기적인 신호전달의 지연이 방지된다.Second, by using a substrate when stacking an existing TSOP or QFP package, delay of electrical signal transmission is prevented.
셋 째, 열 방출이 용이한 기판을 사용하므로써, 열 방출판이 불필요하게 되므로, 제조비용이 낮아진다.Third, the use of a substrate that facilitates heat dissipation eliminates the need for a heat dissipation plate, thereby lowering the manufacturing cost.
넷 째, 볼 그리드 어레이 기판에 리드나 패턴 필름을 부착하므로써, 볼 그리드 어레이 타입의 패키지들을 적층형으로 구성하는 것을 가능하게 한다.Fourth, by attaching a lead or a pattern film to the ball grid array substrate, it is possible to configure a ball grid array type of packages in a stacked type.
다섯 째, 메모리 칩을 포함하는 반도체 패키지와 논리 칩을 포함하는 반도체 칩을 적층형으로 구성하는 것이 가능하며, 다 핀의 패키지에서도 적층을 가능하게 한다.Fifth, it is possible to configure a semiconductor package including a memory chip and a semiconductor chip including a logic chip in a stacked type, and stacking is possible even in a multi-pin package.
여기에서는 본 고안의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970040831U KR200295665Y1 (en) | 1997-12-26 | 1997-12-26 | Stacked Semiconductor Package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970040831U KR200295665Y1 (en) | 1997-12-26 | 1997-12-26 | Stacked Semiconductor Package |
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ID=49329008
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970040831U KR200295665Y1 (en) | 1997-12-26 | 1997-12-26 | Stacked Semiconductor Package |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592785B1 (en) * | 2000-01-06 | 2006-06-26 | 삼성전자주식회사 | Stack package stacking chip scale packageCSP |
| KR100631939B1 (en) * | 2002-07-16 | 2006-10-04 | 주식회사 하이닉스반도체 | A semiconductor device which is formed by stacking a bga package and a tsop package |
| KR100687687B1 (en) * | 1999-09-01 | 2007-02-28 | 소닉블루 인코포레이티드 | Multichip module packaging method |
| KR100749141B1 (en) * | 2006-01-11 | 2007-08-14 | 삼성전기주식회사 | Package on package substrate and the manufacturing method thereof |
-
1997
- 1997-12-26 KR KR2019970040831U patent/KR200295665Y1/en not_active IP Right Cessation
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|---|---|---|---|---|
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| KR100592785B1 (en) * | 2000-01-06 | 2006-06-26 | 삼성전자주식회사 | Stack package stacking chip scale packageCSP |
| KR100631939B1 (en) * | 2002-07-16 | 2006-10-04 | 주식회사 하이닉스반도체 | A semiconductor device which is formed by stacking a bga package and a tsop package |
| KR100749141B1 (en) * | 2006-01-11 | 2007-08-14 | 삼성전기주식회사 | Package on package substrate and the manufacturing method thereof |
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|---|---|
| KR200295665Y1 (en) | 2003-02-12 |
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