KR19990026585A

KR19990026585A - Gray voltage generator circuit of liquid crystal display

Info

Publication number: KR19990026585A
Application number: KR1019970048784A
Authority: KR
Inventors: 홍윤택; 김석태
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-25
Filing date: 1997-09-25
Publication date: 1999-04-15

Abstract

이 발명은 전압 분할과 시간 분할의 개념을 동시에 적용하여 다수의 계조 전압을 발생하는 계조 전압 발생 회로에 관한 것으로서,The present invention relates to a gray scale voltage generating circuit that generates a plurality of gray scale voltages by simultaneously applying the concepts of voltage division and time division.

n비트의 디지탈 데이터중 임의 비트의 디지탈 데이터에 대응하는 포지티브 계조 전압을 직렬 저항에 의한 기준 전압 분할 방식에 의해 생성하고 입력된 디지탈 데이터에 따라 각 액정 화소에 인가할 계조 전압을 선택하여 내보내는 포지티브 뱅크, 포지티브 뱅크와 동일한 방법으로 네가티브 계조 전압을 생성하고 입력된 디지탈 데이터에 따라 각 액정 화소에 인가할 계조 전압을 선택하여 내보내는 네가티브 뱅크, n비트의 디지탈 데이터 중 나머지 비트의 디지탈 데이터를 선택 제어 신호로 입력받고 다수의 시간 분할 신호를 데이터 신호로 입력받아 선택 제어 신호에 따라 하나의 시간 분할 신호를 선택하여 내보내는 다수의 선택 수단, 그리고 각 선택 수단을 통해 선택된 시간 분할 신호에 의해 설정된 시간 동안 상기 포지티브 뱅크 또는 네가티브 뱅크로부터 출력된 계조 전압을 각 액정 화소에 인가하는 출력 버퍼를 포함한다.Positive bank that generates positive gray scale voltage corresponding to digital data of any bit among n bits of digital data by reference voltage division method by series resistance, and selects and outputs gray scale voltage to be applied to each liquid crystal pixel according to input digital data. The negative bank generates negative gray voltage in the same way as the positive bank, selects and exports the gray voltage to be applied to each liquid crystal pixel according to the input digital data, and the digital data of the remaining bits of the n bits of digital data is used as the selection control signal. A plurality of selection means for receiving and receiving a plurality of time division signals as data signals and selecting and outputting one time division signal according to a selection control signal, and the positive bank for a time set by a time division signal selected by each selection means. Or negative The gray level voltage output from the chroma an output buffer to be applied to each liquid crystal pixel.

Description

액정 표시 장치의 계조 전압 발생 회로Gray voltage generator circuit of liquid crystal display

이 발명은 액정 표시 장치의 계조 전압 발생 회로에 관한 것으로서, 더욱 상세하게는 전압 분할과 시간 분할의 개념을 동시에 적용하여 다수의 계조 전압을 발생하는 계조 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gray scale voltage generating circuit of a liquid crystal display, and more particularly, to a gray scale voltage generating circuit that generates a plurality of gray scale voltages by simultaneously applying the concepts of voltage division and time division.

일반적으로, 박막 트랜지스터-액정 표시 장치(TFT-LCD)는 개인용 컴퓨터의 그래픽 제어기로부터 전송되는 n비트의 R, G, B 디지탈 데이터를 입력받아, 이를 액정의 전압-투과율 곡선(voltage-transmittance curve) 특성에 따라 단계적으로 분압된 계조 전압(6비트의 경우 2⁶(64)계조, 8비트의 경우 2⁸(256)계조) 중 하나의 전압으로 변환하여 액정에 인가함으로써 화상 정보를 표시하는 장치이다.In general, a thin film transistor-liquid crystal display device (TFT-LCD) receives n-bit R, G, and B digital data transmitted from a graphic controller of a personal computer, and uses the liquid crystal voltage-transmittance curve. It is a device that displays image information by converting it into one of gray level voltage (2 ⁶ (64) gradation for 6 bit, 2 ⁸ (256) gradation for 8 bit) divided according to characteristics and applying it to the liquid crystal. .

이러한 박막 트랜지스터-액정 표시 장치의 향후 개발 방향은 고정세, 대형화 및 멀티미디어를 대응한 풀-컬러(1670만 컬러)화이다. 그리고 이러한 풀-컬러 지원 기능을 위해 현재 상용화 예정인 액정 표시 장치의 계조 전압 발생 회로는, 주로 컬러당 입력되는 8비트의 디지탈 데이터에 대응하는 256단계의 계조 전압을 발생하는 구조로 개발되고 있다.The future development direction of such a thin film transistor-liquid crystal display device is full-color (16.7 million colors) with high definition, large size, and multimedia. The gray scale voltage generation circuit of the liquid crystal display, which is currently commercialized for such a full-color support function, has been developed with a structure that generates 256 gray scale voltages corresponding to 8 bits of digital data input per color.

종래의 계조 전압 발생 회로에서 256단계의 계조 전압을 발생하는 방법을 도 1에서 도시하고 있는데, 계조 전압 발생 회로는 대향 전극 전압(Vcom)을 기준으로 5V의 전압 범위 내에서 내부의 직렬 저항을 통한 기준 전압의 전압 분할로 얻어지는 256단계의 계조 전압(V1∼V256)을 출력한다.1 illustrates a method for generating 256 levels of gray voltages in a conventional gray voltage generator circuit. The gray voltage generator circuit may be formed by using an internal series resistor within a voltage range of 5V based on the counter electrode voltage Vcom. The gray scale voltages V1 to V256 of 256 levels obtained by voltage division of the reference voltage are output.

그리고 액정 표시 장치의 칼럼 드라이브 IC는, 발생된 256단계의 계조 전압(V1∼V256) 중 하나의 계조 전압을 8비트 디지탈 데이터에 따라 선택하여 레드, 그린, 블루의 각 액정 화소에 인가함으로써 1670만(256×256×256) 컬러를 구현할 수 있게 된다. 이 때, 액정이라는 물질이 직류 전압을 계속 인가받는 경우에 열화되는 특성을 가지고 있으므로, 실제로 액정 화소에는 대향 전극 전압(Vcom)을 기준으로 1수평 주기(1H)마다 반전되는 포지티브 계조 전압과 네가티브 계조 전압을 인가하여 구동해야 한다.The column drive IC of the liquid crystal display device selects one gray level voltage among the generated 256 gray level voltages (V1 to V256) according to 8-bit digital data and applies it to each of the red, green, and blue liquid crystal pixels, thereby providing 16.7 million. (256 × 256 × 256) colors can be realized. In this case, since the liquid crystal material deteriorates when a direct current voltage is continuously applied, the liquid crystal pixel actually has a positive gray voltage and a negative gray level that are inverted every one horizontal period 1H based on the counter electrode voltage Vcom. It should be driven by applying voltage.

그러나, 이와 같은 8비트 디지탈 칼럼 드라이브 IC용 계조 전압 발생 회로의 개발시, 발생되는 계조 전압간의 편차(offset voltage)가 10mV 이하가 되도록 고정세로 설계되어야 한다는 어려움이 있는데, 이는 액정의 전압-투과율 곡선의 선형 영역에서 각 계조 전압간의 간격이 수십 mV 단위로 구분되어지기 때문이다.However, in the development of such a gray voltage generator circuit for 8-bit digital column drive IC, there is a difficulty in that it must be designed with high definition so that the offset voltage between generated gray voltages is 10 mV or less, which is a voltage-transmittance curve of liquid crystal. This is because the intervals between grayscale voltages are divided in units of several tens of mV in the linear region of.

또한, 박막 트랜지스터-액정 표시 장치 모듈의 소비 전력 절감을 위해 문턱 전압(threshold voltage)이 낮은 액정의 사용이 바람직하기 때문에, 즉 대향 전극 전압을 기준으로 한 액정 구동 전압의 레벨이 5V에서 점차 낮아져서 개발됨에 따라 발생되는 계조 전압 편차의 최소화가 큰 문제로 대두되고 있다.In addition, in order to reduce power consumption of the thin film transistor-liquid crystal display module, it is preferable to use a liquid crystal having a low threshold voltage, that is, the level of the liquid crystal driving voltage based on the counter electrode voltage is gradually lowered at 5V. As a result, minimization of the gradation voltage deviation generated is a big problem.

더욱이, 상용화되고 있는 계조 전압 발생 회로는 웨이퍼(wafer)당 네트 다이(net die)수를 증가시키기 위해 0.6μm 이하의 C-MOS 공정으로 제작되고 있어, 10mV 이하의 계조 전압 편차를 유지하기 위해서는 공정상의 설계 규정이 상당히 정교하게 제어되어야 한다는 어려움이 있다.Furthermore, commercially available gradation voltage generation circuits are manufactured in a C-MOS process of 0.6 μm or less to increase the number of net dies per wafer, and in order to maintain gradation voltage deviation of 10 mV or less, There is a difficulty that the design rules of the statue must be controlled very precisely.

따라서 이 발명의 과제는 상기한 어려움을 해결하기 위한 것으로서, 직렬 저항에 의한 전압 분할과 동시에 발생된 각 단계의 계조 전압의 평균값이 일정하게 차이나도록 시간 분할을 하여 다수의 계조 전압을 발생함으로써 제작 공정상의 마진을 크게 확보하고 설계를 용이하게 하는 계조 전압 발생 회로를 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the above-mentioned difficulty, and the production process is performed by generating a plurality of gray voltages by time division so that the average value of the gray voltages at each step generated at the same time as the voltage division by the series resistance is constant The present invention provides a gray scale voltage generation circuit that secures a large margin of a phase and facilitates a design.

도 1은 종래 기술에 따른 256 계조 전압 발생의 원리도,1 is a principle diagram of 256 gray voltage generation according to the prior art;

도 2는 이 발명의 기본 개념에 따른 256 계조 전압 발생의 원리도,2 is a principle diagram of 256 gray voltage generation according to the basic concept of the present invention;

도 3은 이 발명의 실시예에 따른 256 계조 전압 발생 회로도,3 is a circuit diagram illustrating 256 gray voltage generation according to an embodiment of the present invention;

도 4는 이 발명의 실시예에 따른 시간 분할 신호의 타이밍도이다.4 is a timing diagram of a time division signal according to an embodiment of the present invention.

상기의 과제를 달성하기 위한 이 발명은,This invention for achieving said subject,

n비트의 디지탈 데이터중 임의 비트의 디지탈 데이터에 대응하는 포지티브 계조 전압을 직렬 저항에 의한 기준 전압 분할 방식에 의해 생성하고, 상기 입력된 디지탈 데이터에 따라 각 액정 화소에 인가할 계조 전압을 선택하여 내보내는 포지티브 뱅크,Generating a positive gray voltage corresponding to an arbitrary bit of digital data among n bits of digital data by a reference voltage division method using a series resistor, and selecting and exporting a gray voltage to be applied to each liquid crystal pixel according to the input digital data. Positive Bank,

상기 포지티브 뱅크와 동일한 방법으로 네가티브 계조 전압을 생성하고, 상기 입력된 디지탈 데이터에 따라 각 액정 화소에 인가할 계조 전압을 선택하여 내보내는 네가티브 뱅크,A negative bank generating a negative gray voltage in the same manner as the positive bank, and selecting and exporting a gray voltage to be applied to each liquid crystal pixel according to the input digital data;

상기 n비트의 디지탈 데이터 중 나머지 비트의 디지탈 데이터를 선택 제어 신호로 입력받고 다수의 시간 분할 신호를 데이터 신호로 입력받아, 상기 선택 제어 신호에 따라 하나의 시간 분할 신호를 선택하여 내보내는 다수의 선택 수단, 그리고A plurality of selection means for receiving digital data of the remaining bits of the n-bit digital data as a selection control signal, receiving a plurality of time division signals as a data signal, and selecting and exporting one time division signal according to the selection control signal; , And

상기 각 선택 수단을 통해 선택된 시간 분할 신호에 의해 설정된 시간 동안 상기 포지티브 뱅크 또는 네가티브 뱅크로부터 출력된 계조 전압을 각 액정 화소에 인가하는 출력 버퍼를 포함한다.And an output buffer for applying the gray scale voltage output from the positive bank or the negative bank to each liquid crystal pixel for a time set by the time division signal selected by the selection means.

이하, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 이 발명의 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

도 3은 이 발명의 실시예에 따른 256 계조 전압 발생 회로도이다.3 is a circuit diagram illustrating 256 gray voltage generation according to an embodiment of the present invention.

도 3에서 도시한 바와 같이, 이 발명의 실시예에 따른 256 계조 전압 발생 회로는 R, G, B 각 화소에 인가할 256 단계의 계조 전압을 발생하기 위해 8비트의 디지탈 데이터(D0∼D7)를 입력받는다.As illustrated in FIG. 3, the 256 gray voltage generator according to the embodiment of the present invention uses 8-bit digital data D0 to D7 to generate 256 gray levels to be applied to each of the R, G, and B pixels. Get input.

포지티브 뱅크(100)는, 8비트의 디지탈 데이터(D0∼D7) 중 최하위 비트(LSB; least significant bit)로부터 6비트의 디지탈 데이터(D0∼D5)만을 입력받아 생성된 64개의 포지티브 계조 전압(Vp1∼Vp64) 중 각 액정 화소에 인가할 계조 전압을 선택하여 내보낸다.The positive bank 100 receives 64 positive gray level voltages Vp1 generated by receiving only 6 bits of digital data D0 to D5 from the least significant bit LSB among the 8 bits of digital data D0 to D7. The gradation voltage to be applied to each liquid crystal pixel among ˜Vp64) is selected and exported.

네가티브 뱅크(200)는, 포지티브 뱅크(100)와 동일한 방법으로 6비트의 디지탈 데이터(D0∼D5)를 입력받아 생성된 64개의 네가티브 계조 전압(Vn1∼Vn64) 중 각 액정 화소에 인가할 계조 전압을 선택하여 내보낸다.The negative bank 200 receives the six-bit digital data D0 to D5 in the same manner as the positive bank 100, and the gray voltage to be applied to each liquid crystal pixel among the 64 negative gray voltages Vn1 to Vn64 generated. Select to export.

멀티플렉서(310, 320)는, 8비트의 디지탈 데이터(D0∼D7) 중 나머지 2비트의 디지탈 데이터(D6∼D7)를 선택 제어 신호로 입력받고 4개의 시간 분할 신호(CTRL1∼CTRL4)를 데이터 신호로 입력받아, 선택 제어 신호(D6∼D7)에 따라 하나의 시간 분할 신호를 선택하여 내보낸다.The multiplexers 310 and 320 receive the remaining two bits of digital data D6 to D7 of the 8-bit digital data D0 to D7 as the selection control signal, and receive the four time division signals CTRL1 to CTRL4 as data signals. Is inputted, and one time division signal is selected and output in accordance with the selection control signals D6 to D7.

출력 버퍼(400)는, 각 멀티플렉서를 통해 선택된 시간 분할 신호에 의해 설정된 시간 동안 포지티브 뱅크(100) 또는 네가티브 뱅크(200)로부터 출력된 계조 전압을 각 액정 화소에 인가한다. 출력 버퍼(400)의 내부에는 3개의 아날로그 스위치(SW1∼SW3)가 포함되어 있는데, 포지티브 및 네가티브 뱅크(100, 200)의 출력 단자와 각각 연결되는 두 개의 아날로그 스위치(SW1, SW2)는 멀티플렉서의 출력 신호를 스위치 제어 신호로 입력받아 온, 오프가 제어됨으로써 선택된 포지티브 및 네가티브 계조 전압을 내보내는 시간을 제어할 수 있게 한다. 그리고 다른 하나의 아날로그 스위치(SW3)는 1수평주기(1H)마다 반전되는 신호(RVS)에 의해 스위칭이 제어되어 1수평 주기(1H)마다 선택된 포지티브 계조 전압과 네가티브 계조 전압을 번갈아가며 액정 화소에 인가할 수 있도록 한다.The output buffer 400 applies the gray scale voltage output from the positive bank 100 or the negative bank 200 to each liquid crystal pixel for a time set by the time division signal selected through each multiplexer. Three analog switches SW1 to SW3 are included in the output buffer 400. Two analog switches SW1 and SW2 connected to the output terminals of the positive and negative banks 100 and 200, respectively, are connected to the multiplexer. The output signal is input as a switch control signal, and the on / off is controlled to control the time for outputting the selected positive and negative gradation voltages. The other analog switch SW3 is controlled by a signal RVS which is inverted every one horizontal period 1H so that the positive and negative gray level voltages are alternately selected for each one horizontal period 1H. Allow it to be authorized.

1수평 주기마다 반전되는 신호(RVS)와 시간 분할 신호(CTRL1∼CTRL4)의 타이밍도를 도 4에서 도시하고 있는데, 출력 버퍼(400)의 아날로그 스위치(SW1, SW2) 제어 신호로서 시간 분할 신호(CTRL2∼CTRL4) 중 하나의 신호가 인가되는 경우에 오프 듀티(off duty)인 T1, T2 또는 T3 동안은 아날로그 스위치(SW1, SW2)가 오프되어 선택된 계조 전압이 액정 화소에 인가되지 않으므로, 결국 각 단계의 계조 전압의 평균 전압(root mean square; rms)을 조절하여 계조 전압간의 편차 전압을 적절하게 조절할 수 있게 한다.The timing diagrams of the signals RVS and the time division signals CTRL1 to CTRL4 which are inverted every one horizontal period are shown in FIG. 4. The time division signals (A) as control signals of the analog switches SW1 and SW2 of the output buffer 400 are shown in FIG. When one of the signals CTRL2 to CTRL4 is applied, the analog switches SW1 and SW2 are turned off during the off duty T1, T2 or T3 so that the selected grayscale voltage is not applied to the liquid crystal pixel. By adjusting the root mean square (rms) of the gradation voltage of the step, it is possible to properly adjust the deviation voltage between the gradation voltages.

도 2는 이 발명의 개념에 따른 256 계조 전압 발생의 원리도로서, 도 2에서 도시한 바와 같이 실제로 액정 화소에 인가되는 각 단계의 계조 전압의 평균값이 V1(rms)V2(rms)V3(rms)V4(rms)...의 관계가 되도록 계조 전압을 시간 분할함으로써 전압 분할 방식에 의해 단지 64단계의 계조 전압만을 발생하고도 용이하게 256단계의 계조 전압을 발생할 수 있게 된다.FIG. 2 is a principle diagram of 256 gray voltage generation according to the concept of the present invention, and as shown in FIG. 2, an average value of gray voltages of each step actually applied to the liquid crystal pixel is V1 (rms) V2 (rms) V3 (rms By dividing the gradation voltage so that the relationship of V4 (rms) ..., it is possible to generate only 256 gradation voltages and easily generate 256 gradation voltages by the voltage division method.

따라서 이 발명의 효과는, 계조 전압을 발생하는 데에 있어서 직렬 저항에 의한 전압 분할과 동시에 액정 화소에 인가되는 각 단계의 계조 전압의 평균값이 일정하게 차이나도록 시간 분할을 함으로써 제작 공정상의 마진을 크게 확보하고 설계를 용이하게 할 수 있다는 것이다.Therefore, the effect of the present invention is that the time division is performed so that the average value of the gradation voltages applied to the liquid crystal pixels is constant at the same time as the voltage division by the series resistance in generating the gradation voltage, thereby greatly increasing the margin in the manufacturing process. To make it easier to design.

Claims

상기 각 선택 수단을 통해 선택된 시간 분할 신호에 의해 설정된 시간 동안 상기 포지티브 뱅크 또는 네가티브 뱅크로부터 출력된 계조 전압을 각 액정 화소에 인가하는 출력 버퍼를 포함하는 액정 표시 장치의 계조 전압 발생 회로.And an output buffer for applying the gray voltage output from the positive bank or the negative bank to each liquid crystal pixel for a time set by the time division signal selected by each selection means.

제1항에서,In claim 1,

상기 다수의 시간 분할 신호는,The plurality of time division signals,

액정 화소에 인가되는 각 단계의 계조 전압의 평균값을 조절할 수 있도록 1수평 주기 내에서 서로 다른 온 듀티와 오프 듀티를 갖는 액정 표시 장치의 계조 전압 발생 회로.A gray voltage generator circuit of a liquid crystal display device having different on duty and off duty within one horizontal period so as to adjust an average value of the gray voltages of each step applied to the liquid crystal pixel.