KR19990011139A - VISAI Semiconductor Lead Frame and Manufacturing Method Thereof - Google Patents
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Abstract
리이드프레임용 소재를 전처리하는 세정 단계; 상기 소재 양면에 포토 레지스트를 도포하는 포토 레지스트 코팅 단계; 상기 소재를 노광하는 노광 단계; 상기 소재를 현상하는 현상단계; 상기 소재를 에칭액으로 반에칭하는 1차 에칭 단계; 상기 소재를 정밀 전해 에칭A cleaning step of pretreating the material for the lead frame; Photoresist coating step of applying photoresist on both sides of the material; An exposure step of exposing the material; Developing the material; A primary etching step of semi-etching the material with an etchant; Precision electrolytic etching of the material
하는 2차 에칭 단계; 및 상기 레지스트를 박리하는 포토 레지스트 박리 단계;를 포함하는 비지에이 반도체 리이드프레임과 그 제조방법에 관한 것으로서, 비지에이 반도체 패키지와 같은 반도체 리이드프레임과 범프 구조를 동시에 가지는 패키지를 제조하는데 있어서, 반도체 리이드프레임에 일반적으로 행하는 반 에칭 후, 미세한 에칭 두께를 조절하기 위하여 전해 에칭을 행함으로써 범프의 높이를 정확하게 조절가능하고, 반도체 리이드프레임에 발생하는 스머트같은 이물질를 용이하게 제거할 수 있다.A secondary etching step; And a photoresist stripping step of stripping the resist. The present invention relates to a BG semiconductor lead frame including a semiconductor lead frame, such as a BG semiconductor package, and to manufacturing a package having a bump structure at the same time. After the half etching normally performed on the frame, the height of the bumps can be precisely adjusted by electrolytic etching to control the fine etching thickness, and foreign matters such as smut generated in the semiconductor lead frame can be easily removed.
Description
본 발명은 비지에이(BGA,ball grid array) 반도체 리이드프레임과 그 제조방법에 관한 것으로서, 보다 상세하게는 비지에이 반도체 리이드프레임의 미세한 에칭층 조절이 가능하도록 방법이 개선된 비지에이 반도체 리이드프레임과 그 제조방법에 관한 것이다.The present invention relates to a ball grid array (BGA) semiconductor lead frame and a method of manufacturing the same, and more particularly, to a BGA semiconductor lead frame having improved methods to enable fine etching layer control of the BGA semiconductor lead frame. It relates to a manufacturing method.
일반적으로, 반도체 패키지는 집적 회로 칩(chip)을 리이드프레임에 지지하여 다른 부품과의 조립 과정을 거쳐 이루어지게 되는 것으로서, 이때, 리이드프레임의 리이드가 반도체 패키지의 내부와 외부를 연결하여 주는 도선의 역할을 하게 된다.In general, a semiconductor package is formed through an assembly process with other components by supporting an integrated circuit chip on a lead frame. In this case, the lead of the lead frame connects the inside and the outside of the semiconductor package. It will play a role.
이러한 반도체 패키지는 반도체 칩과, 반도체 칩과 기판상의 패턴을 전기적으로 연결하는 리이드를 가지는 리이드프레임과, 리이드와 반도체 칩의 전극을 와이어 본딩(wire bonding)에 의하여 연결하는 골드 와이어와, 상기 반도체 칩, 리이드프레임, 골드 와이어를 외부로부터 보호하는 봉지재를 구비한다.Such a semiconductor package includes a lead frame having a semiconductor chip, a lead electrically connecting the semiconductor chip and a pattern on the substrate, a gold wire connecting a lead and an electrode of the semiconductor chip by wire bonding, and the semiconductor chip. And a sealing material for protecting the lead frame and the gold wire from the outside.
이와 같은 반도체 패키지는 그 구조나 기능에 따라 칩 온 보드(chip on board,COB) 패키지, 리드 온 칩(lead on chip,LOC) 패키지, 비지에이(BGA) 패키지등 여러 가지로 구분된다. 특히, 비지에이 반도체 패키지는 반도체 리이드프레임의 리이드부와 외부 기판과의 연결단자 사이에 솔더 범프(solder bump)를 개재시켜서, 반도체 패키지내의 칩(chip)과 외부 기판이 상호 전기적으로 연결되도록 구성된다.Such semiconductor packages are classified into a chip on board (COB) package, a lead on chip (LOC) package, and a BGA package according to the structure or function thereof. In particular, the BG semiconductor package is configured such that a chip in the semiconductor package and an external substrate are electrically connected to each other through a solder bump between a lead of the semiconductor lead frame and a connection terminal between the external terminal and the lead. .
종래의 반도체 패키지에 사용되는 리이드프레임은 미쓰비시 가스 케미컬의 비티수지(BT-resin)를 사용하여 만들어졌다. 이 경우에 인쇄회로기판 에칭방법을 이용하여 제조되는 박판형 기판과 동일하게 리이드프레임이 제조되어 이를 적층하여 사용하게 되고, 리이드프레임에서의 입출력 단자의 연결은 기판 내부에 관통공을 가공하여 상하를 통전시켜 연결하고 있다. 최근에 개발된 비지에이 반도체 패키지로는 후지쓰(Fujitsu)에서 개발한 반도체 리이드프레임형 미세피치(fine pitch) 반도체 패키지가 있는데, 이것은 반도체 리이드프레임의 상부와 하부를 차례로 반에칭하여 단자를 제작하는 방법을 사용한다.Lead frames used in conventional semiconductor packages are made using Mitsubishi Gas Chemical's BT-resin. In this case, the lead frame is manufactured in the same way as a thin plate manufactured by using a printed circuit board etching method, and stacked and used. The connection of the input / output terminals in the lead frame is performed by processing through holes in the board to conduct electricity up and down. Is connecting. Recently developed BIGEIC package is a semiconductor lead frame fine pitch semiconductor package developed by Fujitsu, which is a method of manufacturing terminals by semi-etching the upper and lower parts of the semiconductor lead frame in turn. Use
도 1은 통상적인 비지에이 반도체 패키지(10)의 일 예를 도시한 것이다.1 illustrates an example of a typical BG semiconductor package 10.
도면을 참조하면, 상기 비지에이 반도체 패키지(10)는 반도체 칩(11)과, 상기 반도체 칩(11)을 탑재하는 패드부(12)와, 상기 반도체 칩(11)과 골드 와이어(13)에 의하여 와이어 본딩되는 리이드부(14)와, 상기 리이드부(14)의 아랫면에 형성되어 외부 기판(16)과 접속되는 솔더 범프(15)를 구비한다. 그리고, 상기 칩(11) 등은 외부로부터 보호하기 위하여 봉지재(17)로써 외부를 봉지한다.Referring to the drawings, the semiconductor package 10 includes a semiconductor chip 11, a pad portion 12 on which the semiconductor chip 11 is mounted, the semiconductor chip 11, and a gold wire 13. And a solder bump 15 formed on the lower surface of the lead portion 14 and connected to the external substrate 16. In addition, the chip 11 or the like is sealed outside with an encapsulant 17 to protect it from the outside.
이와 같은 비지에이 반도체 패키지를 제조하기 위해서는 반 에칭(half etching) 방식을 이용하여 반도체 리이드프레임을 먼저 제조하여야 한다. 즉, 도 2에 나타낸 바와 같이, 반도체 리이드프레임의 설계가 완료된 상태에서 소재의 양 면을 전처리하는 세정 단계(21), 포토 레지스트(photo resist) 코팅 단계(22), 노광 단계(23), 현상 단계(24), 에칭 단계(25), 박리 단계(26), 그리고 후처리 단계로서 플레이팅(plating) 단계, 테이핑(taping) 단계 등으로 이루어진다.In order to manufacture such a semiconductor package, a semiconductor lead frame must first be manufactured by using a half etching method. That is, as shown in Figure 2, the cleaning step 21, the photoresist coating step 22, the exposure step 23, the development step of pretreating both sides of the material in the state that the design of the semiconductor lead frame is completed It consists of a step 24, an etching step 25, a stripping step 26, and a plating step, a taping step and the like as a post-treatment step.
즉, 세정 단계(21)에서 포토 레지스트 코팅전에 소재에 부착된 불순물을 제거하고, 상기 포토 레지스트 코팅 단계(22)에서 감광성 수지막인 포토 레지스트를 소재의 양 표면에 균일하게 도포한다. 상기 포토 레지스트는 광조사에 의해 감광 부분이 현상액에 녹지 않는 네가티브형(negative type)이거나 가용되는 포지티브형(positive type) 성질을 가진 수지 성분이다.That is, in the cleaning step 21, impurities attached to the material are removed before the photoresist coating, and in the photoresist coating step 22, the photoresist, which is a photosensitive resin film, is uniformly applied to both surfaces of the material. The photoresist is a resin component having a negative type or a positive type property in which a photosensitive portion is not dissolved in a developer by light irradiation.
상기와 같이 포토 레지스트의 도포가 완료되면, 노광 단계(23)에서 포토 레지스트를 도포한 소재위에 제작하고자 하는 형상과 동일한 패턴이 형성된 필름이나 유리로 된 포토 마스크(photo mask)를 올려 놓고 광을 조사하여 제품 형상을 노광한다.When the application of the photoresist is completed as described above, a photo mask made of a film or glass on which the same pattern as the shape to be manufactured is formed on the material to which the photoresist is applied in the exposure step 23 is irradiated with light. To expose the product shape.
그리고, 상기 현상 단계(24)에서 빛이 조사된 부분의 포토 레지스트막을 소정의 패턴으로 현상시키고, 상기 에칭 단계(25)에서 화학적 에칭 방식에 의하여 포토 레지스트가 도포되지 아니한 소재의 표면을 부식시키고, 상기 박리 단계(26)에서 반도체 리이드프레임에 잔존하는 포토 레지스트를 제거한다.Then, the photoresist film of the portion irradiated with light in the developing step 24 is developed in a predetermined pattern, and in the etching step 25, the surface of the material on which the photoresist is not applied by the chemical etching method is corroded, In the exfoliation step 26, the photoresist remaining in the semiconductor lead frame is removed.
이와 같은 방법으로 완성된 반도체 리이드프레임은 다른 부품, 예를 들면 기억 소자인 반도체 칩 등과의 조립 과정을 거치고, 리이드부 아랫면엔 솔더 범프(solder bump)를 부착하여 비지에이 반도체 패키지를 이루게 된다.The semiconductor lead frame completed in this manner is assembled with other components, for example, a semiconductor chip, which is a memory device, and a solder bump is attached to the bottom of the lead to form a BIG semiconductor package.
반도체 리이드프레임의 반 에칭방식은 이후 공정에서 범프가 리이드부에 부착될 때 범프의 높이를 정확하게 맞추기 위해서 반 에칭된 리이드부의 두께 조절이 필수적이다. 그러나,종래의 반 에칭 기술로서는 정확한 에칭층 두께를 조절하기가 어렵다. 또한, 에칭후 반 에칭된 영역에 적갈색의 스머트(smut) 같은 흑색의 이물질이 발생하게 된다.In the semi-etching method of the semiconductor lead frame, it is necessary to control the thickness of the semi-etched lead portion in order to accurately match the height of the bump when the bump is attached to the lead portion in a subsequent process. However, with the conventional anti-etching technique, it is difficult to control the exact etching layer thickness. In addition, black foreign matter such as reddish brown smut is generated in the semi-etched region after etching.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비지에이 반도체리이드프레임의 제조시, 반도체 리이드프레임의 에칭 단계에서 전해 에칭을 행하여 미세한 에칭층의 두께 조절이 가능하도록 구조가 개선된 비지에이 반도체 리이드프레임과 그 제조방법에 관한 것이다.The present invention has been made to solve the above problems, the manufacturing of the BG semiconductor lead frame, the structure is improved to enable the fine etching layer thickness adjustment by performing electrolytic etching in the etching step of the semiconductor lead frame A semiconductor lead frame and a method of manufacturing the same.
도 1은 통상적인 비지에이 반도체 패키지를 개략적으로 도시한 단면도,1 is a schematic cross-sectional view of a typical BG semiconductor package;
도 2는 종래의 반도체 리이드프레임을 제조하는 공정을 도시한 순서도,2 is a flowchart illustrating a process of manufacturing a conventional semiconductor lead frame;
도 3은 본 발명에 따른 반도체 리이드프레임을 제조하는 공정을 도시한 순서도.3 is a flowchart illustrating a process of manufacturing a semiconductor lead frame according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10. 비지에이 반도체 패키지 11. 반도체 칩10. BG semiconductor package 11. Semiconductor chip
12. 패드부 13. 골드 와이어12. Pad portion 13. Gold wire
14. 리이드부 15. 범프14. Lead part 15. Bump
16. 외부 기판16. External board
상기와 같은 목적을 달성하기 위하여 본 발명의 비지에이 반도체 리이드프레임과 그 제조방법은,In order to achieve the above object, the BG semiconductor lead frame of the present invention and a manufacturing method thereof,
리이드프레임용 소재를 전처리하는 세정 단계; 상기 소재 양면에 레지스트를 도포하는 포토 레지스터 코팅 단계; 상기 소재를 노광하는 노광 단계; 상기 소재를 현상하는 현상 단계; 상기 소재를 에칭액으로 반에칭하는 1차 에칭 단계; 상기 소재를 정밀 전해 에칭하는 2차 에칭 단계; 및 상기 레지스트를 박리하는 포토 레지스트 박리 단계;를 포함하는 것을 특징으로 한다.A cleaning step of pretreating the material for the lead frame; A photoresist coating step of applying resist to both sides of the material; An exposure step of exposing the material; Developing the material; A primary etching step of semi-etching the material with an etchant; A secondary etching step of precision electroetching the material; And a photoresist stripping step of stripping the resist.
본 발명의 1차 에칭 단계에서 상기 에칭액은 염화철이거나, 염화동인 것을 특징으로 한다.In the first etching step of the present invention, the etching solution is characterized in that the iron chloride or copper chloride.
본 발명의 2차 에칭 단계는 전해욕내에서 상기 리이드프레임용 소재를 양극으로 하고, 다른 금속재를 음극으로 하여 소정의 전원을 인가함으로써 수행되고, 상기 에칭의 공정 변수는 전류 밀도, 전해액 함유량인 것을 특징으로 한다.The secondary etching step of the present invention is performed by applying a predetermined power source with the lead frame material as an anode and another metal material as a cathode in an electrolytic bath, wherein the process parameters of the etching are current density and electrolyte content. It is done.
본 발명의 상기 전해액은 황산계 염, 글리세린, 구연산 및 인산을 포함하고, 황산계 염은 아황산나트륨(Na2SO3)이고, 상기 아황산나트륨(Na2SO3)의 함량이 5 내지 20 그램/리이터인 것을 특징으로 한다. 그리고, 상기 인산의 함량은 400 내지 700 밀리리이터/리이터이고, 상기 글리세린의 함량은 50 내지 150 밀리리이터/리이터이고, 상기 구연산의 함량은 0 내지 10 그램/리이터인 것을 특징으로 한다.The electrolyte salt type include a sulfate-based salts, glycerin, citric acid and phosphoric acid, and sulfuric acid of the present invention are sodium sulfite (Na 2 SO 3), and the content of sodium sulfite (Na 2 SO 3) 5 to 20 g / It is characterized by being a writer. The content of phosphoric acid is 400 to 700 milliliters / liter, the content of glycerin is 50 to 150 milliliters / liter, and the content of citric acid is 0 to 10 grams / liter. do.
본 발명의 다른 특징에 따르면, 리이드프레임용 소재를 전처리하고, 상기 소재 양면에 포토 레지스트를 도포하고, 상기 소재를 노광현상하고, 상기 소재를 에칭액으로 1차 에칭하고, 상기 소재를 전해에칭으로 2차 에칭하고, 상기 포토 레지스트를 박리함으로써 제조된 비지에이 반도체 리이드프레임을 제공한다.According to another feature of the present invention, a lead frame material is pretreated, photoresist is applied to both surfaces of the material, the material is exposed to light, the material is first etched with an etching solution, and the material is electrolytically etched. A semiconductor lead frame manufactured by differential etching and exfoliating the photoresist is provided.
이하에서 첨부된 도면을 참조하면서 본 발명에 따른 비지에이 반도체 리이드프레임과 그 제조방법의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, a preferred embodiment of a BG semiconductor lead frame and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
비지에이 반도체 패키지(10)는 도 1에 나타낸 바와 같이, 반도체 칩(11)과, 상기 반도체 칩(11)이 탑재되는 패드부(12)와, 상기 반도체 칩(11)과 골드 와이어(13)에 의하여 와이어 본딩되는 리이드부(14)와, 상기 리이드부(14) 아랫면에 설치되어 외부 기판(16)과 전기적으로 접속되는 범프(15)를 구비한다. 이때, 상기 범프(15)는 용융점이 300℃ 정도인 납-주석으로 이루어진 합금인 솔더(solder)인 것이 바람직하고, 상기 반도체 칩(11) 등은 외부로부터 보호받기 위하여 봉지재(17)를 이용하여 봉지된다.As shown in FIG. 1, the semiconductor package 10 includes a semiconductor chip 11, a pad portion 12 on which the semiconductor chip 11 is mounted, the semiconductor chip 11, and a gold wire 13. The lead portion 14 is wire-bonded by the wire and the bump 15 is provided on the lower surface of the lead portion 14 and electrically connected to the external substrate 16. At this time, the bump 15 is preferably a solder (solder) is an alloy made of lead-tin having a melting point of about 300 ℃, the semiconductor chip 11 or the like using an encapsulant 17 to be protected from the outside. Is sealed.
이와 같이 반도체 리이드프레임과 범프를 동시에 가지는 비지에이 반도체 패키지(10)는 1차 에칭 및 전해 에칭(electroetching)에 의한 2차 에칭으로 반도체 리이드프레임을 제조하고, 상기 리이드부(14)의 아랫면에 상기 범프(15)를 부착시키게 된다.As such, the BG semiconductor package 10 having the semiconductor lead frame and the bump at the same time manufactures the semiconductor lead frame by secondary etching by primary etching and electroetching, and the lower surface of the lead portion 14 The bump 15 is attached.
도 3은 본 발명에 따른 반 에칭방식으로 제조된 반도체 리이드프레임의 순서도이다.3 is a flowchart of a semiconductor lead frame manufactured by a semi-etching method according to the present invention.
도면을 참조하면, 가공 소재가 마련되면 전처리 단계로서 소재 양 표면의 세정 작업(31)이 행하여 진다. 이어서, 포토 레지스트 코팅 단계(32)로서 가공 소재의 양면에는 감광성 수지막인 포토 레지스트를 소재의 표면에 균일하게 도포한다. 이때, 상기 포토 레지스트는 광조사에 의하여 감광된 부분이 차후의 현상 과정에서 분사되어 현상액에 녹지 않는 네가티브형(negative type)이거나, 또는 현상액에 녹는 포지티브형(positive type)의 성질을 가진 수지 성분이다.Referring to the drawings, when the workpiece is provided, the washing operation 31 of both surfaces of the workpiece is performed as a pretreatment step. Subsequently, as a photoresist coating step 32, photoresist, which is a photosensitive resin film, is uniformly applied to both surfaces of the workpiece. In this case, the photoresist is a resin component having a negative type or a positive type that is melted in a developing solution, in which a portion exposed by light irradiation is injected in a subsequent development process and is not dissolved in a developing solution. .
포토 레지스트의 도포 후 건조 과정을 거친 다음, 소정의 패턴이 형성된 필름 등이 포토 레지스트의 양 면에 부착되고, 노광(33)이 행하여진다. 그러면, 소정의 패턴에 따라 포토 레지스트는 노광부와 비노광부로 구분된다.After application of the photoresist and drying, a film or the like having a predetermined pattern is attached to both sides of the photoresist, and exposure 33 is performed. Then, the photoresist is divided into an exposed portion and a non-exposed portion according to a predetermined pattern.
이와 같이 노광이 행해진 다음에는 현상 단계(34)를 거치는데, 이 현상 단계에서는 비노광부를 소정의 세척액에 의해 세척하고, 빛이 조사된 노광부를 경화시키게 된다.After the exposure is performed in this manner, a developing step 34 is performed. In this developing step, the non-exposed part is washed with a predetermined washing liquid, and the exposed part irradiated with light is cured.
이어서, 소재를 에칭액을 이용하여 1차 에칭(35)을 하게 된다. 이 1차 에칭 단계에서는 염화철이나 염화동을 에칭액으로 사용하는 것이 바람직하다.Subsequently, the raw material is subjected to the primary etching 35 using an etching solution. It is preferable to use iron chloride or copper chloride as an etching liquid in this primary etching step.
이어서, 전해 에칭에 의하여 미세 에칭을 하기 위하여 2차 에칭(36)을 하게 된다. 여기에서, 전해 에칭이라 함은 전해액이 담겨진 욕(bath) 내에서 리이드부를 양극으로 하고, 금속재를 음극으로 하여 소정의 전원을 상기 양극 및 음극에 인가하여 리이드부의 표면을 미시적으로 평활하게 하여 에칭 두께를 조절하는 방법을 말한다. 이 2차 에칭 단계(36)에서는 에칭량을 조절하기 위하여 전류 밀도나 전해액의 조건을 변화시켜 전해에칭 조건을 결정한다.Subsequently, secondary etching 36 is performed for fine etching by electrolytic etching. In this case, the electrolytic etching refers to an etching thickness in which a lead portion is used as an anode in a bath in which an electrolyte solution is contained, a metal is used as a cathode, and a predetermined power is applied to the anode and the cathode to microscopically smooth the surface of the lead portion. Say how to adjust. In this secondary etching step 36, in order to control the etching amount, the electrolytic etching conditions are determined by changing the current density or the conditions of the electrolyte solution.
보다 상세하게는, 제 1 에칭 단계(35)에서 에칭된 반도체 리이드프레임의 에칭된 두께를 측정한 후, 소망하는 두께로 에칭층이 형성되지 않았을 경우에는 전해 에칭을 통하여 미세하게 에칭층의 두께를 조절하게 되는 것이다.More specifically, after measuring the etched thickness of the semiconductor lead frame etched in the first etching step 35, if the etching layer is not formed to the desired thickness, the thickness of the etching layer is finely made by electrolytic etching. It will be controlled.
상기 전해 에칭의 공정 변수로는 전류 밀도와 전해액을 들 수 있다. 이중 전해액의 조성은 황산계 염, 글리세린, 구연산 및 인산을 포함하는데, 상기 황산계 염은 아황산나트룸(Na2SO3)이 5 내지 20 그램/리이터로 포함되고, 글리세린은 50 내지 150 밀리리이터/리이터의 함량을 포함한다. 또한, 상기 구연산의 함량은 0 내지 10 그램/리이터이고, 인산은 400 내지 700 밀리리이터/리이터의 함량을 포함한다.Process variables for the electrolytic etching include current density and electrolyte solution. The composition of the double electrolyte solution includes sulfuric acid salts, glycerin, citric acid and phosphoric acid, wherein the sulfuric acid salt contains 5 to 20 grams / liter of sodium sulfite (Na 2 SO 3 ) and 50 to 150 milliliters of glycerin Content of the reuter / liter. In addition, the content of citric acid is 0 to 10 grams / liter, and phosphoric acid includes a content of 400 to 700 milliliters / liter.
상기와 같은 전해액의 조성범위내에서 반도체 리이드프레임의 에칭 두께에 따라서 각각의 전해액의 조성이나 양을 변화시켜 전해에칭조건을 결정하게 된다. 그리고, 전해액에 가해지는 전류 밀도는 리이드부의 전해 면적에 따라서 그 조건을 달리한다.The electrolytic etching conditions are determined by changing the composition or the amount of each electrolyte according to the etching thickness of the semiconductor lead frame within the composition range of the electrolyte. The current density applied to the electrolyte varies depending on the electrolyte area of the lead portion.
이어서, 가공 소재의 양 표면에 남아 있는 포토 레지스트를 제거하는 박리 단계(37)를 마지막으로 거치게 된다.Subsequently, a peeling step 37 of removing the photoresist remaining on both surfaces of the workpiece is finally performed.
이와 같이 제조된 반도체 리이드프레임은 추후 공정에서 반도체 칩등과 같은 다른 부품과 조립 과정을 거치고, 리이드부 아랫면에 솔더 범프를 설치하여 반도체 패키지를 이루게 된다.The semiconductor lead frame manufactured as described above undergoes an assembly process with other components such as a semiconductor chip in a later process, and forms a semiconductor package by installing solder bumps on a lower surface of the lead portion.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
이상의 설명에서와 같이 본 발명의 비지에이 반도체 리이드프레임과 그 제조방법은 비지에이 반도체 패키지와 같은 반도체 리이드프레임과 범프 구조를 동시에 가지는 패키지를 제조하는데 있어서, 반도체 리이드프레임에 일반적으로 행하는 반 에칭 후, 미세한 에칭 두께를 조절하기 위하여 전해 에칭을 행함으로써 범프의 높이를 정확하게 조절가능하고, 반도체 리이드프레임에 발생하는 스머트같은 이물질를 용이하게 제거할 수 있다.As described above, the BG semiconductor lead frame of the present invention and a method of manufacturing the same have a semiconductor lead frame such as a BG semiconductor package and a package having a bump structure at the same time. By performing electrolytic etching to control the fine etching thickness, the height of the bump can be precisely adjusted, and foreign substances such as smut generated in the semiconductor lead frame can be easily removed.
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