KR19990006314A - Programmable output driver and semiconductor memory device having same - Google Patents
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Abstract
출력패드에 걸리는 부하의 차이에 따라 구동능력이 프로그래머블하게 조절될 수 있는 프로그래머블 출력 드라이버 및 이를 구비하는 반도체 메모리장치가 개시된다. 상기 프로그래머블 출력 드라이버는, 복수개의 제어신호들중 해당 제어신호에 의해 독립적으로 제어되는 복수개의 출력 구동부를 구비함으로써 프로그래머블하게 구동능력이 조절될 수 있다. 또한 상기 반도체 메모리장치는, 상기 프로그래머블 출력 드라이버와, 외부에서 인가되는 모드선택을 위한 명령신호들과 어드레스에 응답하여 상기 복수개의 제어신호들을 발생하는 제어부를 구비하며, 상기 명령신호들이 엑티브될 때 상기 어드레스를 인가함으로써 상기 프로그래머블 출력 드라이버의 구동능력이 결정되는 것을 특징으로 한다. 따라서 상기 반도체 메모리장치들로 모듈이 구성될 경우, 각각의 메모리장치에 해당되는 어드레스를 인가함으로써 각각의 메모리장치의 출력 드라이버의 구동능력이 서로 다르게 조절될 수 있으며, 이에 따라 모듈의 위치와 모듈 라인의 길이의 차이에 의하여, 즉 메모리장치의 출력패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐가 효과적으로 감소될 수 있다.Disclosed are a programmable output driver and a semiconductor memory device including the same, in which a driving capability can be programmatically adjusted according to a difference in load applied to an output pad. The programmable output driver may be programmed to adjust its driving capability by providing a plurality of output drivers independently controlled by corresponding control signals among the plurality of control signals. In addition, the semiconductor memory device may include the programmable output driver, a controller for generating the plurality of control signals in response to an address and an address signal for mode selection applied from an external device, and when the command signals are activated. The driving capability of the programmable output driver is determined by applying an address. Therefore, when the module is composed of the semiconductor memory devices, the driving ability of the output driver of each memory device can be adjusted differently by applying an address corresponding to each memory device, and thus the module position and the module line. The skew of the signal generated by the difference in the lengths, that is, the difference in the load on the output pad of the memory device can be effectively reduced.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 출력 드라이버 및 이를 구비하는 반도체 메모리장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to an output driver and a semiconductor memory device having the same.
반도체장치가 씨스템에 채용될 경우에 반도체장치의 출력단, 즉 출력패드는 큰 부하를 갖게 되므로, 반도체장치에는 출력패드를 구동하기 위한 출력 드라이버가 포함된다. 특히 반도체 메모리장치는 씨스템이 대용량의 메모리를 요구하므로 통상 도 1에 도시된 바와 같이 다수개의 메모리장치(101 내지 107)로 구성된 모듈 형태로 응용되며, 이에 따라 반도체 메모리장치의 출력 드라이버는 모듈 라인의 부하를 충분히 고려하여 설계되어야 한다. 또한 도 1에 도시된 바와 같이 씨스템 보드에 포함되는 모듈(111 내지 117)의 수가 증가될 경우, 모듈 라인의 길이 차이에 의하여 부하의 차이가 발생하게 되며 이에 따라 신호의 스큐(Skew)가 발생될 수 있다. 이러한 신호의 스큐는 고주파 씨스템을 구현하는 데 있어서 큰 장애가 되므로, 반도체 메모리장치의 출력 드라이버는 모듈 라인의 부하를 충분히 고려하여 설계되어야 한다.When the semiconductor device is employed in the system, the output terminal of the semiconductor device, that is, the output pad has a large load, so that the semiconductor device includes an output driver for driving the output pad. In particular, since the semiconductor memory device requires a large amount of memory, the semiconductor memory device is generally applied in the form of a module composed of a plurality of memory devices 101 to 107 as shown in FIG. The load must be designed with due consideration. In addition, as shown in FIG. 1, when the number of modules 111 to 117 included in the system board is increased, a difference in load may occur due to a difference in length of the module line, thereby causing a signal skew. Can be. Since the skew of such a signal is a big obstacle in implementing the high frequency system, the output driver of the semiconductor memory device should be designed considering the load of the module line.
종래의 출력 드라이버는 도 2에 도시된 바와 같이 제1출력신호(DOKP)가 게이트에 인가되며 드레인에 출력패드(DOUT)이 접속되는 피모스 풀업 트랜지스터(P1)과 제2출력신호(DOKN)이 게이트에 인가되며 드레인에 상기 출력패드(DOUT)이 접속되는 엔모스 풀다운 트랜지스터(N1)으로 구성된다. 또는 종래의 출력 드라이버는 도 3에 도시된 바와 같이 제1출력신호(DOKP)가 게이트에 인가되며 소오스에 출력패드(DOUT)이 접속되는 엔모스 풀업 트랜지스터(N2)와 제2출력신호(DOKN)이 게이트에 인가되며 드레인에 상기 출력패드(DOUT)이 접속되는 엔모스 풀다운 트랜지스터(N3)로 구성된다. 상기 제1 및 제2출력신호(DOKP,DOKN)은 상기 출력 드라이버의 입력단에 접속되는 데이터 출력버퍼(도시되지 않았음)가 칩 내부로부터 전달된 출력데이터를 받아 발생하는 신호이다.In the conventional output driver, as shown in FIG. 2, the PMOS pull-up transistor P1 and the second output signal DOKN, to which the first output signal DOKP is applied to the gate and the output pad DOUT is connected to the drain, are provided. The NMOS pull-down transistor N1 is applied to a gate and connected to the output pad DOUT. Alternatively, in the conventional output driver, as shown in FIG. 3, the NMOS pull-up transistor N2 and the second output signal DOKN to which the first output signal DOKP is applied to the gate and the output pad DOUT is connected to the source. The NMOS pull-down transistor N3 is applied to the gate and connected to the output pad DOUT. The first and second output signals DOKP and DOKN are signals generated by receiving output data transmitted from the inside of a chip by a data output buffer (not shown) connected to an input terminal of the output driver.
그런데 상기 종래의 출력 드라이버의 구동능력은 상기 풀업 트랜지스터및 풀다운 트랜지스터의 크기에 의해 미리 고정되어진다. 따라서 종래의 출력 드라이버는, 다수개의 모듈을 포함하는 씨스템 보드에서 모듈 라인의 길이 차이에 의하여, 즉 출력패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐를 효과적으로 줄이지 못하는 단점이 있다.However, the driving capability of the conventional output driver is fixed in advance by the size of the pull-up transistor and the pull-down transistor. Therefore, the conventional output driver has a disadvantage in that it is not effective to reduce the skew of the signal generated by the difference in the length of the module line, that is, the load on the output pad in the system board including a plurality of modules.
따라서 본 발명의 목적은, 출력패드에 걸리는 부하의 차이에 따라 구동능력이 프로그래머블하게 조절될 수 있는 프로그래머블 출력 드라이버를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a programmable output driver in which the driving capability can be adjusted programmatically according to the difference in load on the output pad.
본 발명의 다른 목적은, 출력패드에 걸리는 부하의 차이에 따라 구동능력이 프로그래머블하게 조절될 수 있는 프로그래머블 출력 드라이버를 구비하는 반도체 메모리장치를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor memory device having a programmable output driver whose drive capability can be programmatically adjusted according to a difference in load applied to an output pad.
도 1은 씨스템 보드에 있어서 메모리 모듈의 구성도를 나타내는 도면1 is a diagram illustrating a configuration of a memory module in a system board
도 2는 종래의 출력 드라이버의 회로도2 is a circuit diagram of a conventional output driver
도 3은 종래의 출력 드라이버의 또 다른 구성의 회로도3 is a circuit diagram of another configuration of a conventional output driver
도 4는 본 발명에 따른 반도체 메모리장치의 블락도4 is a block diagram of a semiconductor memory device according to the present invention.
도 5는 도 4에 도시된 프로그램버블 출력 드라이버의 제1실시예의 회로도FIG. 5 is a circuit diagram of a first embodiment of the programmable bubble output driver shown in FIG.
도 6은 도 4에 도시된 프로그램버블 출력 드라이버의 제2실시예의 회로도6 is a circuit diagram of a second embodiment of the programmable bubble output driver shown in FIG.
도 7은 도 4에 도시된 제어부의 블락도FIG. 7 is a block diagram of the controller illustrated in FIG. 4.
도 8은 도 7에 도시된 제어신호 발생부의 일실시예의 회로도8 is a circuit diagram of an embodiment of a control signal generator shown in FIG.
도 9는 도 7의 제어부의 동작 타이밍도9 is an operation timing diagram of the controller of FIG. 7.
상기 목적을 달성하기 위한 본 발명에 따른 프로그래머블 출력 드라이버는, 출력단과, 제1 및 제2출력신호에 응답하여 상기 출력단을 각각 구동하는 복수개의 출력 구동부를 구비하고, 특히 상기 각 출력 구동부는 복수개의 제어신호들중 해당 제어신호에 의해 독립적으로 제어되는 것을 특징으로 한다.A programmable output driver according to the present invention for achieving the above object comprises an output stage and a plurality of output drivers for respectively driving the output stage in response to the first and second output signals, in particular each output driver Characterized in that the control signals are independently controlled by the corresponding control signal.
상기 본 발명에 따른 프로그래머블 출력 드라이버는, 상기 제어신호들에 의해 제어되지 않으면서 상기 제1 및 제2출력신호에 응답하여 상기 출력단을 구동하는 출력 구동부를 더 구비할 수 있다.The programmable output driver according to the present invention may further include an output driver configured to drive the output terminal in response to the first and second output signals without being controlled by the control signals.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이 블락과, 데이터 출력버퍼와, 패드와, 프로그래머블 출력 드라이버와, 제어부를 구비하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor memory device includes a memory cell array block, a data output buffer, a pad, a programmable output driver, and a controller.
상기 데이터 출력버퍼는 상기 메모리셀 어레이 블락으로부터 데이터버스를 통해 전달된 출력데이터를 받아 제1 및 제2출력신호를 발생하며, 상기 프로그래머블 출력 드라이버는 복수개의 제어신호들에 의해 프로그래머블하게 구동능력이 결정되며 상기 제1 및 제2출력신호에 응답하여 상기 패드를 구동한다. 상기 제어부는 모드선택을 위한 명령신호들과 어드레스에 응답하여 상기 복수개의 제어신호들을 발생한다.The data output buffer receives the output data transmitted through the data bus from the memory cell array block to generate first and second output signals, and the programmable output driver is programmable by a plurality of control signals. The pad is driven in response to the first and second output signals. The controller generates the plurality of control signals in response to command signals and an address for mode selection.
상기 프로그래머블 출력 드라이버는 상기 제1 및 제2출력 신호에 응답하여 상기 패드를 각각 구동하는 복수개의 출력 구동부를 구비하며, 상기 각 출력 구동부는 상기 복수개의 제어신호들중 해당 제어신호에 의해 독립적으로 제어된다. 또한 상기 프로그래머블 출력 드라이버는, 상기 제어신호들에 의해 제어되지 않으면서 상기 제1 및 제2출력신호에 응답하여 상기 패드를 구동하는 출력 구동부를 더 구비할 수 있다.The programmable output driver includes a plurality of output drivers respectively driving the pads in response to the first and second output signals, wherein each output driver is independently controlled by a corresponding control signal among the plurality of control signals. do. The programmable output driver may further include an output driver configured to drive the pad in response to the first and second output signals without being controlled by the control signals.
상기 제어부는, 상기 모드선택을 위한 명령신호들에 응답하여 모드 제어신호를 발생하는 모드레지스터 셋트 제어부와, 상기 모드 제어신호와 상기 어드레스에 응답하여 상기 복수개의 제어신호들을 발생하는 제어신호 발생부를 구비한다. 상기 모드선택을 위한 명령신호들은 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호이며, 이들이 모두 엑티브될 때 상기 모드 제어신호가 엑티브된다. 상기 제어신호 발생부는, 상기 모드 제어신호가 엑티브될 때 상기 어드레스의 각 비트를 상기 각 제어신호로서 출력한다.The control unit includes a mode register set control unit generating a mode control signal in response to the command signals for mode selection, and a control signal generation unit generating the plurality of control signals in response to the mode control signal and the address. do. The command signals for the mode selection are a low address strobe signal, a column address strobe signal, and a write enable signal, and when all of them are activated, the mode control signal is activated. The control signal generator outputs each bit of the address as the respective control signal when the mode control signal is activated.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 반도체 메모리장치의 블락도이다.4 is a block diagram of a semiconductor memory device according to the present invention.
도 4를 참조하면, 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이 블락(401)과, 데이터 출력버퍼(403)과, 프로그래머블 출력 드라이버(405)와, 제어부(407), 및 패드(DOUT)을 구비한다.Referring to FIG. 4, a semiconductor memory device according to the present invention includes a memory cell array block 401, a data output buffer 403, a programmable output driver 405, a controller 407, and a pad DOUT. It is provided.
상기 데이터 출력버퍼(403)은 상기 메모리셀 어레이 블락(401)로부터 데이터버스(DB,)를 통해 전달된 출력데이터를 받아 제1 및 제2출력신호(DOKP,DOKN)을 발생하며 이는 통상의 데이터 출력버퍼와 동일하다. 상기 프로그래머블 출력 드라이버(405)는 복수개의 제어신호들(MRS1/내지 MRS4/)에 의해 프로그래머블하게 구동능력이 조절되며 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT), 즉 출력단을 구동한다. 상기 제어부(407)은 상기 반도체 메모리장치의 모드선택을 위한 명령신호들, 즉 로우어드레스 스트로브 신호(), 칼럼어드레스 스트로브 신호(), 및 라이트 인에이블 신호()과 어드레스(A1 내지 A4)에 응답하여 상기 복수개의 제어신호들(MRS1/내지 MRS4/)을 발생한다.The data output buffer 403 is a data bus (DB, from the memory cell array block 401) Receives the output data transmitted through the) to generate the first and second output signals (DOKP, DOKN), which is the same as the normal data output buffer. The programmable output driver 405 includes a plurality of control signals MRS1 / To MRS4 / The driving capability is programmable by the control panel and drives the pad DOUT, that is, the output terminal in response to the first and second output signals DOKP and DOKN. The controller 407 controls command signals for mode selection of the semiconductor memory device, that is, a low address strobe signal ( ), Column address strobe signal ( ), And the write enable signal ( ) And the plurality of control signals MRS1 / in response to the addresses A1 to A4. To MRS4 / Will occur).
좀더 설명하면, 상기 반도체 메모리장치에서 상기 프로그래머블 출력 드라이버(405)의 구동능력을 결정하고자 할 때는 외부에서 인가되는 상기 명령신호들(,,)을 모두 엑티브시킨 다음 상기 어드레스(A1 내지 A4)를 인가한다. 이에 따라 상기 제어부(407)은 상기 어드레스(A1 내지 A4)에 응답하여 상기 복수개의 제어신호들(MRS1/내지 MRS4/)중 선택되는 것들을 엑티브시키고, 상기 엑티브된 제어신호들에 의해 상기 프로그래머블 출력 드라이버(405)의 구동능력이 결정된다. 즉 상기 어드레스(A1 내지 A4)에 의해 상기 프로그래머블 출력 드라이버(405)의 구동능력이 결정된다.In more detail, when the driving capability of the programmable output driver 405 is determined in the semiconductor memory device, the command signals (externally applied) , , ) Are all activated, and then the addresses A1 to A4 are applied. Accordingly, the control unit 407 responds to the addresses A1 to A4 and controls the plurality of control signals MRS1 /. To MRS4 / ), And the driving capability of the programmable output driver 405 is determined by the active control signals. That is, the driving capability of the programmable output driver 405 is determined by the addresses A1 to A4.
따라서, 도 1에 도시된 바와 같이 씨스템 보드에 다수개의 모듈이 포함되고 각 모듈은 상기 본 발명에 따른 다수개의 반도체 메모리장치로 구성되며 또한 각 모듈은 어드레스 또는 뱅크선택 신호(CS)에 의해 각각 독립적으로 제어되는 뱅크로 구성될 경우, 각각의 메모리장치에 해당되는 어드레스를 인가함으로써 각각의 메모리장치의 출력 드라이버의 구동능력이 서로 다르게 조절될 수 있다. 즉 모듈의 위치와 모듈 라인의 길이의 차이에 기인하는 각각의 메모리장치의 패드에 걸리는 부하의 차이를 고려하여 각각의 메모리장치의 출력 드라이버의 크기가 서로 다르게 조절될 수 있다. 상기 모듈은 하나의 뱅크로 구성될 수도 있고 또는 다수개의 뱅크로 구성될 수 있으며, 동일한 뱅크에 속하는 메모리장치의 출력 드라이버의 크기는 동일해 지도록, 즉 구동능력이 동일해 지도록 제어된다.Accordingly, as shown in FIG. 1, a plurality of modules are included in the system board, and each module is composed of a plurality of semiconductor memory devices according to the present invention, and each module is independent of each other by an address or a bank selection signal CS. In the case of a bank controlled by the control unit, the driving capability of the output driver of each memory device may be adjusted differently by applying an address corresponding to each memory device. That is, the size of the output driver of each memory device may be adjusted differently in consideration of the difference in the load on the pads of the memory devices due to the difference in the position of the module and the length of the module line. The module may consist of one bank or a plurality of banks, and the size of the output driver of the memory device belonging to the same bank is controlled to be the same, that is, the driving capability is the same.
이에 따라 모듈의 위치와 모듈 라인의 길이의 차이에 의하여, 즉 메모리장치의 패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐가 효과적으로 감소될 수 있다.Accordingly, the skew of the signal generated by the difference in the position of the module and the length of the module line, that is, the difference in the load applied to the pad of the memory device can be effectively reduced.
이하 상기 프로그래머블 출력 드라이버(405)의 구성 및 동작을 도 5 및 도 6을 참조하여 설명하겠다.Hereinafter, the configuration and operation of the programmable output driver 405 will be described with reference to FIGS. 5 and 6.
도 5는 도 4에 도시된 프로그램버블 출력 드라이버의 제1실시예의 회로도이다.FIG. 5 is a circuit diagram of a first embodiment of the program bubble output driver shown in FIG.
도 5를 참조하면, 상기 제1실시예에 따른 프로그래머블 출력 드라이버(405)는, 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 패드(DOUT), 즉 출력단을 각각 구동하는 4개의 출력 구동부(501,503,505,507)을 구비하고, 상기 각 출력 구동부(501,503,505,507)은 4개의 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호와 이들의 반전신호들(내지)중 대응되는 반전신호에 의해 독립적으로 제어된다. 여기에서는 4개의 프로그래머블 출력 구동부(501,503,505,507)이 도시되어 있지만, 필요에 따라 출력 구동부의 수가 확장되거나 축소되어 연결될 수 있다.Referring to FIG. 5, the programmable output driver 405 according to the first embodiment may include four driving pads DOUT, that is, output terminals in response to the first and second output signals DOKP and DOKN, respectively. Output drivers 501, 503, 505, and 507, and each of the output drivers 501, 503, 505, and 507 corresponds to a control signal corresponding to one of four control signals MRS1 to MRS4 and their inverted signals ( To Are independently controlled by the corresponding inversion signal. Although four programmable output drivers 501, 503, 505, and 507 are shown here, the number of output drivers may be expanded or reduced as needed.
상기 각 출력 구동부(501,503,505,507)은, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 반전신호들(내지)중 대응되는 반전신호가 인가되는 피모스 스위치 트랜지스터(501a,503a,505a,507a)와, 소오스에 상기 피모스 스위치 트랜지스터(501a,503a,505a,507a)의 드레인이 접속되고 게이트에 상기 제1출력신호(DOKP)가 인가되며 드레인에 상기 패드(DOUT), 즉 출력단이 접속되는 피모스 풀업 트랜지스터(501b,503b,505b,507b)와, 드레인에 상기 패드(DOUT)가 접속되고 게이트에 상기 제2출력신호(DOKN)이 인가되는 엔모스 풀다운 트랜지스터(501c,503c,505c,507c), 및 드레인에 상기 엔모스 풀다운 트랜지스터(501c,503c,505c,507c)의 소오스가 접속되고 게이트에 상기 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 스위치 트랜지스터(501d,503d,505d,507d)를 포함하여 구성된다.Each of the output drivers 501, 503, 505, and 507 may be supplied with a power supply voltage VCC to a source and the inverted signals to a gate. To PMOS switch transistors 501a, 503a, 505a and 507a to which a corresponding inversion signal is applied, and drains of the PMOS switch transistors 501a, 503a, 505a and 507a are connected to a source, and the first gate is connected to the gate. PMOS pull-up transistors 501b, 503b, 505b and 507b to which an output signal DOKP is applied and the output terminal is connected to a drain, that is, the output terminal is connected, and the pad DOUT is connected to a drain, and the gate The NMOS pull-down transistors 501c, 503c, 505c and 507c to which two output signals DOKN are applied, and the source of the NMOS pull-down transistors 501c, 503c, 505c and 507c are connected to drains, and the control signal is connected to a gate. NMOS switch transistors 501d, 503d, 505d, and 507d to which a corresponding control signal is applied among the MRS1 to MRS4 and a ground voltage VSS is applied to the source.
좀더 설명하면, 상기 반전신호들(내지)에 의해 제어되는 상기 피모스 스위치 트랜지스터들(501a,503a,505a,507a) 및 상기 제어신호들(MRS1 내지 MRS4)에 의해 제어되는 상기 엔모스 스위치 트랜지스터들(501d,503d,505d,507d)의 턴온 및 턴오프에 의해, 상기 제1실시예에 따른 출력 드라이버의 크기, 즉 구동능력이 조절된다. 예컨데 상기 제어신호들(MRS1 내지 MRS4)가 논리(1,1,1,1)인 경우, 상기 출력 구동부들(501,503,505,507)의 상기 피모스 스위치 트랜지스터들(501a,503a,505a,507a) 및 상기 엔모스 스위치 트랜지스터들(501d,503d,505d,507d)이 모두 턴온된다. 이에 따라 상기 출력 구동부들(501,503,505,507)은 모두 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT)을 구동한다. 상기 제어신호들(MRS1 내지 MRS4)가 논리(0,0,0,1)인 경우에는, 상기 출력 구동부들(501,503,505)의 상기 피모스 스위치 트랜지스터들(501a,503a,505a) 및 상기 엔모스 스위치 트랜지스터들(501d,503d,505d)는 모두 턴오프되고, 상기 출력 구동부(507)의 상기 피모스 스위치 트랜지스터(507a) 및 상기 엔모스 스위치 트랜지스터(507d)만이 턴온된다. 이에 따라 상기 출력 구동부(507)만이 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT)을 구동한다.In more detail, the inversion signals ( To Of the PMOS switch transistors 501a, 503a, 505a, and 507a controlled by the control circuit and the NMOS switch transistors 501d, 503d, 505d, and 507d controlled by the control signals MRS1 to MRS4. By turning on and off, the size of the output driver according to the first embodiment, that is, the driving capability is adjusted. For example, when the control signals MRS1 to MRS4 are logic 1, 1, 1, and 1, the PMOS switch transistors 501a, 503a, 505a, and 507a of the output drivers 501, 503, 505, and 507 and the yen The MOS switch transistors 501d, 503d, 505d, and 507d are all turned on. Accordingly, the output drivers 501, 503, 505, and 507 drive the pad DOUT in response to the first and second output signals DOKP and DOKN. When the control signals MRS1 to MRS4 are logic (0,0,0,1), the PMOS switch transistors 501a, 503a, 505a and the NMOS switch of the output drivers 501, 503, 505. The transistors 501d, 503d, and 505d are all turned off, and only the PMOS switch transistor 507a and the NMOS switch transistor 507d of the output driver 507 are turned on. Accordingly, only the output driver 507 drives the pad DOUT in response to the first and second output signals DOKP and DOKN.
따라서 상기 프로그래머블 출력 드라이버는 상술한 바와 같은 동작에 따라 상기 제어신호들(MRS1/내지 MRS4/)에 의해 프로그래머블하게 구동능력이 조절된다.Accordingly, the programmable output driver may control the control signals MRS1 / according to the above-described operation. To MRS4 / ), The driving ability is controlled programmatically.
도 6은 도 4에 도시된 프로그램버블 출력 드라이버의 제2실시예의 회로도이다.FIG. 6 is a circuit diagram of a second embodiment of the program bubble output driver shown in FIG.
도 6을 참조하면, 상기 제2실시예에 따른 프로그래머블 출력 드라이버(405)는, 도 5에 도시된 상기 제1실시예와 마찬가지로 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 패드(DOUT), 즉 출력단을 각각 구동하는 4개의 출력 구동부(601,603,605,607)을 구비하고, 상기 각 출력 구동부(601,603,605,607)은 4개의 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호와 이들의 반전신호들(내지)중 대응되는 반전신호에 의해 독립적으로 제어된다. 또한 상기 제2실시예에 따른 프로그래머블 출력 드라이버는 구동능력이 고정되어 있고 상기 패드(DOUT)을 구동하는 출력 구동부(609)를 더 구비하며, 상기 출력 구동부(609)는 상기 제어신호들(MRS1 내지 MRS4) 및 반전신호들(내지)에 의해 제어되지 않으면서 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT)을 구동한다. 여기에서는 4개의 프로그래머블 출력 구동부(601,603,605,607)과 1개의 구동능력이 고정된 출력 구동부(609)가 도시되어 있지만, 필요에 따라 출력 구동부의 수가 확장되거나 축소되어 연결될 수 있다.Referring to FIG. 6, the programmable output driver 405 according to the second embodiment, in response to the first and second output signals DOKP and DOKN, similarly to the first embodiment shown in FIG. (DOUT), i.e., four output drivers 601, 603, 605, and 607 respectively driving the output stages. ( To Are independently controlled by the corresponding inversion signal. In addition, the programmable output driver according to the second exemplary embodiment further includes an output driver 609 having a fixed driving capability and driving the pad DOUT, and the output driver 609 includes the control signals MRS1 to. MRS4) and inverted signals ( To The pad DOUT is driven in response to the first and second output signals DOKP and DOKN without being controlled by. Although four programmable output drivers 601, 603, 605, 607 and an output driver 609 in which one drive capability is fixed are illustrated here, the number of output drivers may be expanded or reduced as necessary.
상기 각 출력 구동부(601,603,605,607)은, 도 5에 도시된 출력 구동부와 동일하게 구성되며, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 반전신호들(내지)중 대응되는 반전신호가 인가되는 피모스 스위치 트랜지스터(601a,603a,605a,607a)와, 소오스에 상기 피모스 스위치 트랜지스터(601a,603a,605a,607a)의 드레인이 접속되고 게이트에 상기 제1출력신호(DOKP)가 인가되며 드레인에 상기 패드(DOUT), 즉 출력단이 접속되는 피모스 풀업 트랜지스터(601b,603b,605b,607b)와, 드레인에 상기 패드(DOUT)가 접속되고 게이트에 상기 제2출력신호(DOKN)이 인가되는 엔모스 풀다운 트랜지스터(601c,603c,605c,607c), 및 드레인에 상기 엔모스 풀다운 트랜지스터(601c,603c,605c,607c)의 소오스가 접속되고 게이트에 상기 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 스위치 트랜지스터(601d,603d,605d,607d)를 포함하여 구성된다.Each of the output drivers 601, 603, 605, and 607 is configured in the same manner as the output driver shown in FIG. 5, and a power supply voltage VCC is applied to a source, and the inverted signals are applied to a gate. To PMOS switch transistors 601a, 603a, 605a, and 607a to which a corresponding inversion signal is applied, and drains of the PMOS switch transistors 601a, 603a, 605a and 607a are connected to a source, and the first gate is connected to the gate. PMOS pull-up transistors 601b, 603b, 605b and 607b to which an output signal DOKP is applied and whose output terminal is connected to a drain, and the pad DOUT are connected to a drain and the gate The NMOS pull-down transistors 601c, 603c, 605c, and 607c to which the two output signals DOKN are applied, and the source of the NMOS pull-down transistors 601c, 603c, 605c, and 607c are connected to a drain, and the control signal is connected to a gate. NMOS switch transistors 601d, 603d, 605d, and 607d to which a corresponding control signal is applied among the MRS1 to MRS4 and a ground voltage VSS is applied to the source.
상기 출력 구동부(609)는, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 제1출력신호(DOKP)가 인가되고 드레인에 상기 패드(DOUT)이 접속되는 피모스 풀업 트랜지스터(609a)와, 드레인에 상기 패드(DOUT)이 접속되고 게이트에 상기 제2출력신호(DOKN)이 인가되고 소오스에 접지전압(VSS)가 인가되는 엔모스 풀다운 트랜지스터(609b)를 포함하여 구성된다.The output driver 609 may include a PMOS pull-up transistor 609a to which a power supply voltage VCC is applied to a source, the first output signal DOKP is applied to a gate, and the pad DOUT is connected to a drain thereof. And an NMOS pull-down transistor 609b connected to the pad DOUT at a drain, the second output signal DOKN at a gate, and a ground voltage VSS at a source.
상기 제2실시예에 따른 프로그래머블 출력 드라이버의 크기, 즉 구동능력은, 상기 피모스 스위치 트랜지스터들(601a,603a,605a,607a) 및 상기 엔모스 스위치 트랜지스터들(601d,603d,605d,607d)의 턴온 및 턴오프에 의해 조절되며, 그 동작은 도 5에 도시된 제1실시예에 따른 프로그래머블 출력 드라이버의 동작과 동일하므로 여기에서 상세한 설명은 생략하겠다.The size of the programmable output driver according to the second embodiment, that is, the driving capability, is determined by the PMOS switch transistors 601a, 603a, 605a, and 607a and the NMOS switch transistors 601d, 603d, 605d, and 607d. Controlled by turn-on and turn-off, the operation is the same as that of the programmable output driver according to the first embodiment shown in FIG.
도 7은 도 4에 도시된 제어부의 블락도이다.FIG. 7 is a block diagram of the controller illustrated in FIG. 4.
도 7을 참조하면, 상기 제어부는, 모드레지스터 셋트 제어부(701)과, 제어신호 발생부(703), 및 어드레스 버퍼부(705)를 구비한다.Referring to FIG. 7, the controller includes a mode register set controller 701, a control signal generator 703, and an address buffer unit 705.
상기 모드레지스터 셋트 제어부(701)은 상기 모드선택을 위한 명령신호들, 즉 로우어드레스 스트로브 신호(), 칼럼어드레스 스트로브 신호(), 및 라이트 인에이블 신호()에 응답하여 모드 제어신호(ΦMRS)를 발생한다. 상기 명령신호들이 모두 엑티브된 후 상기 모드 제어신호(ΦMRS)가 엑티브된다. 상기 제어신호 발생부(703)은 상기 모드 제어신호(ΦMRS)와 버퍼링된 어드레스(ADD1 내지 ADD4)에 응답하여 상기 제어신호들(MRS1 내지 MRS4) 및 상기 제어신호들의 반전신호들(내지)를 발생한다. 상기 어드레스 버퍼부(705)는 외부에서 인가되는 어드레스(A1 내지 A4)를 버퍼링하여 상기 버퍼링된 어드레스(ADD1 내지 ADD4)를 출력한다. 참고로 도 9에 상기 제어부의 동작 타이밍도가 도시되어 있다.The mode register set control unit 701 is a command signal for the mode selection, that is, a low address strobe signal ( ), Column address strobe signal ( ), And the write enable signal ( ) Generates a mode control signal .phi.MRS. After all of the command signals are activated, the mode control signal? MRS is activated. The control signal generator 703 responds to the mode control signal .phi.MRS and the buffered addresses ADD1 to ADD4 and the inverted signals of the control signals MRS1 to MRS4 and the control signals. To Will occur). The address buffer unit 705 buffers the addresses A1 to A4 applied from the outside and outputs the buffered addresses ADD1 to ADD4. For reference, an operation timing diagram of the controller is shown in FIG. 9.
도 8은 도 7에 도시된 제어신호 발생부의 일실시예의 회로도이다.FIG. 8 is a circuit diagram of an embodiment of a control signal generator shown in FIG. 7.
도 8을 참조하면, 상기 제어신호 발생부는, 낸드게이트들(803a 내지 803d)와, 인버터들(803e 내지 803l)을 포함하여 구성되며, 상기 모드 제어신호(ΦMRS)가 엑티브될 때 상기 어드레스(ADD1 내지 ADD4)의 각 비트를 상기 각 제어신호(MRS1 내지 MRS4)로서 출력하고 상기 어드레스(ADD1 내지 ADD4)의 각 반전 비트를 상기 제어신호들의 반전신호들(내지)로서 출력한다. 상기 제어신호 발생부는 필요에 따라 다른 논리게이트들로 구성될 수 있다.Referring to FIG. 8, the control signal generator includes NAND gates 803a to 803d and inverters 803e to 803l, and the address ADD1 when the mode control signal. And output each bit of the control signals MRS1 to MRS4 as the respective control signals MRS1 to MRS4, and output the inverted signals of the control signals to each inversion bit of the addresses ADD1 to ADD4. To Output as The control signal generator may be configured of other logic gates as necessary.
결론적으로, 상술한 본 발명에 따른 프로그래머블 출력 드라이버는, 복수개의 제어신호들중 해당 제어신호에 의해 독립적으로 제어되는 복수개의 출력 구동부를 구비함으로써 프로그래머블하게 구동능력이 조절된다. 또한 상술하였듯이 본 발명에 따른 다수개의 반도체 메모리장치들로 모듈이 구성되고 씨스템 보드에 다수개의 모듈이 포함되며 각 모듈은 어드레스 또는 뱅크선택 신호에 의해 각각 독립적으로 제어되는 뱅크로 구성될 경우, 각각의 메모리장치에 해당되는 어드레스를 인가함으로써 각각의 메모리장치의 출력 드라이버의 구동능력이 서로 다르게 조절될 수 있다. 즉 모듈의 위치와 모듈 라인의 길이의 차이에 기인하는 각각의 메모리장치의 출력패드에 걸리는 부하의 차이를 고려하여 각각의 메모리장치의 출력 드라이버의 크기가 서로 다르게 조절될 수 있다.In conclusion, the programmable output driver according to the present invention includes a plurality of output drivers independently controlled by the corresponding control signals among the plurality of control signals, and thus the driving capability of the programmable output driver is controlled. In addition, as described above, when a module is composed of a plurality of semiconductor memory devices according to the present invention and a plurality of modules are included in the system board, and each module is configured of a bank independently controlled by an address or a bank selection signal, By applying an address corresponding to the memory device, the driving capability of the output driver of each memory device can be adjusted differently. That is, the size of the output driver of each memory device may be adjusted differently in consideration of the difference in load applied to the output pads of each memory device due to the difference in the position of the module and the length of the module line.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.As described above, the present invention has been limited to one embodiment, but not limited thereto. It is obvious that various modifications to the present invention can be made by those skilled in the art within the scope of the spirit of the present invention. .
따라서 본 발명에 따른 반도체 메모리장치들로 모듈을 구성할 경우, 모듈의 위치와 모듈 라인의 길이의 차이에 의하여, 즉 메모리장치의 출력패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐가 효과적으로 감소될 수 있는 장점이 있다.Therefore, when the module is composed of the semiconductor memory devices according to the present invention, the skew of the signal generated by the difference in the position of the module and the length of the module line, that is, the load on the output pad of the memory device is effectively reduced. There is an advantage that can be.
Claims (13)
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16095798A JPH1125678A (en) | 1997-06-27 | 1998-06-09 | Output driver and semiconductor storage |
TW087109205A TW393649B (en) | 1997-06-27 | 1998-06-10 | Programmable output driver and semiconductor memory device having the same |
US09/105,394 US6208168B1 (en) | 1997-06-27 | 1998-06-26 | Output driver circuits having programmable pull-up and pull-down capability for driving variable loads |
DE19856690A DE19856690A1 (en) | 1997-12-30 | 1998-12-09 | Output driver circuit and an integrated memory circuit device containing the same |
GB9827722A GB2332995B (en) | 1997-12-30 | 1998-12-16 | Output driver circuits having programmable pull-up and pull-down capability for driving variable loads |
FR9816558A FR2773286B1 (en) | 1997-12-30 | 1998-12-29 | OUTPUT ATTACKER HAVING A PROGRAMMABLE ATTACK CAPABILITY TO ATTACK VARIABLE LOADS |
US09/753,927 US6362656B2 (en) | 1997-06-27 | 2001-01-03 | Integrated circuit memory devices having programmable output driver circuits therein |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR97-28114 | 1997-06-27 | ||
KR19970028114 | 1997-06-27 | ||
KR1019970028114 | 1997-06-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990006314A true KR19990006314A (en) | 1999-01-25 |
KR100278651B1 KR100278651B1 (en) | 2001-03-02 |
Family
ID=66172815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970077760A KR100278651B1 (en) | 1997-06-27 | 1997-12-30 | Programmable output driver and semiconductor memory device including the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100278651B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100703887B1 (en) * | 2006-03-21 | 2007-04-09 | 삼성전자주식회사 | Data output driver having at least two operation types and semiconductor device including the same |
KR100816131B1 (en) * | 2001-09-03 | 2008-03-21 | 주식회사 하이닉스반도체 | Output driver circuit |
-
1997
- 1997-12-30 KR KR1019970077760A patent/KR100278651B1/en not_active IP Right Cessation
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KR100278651B1 (en) | 2001-03-02 |
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