KR19990005465A - Test circuit of semiconductor chip - Google Patents
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Abstract
본 발명은 외부로부터 입력되는 테스트 및 동작 모드 신호에 따라 칩의 동작 및 테스트를 서로 변환시켜 수행할 수 있는 반도체 칩의 테스트 회로에 관한 것으로서, 제 1 입력단을 통해 입력된 테스트 클럭신호에 의해 제 2 입력단을 통해 입력된 동작/테스트 모드신호를 지연시키기 위한 지연부; 테스트 클럭신호에 따라 동작/테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 1 동기수단; 제 3 입력단을 통해 입력된 동작 클럭신호에 의해 테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 2 동기수단; 및 선택단자로 입력된 제 2 동기수단의 출력신호에 의해 일입력단자로 입력된 동작 클럭신호 및 제 1 동기수단을 통해 타입력단자로 입력된 테스트 클럭신호를 선택하여 출력단자롤 통해 제 1 및 제 2 출력단으로 각각 출력하기 위한 제 1 및 제 2 멀티플렉서를 포함한다.The present invention relates to a test circuit of a semiconductor chip that can be performed by converting the operation and the test of the chip according to the test and operation mode signal input from the outside, the second by the test clock signal input through the first input terminal A delay unit for delaying the operation / test mode signal input through the input terminal; First synchronizing means for synchronizing the operation / test clock signal with the operation clock signal in accordance with the test clock signal; Second synchronizing means for synchronizing the test clock signal with the operation clock signal by the operation clock signal input through the third input terminal; And an operation clock signal input to the one input terminal and a test clock signal input to the type force terminal through the first synchronization means by the output signal of the second synchronization means input to the selection terminal. A first and a second multiplexer for outputting to a second output stage, respectively.
Description
본 발명은 반도체 칩의 테스트 회로에 관한 것으로서, 특히 외부로부터 입력되는 테스트 및 동작 모드 신호에 따라 칩의 동작 및 테스트를 서로 변환시켜 수행할 수 있는 반도체 칩의 테스트 회로에 관한 것이다.The present invention relates to a test circuit of a semiconductor chip, and more particularly to a test circuit of a semiconductor chip that can be performed by converting the operation and test of the chip with each other according to a test and an operation mode signal input from the outside.
일반적으로, 칩의 테스트 회로는 1990년 IEEE std. 1149. 1에 의해 제정된 표준 테스트 방식에 따라 여러 가지로 다양하게 제안되어 왔다. 이러한 테스트 회로중 가장 많이 사용되고 있는 방식으로는 바운더리 스캔(boundary scan) 방식이 있느데, 이 방식은 테스트 제어신호와 데이터 신화 TTL, CMOS 등의 다른 방식의 제조 칩과도 호환성을 갖게하는 의도를 갖고 있다. 바운더리 스캔 방식에 의해 테스트 중일 경우에는 동작 클럭신호의 정상 펄스보다는 별도의 테스트 클럭에 의해 조정된다. 그러므로, 정상 동작 상태에서 테스트 상태로 들어서게 되거나 그 반대의 경우 클럭의 소오스를 동작 클럭에서 테스트 클럭으로 혹은 그 반대로 변환이 가능하도록 회로를 설계하여야 한다.In general, the test circuit for the chip was published in 1990 by IEEE std. Various proposals have been made according to the standard test method established by 1149. 1 The most widely used test circuit is the boundary scan method, which is intended to be compatible with test control signals and other manufacturing chips such as data myth TTL and CMOS. . In case of testing by boundary scan method, it is controlled by separate test clock rather than normal pulse of operation clock signal. Therefore, circuits should be designed to allow the test source to enter the test state from the normal operating state and vice versa to convert the source of the clock from the operating clock to the test clock and vice versa.
그러나, 상기와 같은 종래의 테스트 회로의 경우, 칩의 테스트 상태에서 있는 회로가 동작 클럭에서 테스트 클럭으로 변환하게 되면 문제가 발생하게 되는데, 이러한 클럭신호의 변환은 외부 제어 신호에 의해 결정되는델 만약에 이러한 제어신호가 동작 클럭과 동기를 이루고 있지 못한다면 원하지 않는 클럭 펄스가 발생할 가능성이 있으므로 회로의 불확실하거나 잘못된 결과를 얻을 수 있는 문제점이 존재하였다.However, in the conventional test circuit as described above, a problem occurs when the circuit in the test state of the chip is converted from the operation clock to the test clock, and the conversion of the clock signal is determined by an external control signal. If the control signal is not synchronized with the operation clock, an unwanted clock pulse may occur, resulting in an uncertain or incorrect result of the circuit.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 테스트 및 동작 모드 신호에 의해 칩의 동작 클럭신호와 테스트 클럭신호를 안정되게 서로 변환시켜, 테스트 비용을 절감할 수 있는 반도체 칩의 테스트 회로를 제공하는데 그 목적이 있다.Therefore, the present invention is to solve the above problems, the test circuit of the semiconductor chip that can reduce the test cost by stably converting the operation clock signal and the test clock signal of the chip by the test and operation mode signal to each other The purpose is to provide.
도 1은 본 발명의 실시예에 따른 반도체 칩의 테스트 회로도.1 is a test circuit diagram of a semiconductor chip according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10: 제 1 동기수단 20: 지연부10: first synchronization means 20: delay unit
30: 제 2 동기수단 40, 50: 제 1 및 제 2 멀티플렉서30: second synchronizing means 40, 50: first and second multiplexers
이와 같은 목적을 달성하기 위한 본 발명의 반도체 칩의 테스트 회로는, 제 1 입력단을 통해 입력된 테스트 클럭신호에 의해 제 2 입력단을 통해 입력된 동작/테스트 모드신호를 지연시키기 위한 지연부; 테스트 클럭신호에 따라 동작/테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 1 동기수단; 제 3 입력단을 통해 입력된 동작 클럭신호에 의해 테스트 클럭신호를 동작 클럭신호에 동기시키기 위한 제 2 동기수단; 및 선택단자로 입력된 제 2 동기수단의 출력신호에 의해 일입력단자로 입력된 동작 클럭신호 및 제 1 동기수단을 통해 타입력단자로 입력된 테스트 클럭신호를 선택하여 출력단자롤 통해 제 1 및 제 2 출력단으로 각각 출력하기 위한 제 1 및 제 2 멀티플렉서를 포함한다.The test circuit of the semiconductor chip of the present invention for achieving the above object includes a delay unit for delaying the operation / test mode signal input through the second input terminal by the test clock signal input through the first input terminal; First synchronizing means for synchronizing the operation / test clock signal with the operation clock signal in accordance with the test clock signal; Second synchronizing means for synchronizing the test clock signal with the operation clock signal by the operation clock signal input through the third input terminal; And an operation clock signal input to the one input terminal and a test clock signal input to the type force terminal through the first synchronization means by the output signal of the second synchronization means input to the selection terminal. A first and a second multiplexer for outputting to a second output stage, respectively.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1을 참조하면, 본 발명의 반도체 칩의 테스트 회로는, 입력단(IN2)을 통해 입력된 테스트 클럭신호(TCLK)에 의해 입력단(IN3)을 통해 입력된 동작/테스트 모드신호(S/TMD)를 지연시키기 위한 지연부(10)와, 테스트 클럭신호(TCLK)에 따라 동작/테스트 클럭신호(S/TMD)를 동작 클럭신호(SCLK)에 동기시키기 위한 제 1 동기수단(10)과, 입력단(IN1)을 통해 반전된 동작 클럭신호(/SCLK)에 의해 테스트 클럭신호(TCLK)를 동작 클럭신호(SCLK)에 동기시키기 위한 제 2 동기수단(30)과, 선택단자(SL)로 입력된 제 2 동기수단(30)의 출력신호에 의해 일입력단자(A)로 입력된 동작 클럭신호(SCLK) 및 제 1 동기수단(20)을 통해 타입력단자(B)로 입력된 테스트 클럭신호(TCLK)를 선택하여 출력단자(X)롤 통해 제 1 및 제 2 출력단(OUT1, OUT2)으로 각각 출력하기 위한 제 1 및 제 2 멀티플렉서(40, 50)를 구비한다.Referring to FIG. 1, in the test circuit of the semiconductor chip of the present invention, the operation / test mode signal S / TMD input through the input terminal IN3 by the test clock signal TCLK input through the input terminal IN2. A delay unit 10 for delaying the delay signal, first synchronization means 10 for synchronizing the operation / test clock signal S / TMD with the operation clock signal SCLK according to the test clock signal TCLK, and an input terminal. Second synchronization means 30 for synchronizing the test clock signal TCLK with the operation clock signal SCLK by the operation clock signal / SCLK inverted through IN1 and inputted to the selection terminal SL. The operation clock signal SCLK input to the one input terminal A by the output signal of the second synchronization means 30 and the test clock signal input to the type force terminal B through the first synchronization means 20 ( TCLK) to obtain the first and second multiplexers 40 and 50 for outputting to the first and second output terminals OUT1 and OUT2 through the output terminal X roll, respectively. Compared.
지연부(10)는 인버터(IV11)를 통해 반전된 테스트 클럭신호(/TCLK)에 의해 동작/테스트 모드신호(S/TMD)를 일차적으로 지연시키기 위한 제 1 지연수단(11)과, 동작/테스트 모드신호(S/TMD)를 이차적으로 지연시키기 위한 제 2 지연수단(12)으로 이루어진다.The delay unit 10 includes first delay means 11 for firstly delaying the operation / test mode signal S / TMD by the test clock signal / TCLK inverted through the inverter IV11, and operation / Second delay means 12 for secondarily delaying the test mode signal S / TMD.
제 1 지연수단(11)은 클럭단자(CLK)가 인버터(IV11)의 출력단에 연결되고, 입력단자(D)가 입력단(IN2)에 연결된 플립플롭(11-1)과, 클럭단자(CLK)가 인버터(IV11)의 출력단에 연결되고, 입력단자(D)가 플립플롭(11-1)의 출력단자(Q)에 연결된 플립플롭(11-2)으로 구성된다.The first delay unit 11 includes a flip-flop 11-1 and a clock terminal CLK having a clock terminal CLK connected to the output terminal of the inverter IV11 and an input terminal D connected to the input terminal IN2. Is connected to the output terminal of the inverter IV11, and the input terminal D is composed of a flip-flop 11-2 connected to the output terminal Q of the flip-flop 11-1.
제 2 지연수단(12)은 일입력단이 입력단(IN3)에 연결되고, 타입력단이 제 1 지연수단(11)의 플립플롭(11-2)의 출력단자(Q)에 연결된 엑스크러시브노아게이트(12-1)를 구비한다.The second delay means 12 has one input terminal connected to the input terminal IN3, and the exclusive force gate connected to the output terminal Q of the flip-flop 11-2 of the first delay means 11 is connected to the input terminal IN3. (12-1) is provided.
제 1 동기수단(20)은 일입력단이 입력단(IN2)에 연결되고, 타입력단이 지연부(10)의 엑스크러시브노아게이트(12-1)의 출력단에 연결된 앤드게이트(20-1)를 구비한다.The first synchronizing means 20 has one input terminal connected to an input terminal IN2, and a type force terminal connected to an output terminal of the delay gate 10 connected to the output terminal of the exclusive noar gate 12-1. Equipped.
제 2 동기수단(30)은 클럭단자(CLK)가 인버터(IV31)의 출력단에 연결되고, 입력단자(D)가 입력단(IN2)에 연결된 플립플롭(31-1)과, 클럭단자(CLK)가 인버터(IV31)의 출력단에 연결되고, 입력단자(D)가 플립플롭(31-1)의 출력단자(Q)에 연결된 플립플롭(31-2)으로 구성된다.The second synchronizing means 30 includes a flip-flop 31-1 having a clock terminal CLK connected to an output terminal of the inverter IV31, an input terminal D connected to an input terminal IN2, and a clock terminal CLK. Is connected to the output terminal of the inverter IV31, and the input terminal D is composed of a flip-flop 31-2 connected to the output terminal Q of the flip-flop 31-1.
상기와 같은 구조를 갖는 본 발명의 반도체 칩의 테스트 회로의 동작을 설명하면 다음과 같다.The operation of the test circuit of the semiconductor chip of the present invention having the structure as described above is as follows.
먼저, 칩을 동작시키기 위하여 로우상태의 동작/테스트 클럭신호(S/TMD)를 입력단(IN3)을 통해 입력시키면, 제 2 동기수단(30)은 테스트 클럭신호(TCLK)를 동작 클럭신호(SCLK)로 동기시킨 후, 이 동기신호를 제 1 및 제 2 멀티플렉서(40, 50)의 선택단자(SL)로 각각 입력하며, 이어 제 1 멀티플렉서(40)는 칩을 동작시키기 위해 동작 클럭신호(SCLK)를 선택하여 출력단(OUT1)을 통해 출력하고, 마찬가지로 제 2 멀티플렉서(50)도 칩을 동작시키기 위해 동작 클럭신호(SCLK)를 선택하여 출력단(OUT2)을 통해 출력한다.First, when the operation / test clock signal S / TMD in the low state is input through the input terminal IN3 to operate the chip, the second synchronizing means 30 transmits the test clock signal TCLK to the operation clock signal SCLK. After synchronization, the synchronous signal is input to the select terminals SL of the first and second multiplexers 40 and 50, respectively, and the first multiplexer 40 then operates the operation clock signal SCLK to operate the chip. ) Is selected and output through the output terminal OUT1, and likewise, the second multiplexer 50 also selects the operation clock signal SCLK and outputs it through the output terminal OUT2 to operate the chip.
다음, 칩을 테스트하기 위하여 하이상태의 동작/테스트 클럭신호(S/TMD)를 입력단(IN3)을 통해 입력시키면, 지연부(10)는 동작/테스트 클럭신호(S/TMD)를 지연시켜 제 1 동기수단(20)의 앤드게이트(20-1)의 일입력단으로 입력시키고, 이어 제 1 동기수단(20)의 앤드게이트(20-1)는 입력단(IN2)을 통해 타입력단으로 곧바로 입력된 동작/테스트 클럭신호(S/TMD)와 지연부(10)로부터 입력된 신호를 논리앤드하여 동작 클럭신호(SCLK)에 동기화된 동작/테스트 클럭신호(S/TMD)를 제 1 및 제 2 멀티플렉서(40, 50)로 출력한다.Next, when the operation / test clock signal S / TMD in the high state is input through the input terminal IN3 to test the chip, the delay unit 10 delays the operation / test clock signal S / TMD so as to delay the operation / test clock signal S / TMD. The first gate is input to one input terminal of the AND gate 20-1 of the synchronization unit 20, and the AND gate 20-1 of the first synchronization unit 20 is directly input to the type force terminal through the input terminal IN2. The first and second multiplexers are configured to logic-end the operation / test clock signal S / TMD and the signal input from the delay unit 10 to synchronize the operation / test clock signal S / TMD synchronized with the operation clock signal SCLK. Output as (40, 50).
이어서, 제 1 멀티플렉서(40)는 칩을 테스트하기 위해 테스크 클럭신호(TCLK)를 선택하여 출력단(OUT1)을 통해 출력하고, 마찬가지로 제 2 멀티플렉서(50)도 칩을 테스트하기 위해 테스트 클럭신호(TCLK)를 선택하여 출력단(OUT2)을 통해 출력한다.Subsequently, the first multiplexer 40 selects the test clock signal TCLK to test the chip and outputs it through the output terminal OUT1, and likewise, the second multiplexer 50 also tests the test clock signal TCLK to test the chip. Select) and output it through the output terminal (OUT2).
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.
이상에서 설명한 바와 같이, 본 발명의 반도체 칩의 테스트 회로는, 클럭 소오스를 변환시키는 내부 제어신호를 외부로부터 입력되는 동작 클럭신호에 동기화하므로써, 칩의 동작상태에서 테스트 모드로 변환하거나 그 반대의 경우 발생할 수 있는 원하지 않는 클럭펄스로 인하여 발생될 수 있는 문제점을 해결 할 수 있는 효과를 제공한다.As described above, in the test circuit of the semiconductor chip of the present invention, the internal control signal for converting the clock source is synchronized with the operation clock signal input from the outside, thereby converting the chip from the operating state to the test mode or vice versa. It provides an effect that can solve the problem that can be caused by unwanted clock pulse that can occur.
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