KR19990005452A - Method of forming barrier metal film in semiconductor device - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야.1. The technical field to which the invention described in the claims belongs.

반도체 장치 제조 방법.Semiconductor device manufacturing method.

2. 발명이 해결하고자 하는 기술적 과제.2. The technical problem to be solved by the invention.

금속 배선 형성 공정 시 콘택홀 측벽에서의 장벽 금속이 매립 불량 되어 단락 부분을 형성하는 것을 극복하고자 함.In order to overcome this problem, the barrier metal in the contact hole sidewall is poorly buried in the metal wiring forming process to form a short circuit part.

3. 발명의 해결 방법의 요지.3. Summary of the solution of the invention.

접촉 특성의 향상을 위하여 사용하는 Ti층을 콜리메이트를 사용하여 형성하고, 연속해서 장벽 금속층인 TiN 또는 TaN을 화학 기상 증착 방법으로 형성함으로 해서 종래 기술의 문제점을 극복할 수 있다.The problem of the prior art can be overcome by forming the Ti layer used for the improvement of the contact characteristics by using collimates, and successively forming the barrier metal layer TiN or TaN by a chemical vapor deposition method.

4. 발명이 중요한 용도.4. Intended use of the invention.

반도체 장치 제조 공정 중 금속 배선 공정에 이용됨.Used in metal wiring process in semiconductor device manufacturing process.

Description

반도체 장치의 장벽 금속막 형성 방법Method of forming barrier metal film in semiconductor device

본 발명은 반도체 장치의 제조 공정의 마지막 단계인 금속 배선에 관한 것으로, 특히 공정시에 발생하는 매립 취약지역에 관한 문제점을 개선하기 위한 반도체 장치의 장벽 금속(Barrier metal) 형성 방법을 개선시킨 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wiring, which is the final stage of the manufacturing process of a semiconductor device. In particular, the metal wiring improves a method of forming a barrier metal of a semiconductor device to improve a problem of a buried region, which occurs during processing. It relates to a formation method.

일반적으로, 금속 박막은 소자들간의 전기 소통이나 소자들의 상호 연결의 기능을 갖는다. 따라서 금속 배선 형성 공정은 집적회로의 수율(yield)과 신뢰도(reliability)에 가장 큰 영향을 주는 결정적인 공정이다.In general, metal thin films have the function of electrical communication between devices or interconnection of devices. Therefore, the metallization process is a critical process that has the greatest influence on the yield and reliability of integrated circuits.

이에 알루미늄(Al)은 실리콘(Si)과 실리콘 산화막(SiO₂)에 대한 접착력이 우수하고, 고농도로 도핑된 확산층(N⁺, P⁺)과의 접촉시 옴성 저항 특성을 나타냄으로 해서, 반도체 장치 제조 공정에서 금속 배선을 위한 금속 콘택의 매립 재료로서 가장 널리 사용된다.Therefore, aluminum (Al) has excellent adhesion to silicon (Si) and silicon oxide film (SiO ₂ ) and exhibits ohmic resistance upon contact with highly doped diffusion layers (N ⁺ , P ⁺ ), thereby providing semiconductor devices. It is most widely used as a buried material of metal contacts for metal wiring in the manufacturing process.

그런데, 알루미늄 금속이 갖는 저융점 특성으로 인해 접합스파이킹이나, 전자 이동 등의 문제점이 발생된다. 이러한 실리콘과 알루미늄의 상호 확산을 방지하기 위한 방안으로 알루미늄에 약간의 실리콘을 첨가하여 금속 공정을 하게 되면, 콘택홀의 폭이 좁아지고 콘택 저항이 높아지는 문제점이 따른다.However, due to the low melting point characteristics of aluminum metal, problems such as bonding spikes and electron transfer occur. When a metal process is performed by adding a little silicon to the aluminum in order to prevent the mutual diffusion of the silicon and aluminum, there is a problem that the width of the contact hole is narrowed and the contact resistance is increased.

이에 좀더 개선된 방안으로, 기판과 금속층 사이에 불순물의 확산 방지막 역할을 하는 장벽 금속층을 형성시킨다. 이러한 장벽 금속은 콘택홀에 매립되는 금속의 단차피복성(step coverage)을 향상시키고, 전기적 이동 특성 등을 향상시킨다. 일반적으로 많이 사용하는 장벽 금속의 재료는, 열적 안정성이 높고 공정이 간단한 TiN이다.In a further improved solution, a barrier metal layer is formed between the substrate and the metal layer to serve as an anti-diffusion film. The barrier metal improves step coverage of the metal embedded in the contact hole, and improves the electrophoretic characteristics. In general, the material of a barrier metal that is commonly used is TiN having high thermal stability and simple process.

현추세에 따라, 집적회로 제조시 소자가 고집적화되어 가면서 적층되는 전도층 및 층간절연막들이 증가하고, 소자들간의 전기적 연결을 위한 금속 콘택홀(Metal contact hole)의 크기가 작아지고 금속 콘택홀의 깊이 또한 깊어지고 있다. 이러한 공정의 에스펙트 비(aspect ratio)는 1∼3 정도가 된다. 이에 따른 금속 콘택홀의 매립 불량에 대한 여러 가지 문제점들이 야기되고 있다.In recent years, as integrated devices become more integrated in manufacturing integrated circuits, more conductive layers and interlayer insulating films are stacked, metal contact holes for electrical connection between devices become smaller, and the depth of metal contact holes is also increased. It's deepening. The aspect ratio of this process is about 1-3. As a result, various problems are caused for the poor filling of the metal contact hole.

도 1은 종래 기술에 의한 장벽 금속층의 매립 특성을 나타내는 공정 단면도로서, 도면 부호 11은 실리콘기판, 12는 층간절연막,13 및 14는 Ti 및 TiN층을 각각 나타낸다.1 is a cross-sectional view showing a buried property of a barrier metal layer according to the prior art, in which numeral 11 denotes a silicon substrate, 12 denotes an interlayer insulating film, and 13 and 14 denote Ti and TiN layers, respectively.

도 1에 도시된 바와 같이, 소정의 공정이 완료된 하부층을 구비하는 실리콘기판(11) 상에 소자들의 절연을 위한 층간절연막(12)을 형성한다. 콘택홀용 식각마스크를 이용한 식각공정으로 층간절연막(12)을 비등방성 건식식각하여 실리콘기판(11)의 일부가 노출되도록 콘택홀을 형성한다.As shown in FIG. 1, an interlayer insulating film 12 for insulating devices is formed on a silicon substrate 11 having a lower layer where a predetermined process is completed. An anisotropic dry etching of the interlayer insulating layer 12 is performed by an etching process using an etching mask for contact holes to form a contact hole so that a part of the silicon substrate 11 is exposed.

이어서, 전체 구조 상부에 실리콘기판(11)과 TiN막(티타늄 나이트 라이드막,14) 간의 접촉력 향상을 위한 티타늄막(13)을 먼저 증착시킨다. 여기서 티타늄막은 저온의 스퍼터링(sputtering) 방법을 이용하여 증착된다. 계속해서 TiN막(14)을 스퍼터링 방법으로 증착한다.Subsequently, a titanium film 13 is first deposited on the entire structure to improve contact force between the silicon substrate 11 and the TiN film (titanium nitride film 14). The titanium film is deposited using a low temperature sputtering method. Subsequently, the TiN film 14 is deposited by a sputtering method.

전술한 바와 같은 공정에서, 티타늄막(13)의 불량한 단차피복성으로 인하여 콘택홀 측벽에서 티타늄막이 단락 되고 층간절연막(12)이 노출된다. 이 위에 연속적으로 증착되는 TiN막(14) 역시 콘택홀 측벽에 층간절연막(12)을 노출시켜 장벽 금속층이 단락 되는 부분을 형성한다.In the above-described process, due to the poor step coverage of the titanium film 13, the titanium film is shorted on the sidewall of the contact hole and the interlayer insulating film 12 is exposed. The TiN film 14 continuously deposited thereon also exposes the interlayer insulating film 12 on the sidewall of the contact hole, thereby forming a portion in which the barrier metal layer is short-circuited.

이렇듯, 종래의 장벽 금속 형성 공정은 금속 장벽을 증착할 때 금속장벽층이 콘택홀 측벽에서 단차피복성 불량으로 인하여 단락되는 현상이 발생하게 된다. 이 경우 콘택홀에 금속이 매립될 때 완전히 매립되지 못하고 보이드를 형성하는 등의 금속 매립 불량을 야기하게 되어 결국, 소자의 신뢰성에 영향을 주는 문제점이 있어, 이를 개선할 수 있는 장벽 금속층 형성 방법의 개발이 필요하게 되었다.As such, in the conventional barrier metal forming process, when the metal barrier is deposited, a phenomenon in which the metal barrier layer is short-circuited due to poor step coverage on the contact hole sidewall occurs. In this case, when the metal is buried in the contact hole, the metal is not buried completely and voids are formed, such as voids. Therefore, there is a problem that affects the reliability of the device, thereby improving the barrier metal layer formation method. Development was needed.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 실리콘기판 및 층간절연막과 전도막 사이에 형성되는 장벽 금속층의 형성 공정시, 우수한 단차피복성을 갖는 장벽 금속층을 갖는 반도체 장치의 금속배선 형성 방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention devised to solve the problems described above, in the process of forming the barrier metal layer formed between the silicon substrate and the interlayer insulating film and the conductive film, metal wiring formation of the semiconductor device having a barrier metal layer having excellent step coverage Its purpose is to provide a method.

도 1은 종래의 금속 배선을 위한 장벽 금속층의 매립 특성을 나타내는 공정 단면도,1 is a process cross-sectional view showing the buried characteristics of a barrier metal layer for a conventional metal wiring;

도2A 및 도2B는 본 발명의 일실시예에 따른 반도체 장치의 장벽 금속층의 공정 단면도2A and 2B are cross-sectional views of a barrier metal layer of a semiconductor device in accordance with an embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 실리콘 기판21: silicon substrate

22 : 층간절연막22: interlayer insulating film

23 : 제1 장벽 금속층23: first barrier metal layer

24 : 제2 장벽 금속층24: second barrier metal layer

25 : 전도막25: conductive film

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치의 제조방법은, 반도체 기판상에 콘택홀이 형성된 층간절연막을 형성하는 단계; 전체 구조 상부에 콜리메이트를 사용하여 접합층을 형성하는 단계; 및 상기 접합층 상에 장벽 금속층을 화학 기상 증착 방법으로 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, a method of manufacturing a semiconductor device of the present invention comprises the steps of: forming an interlayer insulating film having contact holes formed on a semiconductor substrate; Forming a bonding layer using collimates over the entire structure; And forming a barrier metal layer on the junction layer by a chemical vapor deposition method.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2A 및 도2B는 본 발명의 일실시예에 따른 장벽 금속 형성 방법을 나타내는 공정 단면도이다.2A and 2B are cross-sectional views illustrating a method of forming a barrier metal according to an embodiment of the present invention.

먼저, 도2A에 도시된 바와 같이, 소정의 공정이 완료된 하부층을 구비하는 실리콘기판(21)상에 각기 소자들간의 절연을 위한 층간절연막(22)을 형성한다. 그리고, 콘택홀용 식각마스크를 이용한 선택 식각공정으로 층간절연막(22)을 식각하여 금속 콘택홀을 형성한다. 이어서 알루미늄과 실리콘의 접합스파이킹(Junction spiking)을 방지하기 위한 장벽 금속층을 형성하되, 콘택홀의 측벽을 제외한 전체 구조 상부에 콜리메이트(Collimate)를 사용하여 저온의 스퍼터링 방법으로 먼저 접착력 향상을 위한 티타늄막(23)을 증착한다. 이 때의 증착 온도는 200℃ 내지 400℃ 정도로 하고, 막의 두께는 100Å 내지 400Å 정도로 형성한다.First, as shown in FIG. 2A, an interlayer insulating film 22 is formed on the silicon substrate 21 having a lower layer where a predetermined process is completed. Then, the interlayer insulating layer 22 is etched by a selective etching process using an etching mask for contact holes to form a metal contact hole. Subsequently, a barrier metal layer is formed to prevent junction spiking between aluminum and silicon, but titanium is used to improve adhesion by using a low temperature sputtering method using a collimate on the entire structure except the sidewall of the contact hole. A film 23 is deposited. The deposition temperature at this time is set to about 200 ° C to 400 ° C, and the film thickness is formed to be about 100 Pa to 400 Pa.

다음으로 도 2B에 도시된 바와 같이, 티타늄막(23) 상부에 장벽 금속층으로 예를 들면 TiN막(24)을 형성하되, 상온 내지 500℃정도의 온도에서 화학 증착 방법을 이용하여 증착한다. 여기서, 형성되는 TiN막(24)의 두께는 300Å내지 900Å 정도로 형성한다. 상부에 알루미늄이나 텅스텐 등의 금속막(25)을 형성한다.Next, as shown in FIG. 2B, for example, a TiN film 24 is formed on the titanium film 23 as a barrier metal layer, and is deposited using a chemical vapor deposition method at a temperature of about 500 ° C. to about 500 ° C. FIG. Here, the thickness of the TiN film 24 formed is about 300 kPa to 900 kPa. A metal film 25 such as aluminum or tungsten is formed on the top.

다른 실시예로서, 장벽 금속층으로 TaN막을 사용하기도 하는데, TaN막은 실리콘기판의 실리콘과 반응하여 Six-Tay-Nz 화합물을 형성하므로, 좋은 배리어 특성을 갖는다.As another example, a TaN film may be used as the barrier metal layer. The TaN film reacts with silicon on a silicon substrate to form a Six-Tay-Nz compound, and thus has good barrier properties.

여기서 티타늄막(23)은 콘택홀 바닥 부분의 일부 노출된 실리콘 기판(21)과 TiN막(24)과의 양호한 접촉을 위하여 형성한 것이다. 또한 티타늄막(23)은 콜리메이트로 형성하여 직진(直進)성이 좋아 콘택홀 바닥으로의 단차피복성을 향상시킨다. 이로 인해 연속해서 증착되는 TiN막(24)의 형성을 도와준다.Here, the titanium film 23 is formed for good contact between the partially exposed silicon substrate 21 at the bottom of the contact hole and the TiN film 24. In addition, since the titanium film 23 is formed of collimates, the straightness is improved, and the step coverage to the bottom of the contact hole is improved. This assists in the formation of the TiN film 24 which is continuously deposited.

전술한 바와 같은 방법으로 형성된 반도체 장치의 장벽 금속층은, 금속 매립 불량의 원인이 되었던 콘택홀 측벽에서의 장벽 금속이 단락되지 않도록 한다. 금속층과 하부층과의 접촉 특성을 향상시키기 위하여 전체 구조 상부에 이층 구조로 장벽 금속층을 형성하는 단계에서, 콘택홀 측벽에는 티타늄을 형성시키지 않고, 바닥 단차피복성을 향상시키므로 인해 종래의 문제점을 충분히 극복할 수 있는 방법을 제시한다. 또한 화학 증착 방법으로 형성되는 TiN막 또는 TaN막은, 화학 증착 방법의 특성으로 표면을 잘 따라서 증착이 되기 때문에 스퍼터링 방법으로 형성할 때보다 단차피복성이 향상된다.The barrier metal layer of the semiconductor device formed by the above-described method prevents the barrier metal in the contact hole sidewalls that caused the metal embedding defect from shorting. In the step of forming a barrier metal layer in a two-layer structure on the entire structure to improve the contact characteristics between the metal layer and the lower layer, the contact hole sidewalls are not formed of titanium, and the bottom step coverage is improved, thereby sufficiently overcoming the conventional problems. Here's how to do it. In addition, since the TiN film or TaN film formed by the chemical vapor deposition method is deposited along the surface well due to the characteristics of the chemical vapor deposition method, the step coverage is improved than when formed by the sputtering method.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은, 먼저 직진성이 우수하도록 콜리메이트(Collimate)방법으로 티타늄을 증착시켜서 콘택홀 내의 바닥 단차피복성(bottom step coverage)을 향상시키고, 그 위에 형성되는 TiN막 또는 TaN막이 우수한 단차피복성을 갖도록 한다. 또한 화학 기상 증착 방법으로 TiN 또는 TaN막을 증착하여 콘택홀 내의 측면과 바다의 단차피복성을 향상시켜, 결과적으로는 금속 증착시의 매립 특성을 향상시키며 금속선(Metal line)의 단락을 방지한다.The present invention made as described above, by first depositing titanium by a collimating method (Collimate) method to improve the straightness to improve the bottom step coverage (contact step coverage) in the contact hole, the TiN film or TaN film formed thereon is excellent Ensure step coverage. In addition, by depositing a TiN or TaN film by the chemical vapor deposition method to improve the step coverage of the side and the sea in the contact hole, as a result, to improve the buried characteristics during metal deposition and to prevent the shorting of the metal line (Metal line).

Claims (6)

반도체 기판상에 콘택홀이 형성된 층간절연막을 형성하는 단계; 전체 구조 상부에 콜리메이트를 사용하여 접합층을 형성하는 단계; 및 상기 접합층 상에 장벽 금속층을 화학 기상 증착 방법으로 형성하는 단계를 포함하여 이루어지는 반도체 장치의 금속배선 형성 방법.Forming an interlayer insulating film having contact holes formed on the semiconductor substrate; Forming a bonding layer using collimates over the entire structure; And forming a barrier metal layer on the junction layer by a chemical vapor deposition method. 제 1항에 있어서, 상기 접합층은 티타늄막으로 사용하는 반도체 장치의 금속 배선 형성 방법.The method of forming a metal wiring of a semiconductor device according to claim 1, wherein said bonding layer is used as a titanium film. 제 1항에 있어서, 상기 장벽 금속층은 TiN 또는 TaN막을 사용하는 반도체 장치의 금속 배선 형성 방법.The method for forming a metal wiring of a semiconductor device according to claim 1, wherein the barrier metal layer uses a TiN or TaN film. 제1항 내지 3항중 어느 한 항에 있어서, 상기 티타늄막은 200℃ 내지 400℃의 온도에서 형성하는 반도체 장치의 금속배선 형성 방법.The method of claim 1, wherein the titanium film is formed at a temperature of 200 ° C. to 400 ° C. 5. 제 1항내지 3항중 어느 한 항에 있어서, 상기 티타늄막은 100Å 내지 400Å의 두께를 갖도록 하는 반도체 장치의 금속 배선 형성 방법.The method for forming a metal wiring of a semiconductor device according to any one of claims 1 to 3, wherein the titanium film has a thickness of 100 kPa to 400 kPa. 제 1항내지 3항중 어느 한항에 있어서, 상기 화학 기상 증착 방법은 상온 내지 500℃의 온도에서 수행하는 반도체 장치의 금속 배선 형성 방법.The method of claim 1, wherein the chemical vapor deposition method is performed at a temperature of room temperature to 500 ° C. 5.