KR19990004786A - Manufacturing method of thin film type optical path control device - Google Patents
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Abstract
박막형 광로 조절 장치의 제조 방법이 개시되어 있다. 상기 방법은, M×N 개의 트랜지스터가 내장되고 제1 금속층을 포함하는 액티브 매트릭스를 제공하는 단계; 상기 액티브 매트릭스의 상부에 희생층을 형성하는 단계; a) 상기 희생층의 상부에 포토레지스트를 도포하는 단계, b) 상기 포토레지스트에 패턴을 형성하는 단계, c) 상기 패턴이 형성된 포토레지스트를 식각 마스크로 사용하여 상기 희생층을 패터닝하여 액티브 매트릭스의 일부를 노출시키는 단계, 및 d) 상기 포토레지스트를 제거하는 단계를 갖는 액츄에이터의 지지부를 형성하는 단계; 그리고 상기 액티브 매트릭스의 상부에 지지층, 하부 전극, 변형층, 및 상부 전극 갖는 액츄에이터를 형성하는 단계를 포함한다. 본 발명에 의하면, 두꺼운 두께를 갖는 포토레지스트를 희생층의 상부에 도포하고, 상기 포토레지스트에 P.E.B 처리를 수행함으로써, 포토레지스트의 현상 시에 발생하는 스탠딩 웨이브 효과를 최소화할 수 있으며, 비록 상기 포토레지스트 패턴에 결함이 발생하더라도 패턴이 정확한 형상을 갖도록 포토레지스트 패턴을 복원할 수 있다. 그러므로, 상기와 같이 정확한 패턴을 갖는 포토레지스트를 식각 마스크로 이용하여 희생층을 패터닝함으로써, 액츄에이터의 지지부를 정확한 형상으로 형성할 수 있어 공정의 수율을 향상시킬 수 있다.Disclosed is a method of manufacturing a thin film type optical path control device. The method includes providing an active matrix having M × N transistors embedded therein and comprising a first metal layer; Forming a sacrificial layer on top of the active matrix; a) applying a photoresist on top of the sacrificial layer, b) forming a pattern on the photoresist, c) patterning the sacrificial layer using the photoresist with the pattern as an etch mask to form an active matrix Exposing a portion, and d) forming a support of the actuator having the step of removing the photoresist; And forming an actuator having a support layer, a lower electrode, a strain layer, and an upper electrode on the active matrix. According to the present invention, by applying a photoresist having a thick thickness on top of the sacrificial layer, and performing a PEB process on the photoresist, it is possible to minimize the standing wave effect generated during the development of the photoresist, although the photo Even if a defect occurs in the resist pattern, the photoresist pattern may be restored so that the pattern has an accurate shape. Therefore, by patterning the sacrificial layer using a photoresist having an accurate pattern as an etching mask as described above, the support portion of the actuator can be formed in an accurate shape, thereby improving the yield of the process.
Description
본 발명은 박막형 광로 조절 장치인 AMA(Actuated Mirror Array)의 제조 방법에 관한 것으로서, 보다 상세하게는 희생층을 패터닝하기 위해 포토레지스트에 패턴을 형성할 때, 두꺼운 두께를 갖는 포토레지스트를 사용함으로써, P.E.B(Post Exposure Bake)의 시간에 따른 리플로우(reflow) 현상으로 인해 포토레지스트 패턴의 형태가 변하는 것을 방지하고, 현상(develope)시에 발생하는 포토레지스트의 스탠딩 웨이브 효과(standing wave effect)를 최소화하여 희생층을 정확하게 패터닝하며 공정의 수율을 향상시킬 수 있는 박막형 광로 조절 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing an Actuated Mirror Array (AMA), which is a thin film type optical path control device, and more particularly, by using a photoresist having a thick thickness when forming a pattern in a photoresist for patterning a sacrificial layer. It prevents the shape of the photoresist pattern from changing due to reflow of PEB (Post Exposure Bake) over time, and minimizes standing wave effect of photoresist generated during development The present invention relates to a method of manufacturing a thin film type optical path control apparatus that can accurately pattern a sacrificial layer and improve a yield of a process.
광학 에너지(optical energy)를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기(spatial light modulator)는 광통신, 화상 처리, 그리고 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 통상적으로 이러한 장치들은 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치(direct-view image display device)와 투사형 화상 표시 장치(projection-type image display device)로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto a screen may be applied to various fields such as optical communication, image processing, and information display devices. Typically, such devices are classified into a direct-view image display device and a projection-type image display device according to a method of displaying optical energy on a screen.
직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display : LCD), DMD(Deformable Mirror Device) 및 AMA를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기(transmissive spatial light modulators)로 분류될 수 있는데 반하여, DMD 및 AMA는 반사 광 변조기(reflective spatial light modulators)로 분류될 수 있다.An example of a direct-view image display device is a CRT (Cathode Ray Tube). The CRT device is called a CRT, which has excellent image quality but increases in weight and volume as the screen is enlarged, leading to an increase in manufacturing cost. There is. Projection type image display apparatuses include a liquid crystal display (LCD), a deformable mirror device (DMD), and an AMA. Such projection image display devices can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmissive spatial light modulators, while DMD and AMA can be classified as reflective spatial light modulators.
LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1 내지 2 % 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, due to the polarity of the light, the light efficiency is low, there is a problem inherent in the liquid crystal material, for example, there is a disadvantage that the response speed is slow and the inside is easy to overheat. In addition, the maximum light efficiency of existing transmission light modulators is limited to a range of 1-2%, requiring dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.
DMD는 5％ 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿(slit)이나 핀홀(pinhole)과 같은 개구(aperture)를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트(contrast)가 향상되어 보다 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. In the AMA, each of the mirrors installed therein reflects light incident from the light source at a predetermined angle, and the reflected light is projected on the screen through an aperture such as a slit or a pinhole. It is a device that can adjust the speed of light to form an image. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a brighter and clearer image.
AMA의 각 액츄에이터는 인가되는 전기적인 화상 신호 및 바이어스 신호에 의하여 발생되는 전기장에 따라 변형을 일으킨다. 상기 액츄에이터가 변형을 일으킬 때 그 상부에 장착된 각각의 거울들이 경사지게 된다. 따라서, 상기 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시켜 스크린 상에 화상을 맺을 수 있도록 한다. 상기 각각의 거울들을 구동하는 액츄에이터로서 PZT(Pb(Zr, Ti)O3) 또는 PLZT((Pb, La)(Zr, Ti)O3) 등의 압전 물질이 이용된다. 또한, PMN(Pb(Mg, Nb)O3) 등의 전왜 물질로서 상기 액츄에이터를 구성할 수도 있다.Each actuator of the AMA generates a deformation in accordance with the electric field generated by the applied electric picture signal and the bias signal. As the actuator deforms, each of the mirrors mounted thereon is tilted. Accordingly, the inclined mirrors reflect light incident from the light source at a predetermined angle to form an image on the screen. Piezoelectric materials such as PZT (Pb (Zr, Ti) O 3 ) or PLZT ((Pb, La) (Zr, Ti) O 3 ) are used as actuators for driving the respective mirrors. The actuator may also be configured as a warping material such as PMN (Pb (Mg, Nb) O 3 ).
이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉(sawing) 방법을 사용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path control device cuts a thin layer of multilayer ceramic, mounts a ceramic wafer having a metal electrode therein in an active matrix including a transistor, and then processes it using a sawing method and mirrors the upper portion thereof. By installing. However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the deformation layer is slow.
이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치가 개발되었다. 상기 박막형 광로 조절 장치는 본 출원인이 1996년 9월 24일 대한민국 특허청에 특허 출원한 특허 출원 제96-42197호(발명의 명칭: 멤브레인의 스트레스를 조절할 수 있는 박막형 광로 조절 장치의 제조 방법)에 개시되어 있다.Accordingly, a thin film type optical path control apparatus that can be manufactured using a semiconductor manufacturing process has been developed. The thin film type optical path control device is disclosed in Korean Patent Application No. 96-42197 (name of the invention: a method of manufacturing a thin film type optical path control device that can control the stress of the membrane) filed by the applicant of the Korean Patent Office on September 24, 1996. It is.
도 1은 상기 선행 출원에 기재된 박막형 광로 조절 장치의 단면도를 도시한 것이다.Figure 1 shows a cross-sectional view of the thin film type optical path control device described in the preceding application.
도 1을 참조하면, 상기 박막형 광로 조절 장치는 내부에 M×N(M, N은 정수) 개의 MOS 트랜지스터가 내장되고 일측 상부에 드레인 패드(5)가 형성된 액티브 매트릭스(1)와 액티브 매트릭스(1)의 상부에 형성된 액츄에이터(60)를 포함한다.Referring to FIG. 1, the thin film type optical path control device includes an active matrix 1 and an active matrix 1 in which M × N (M, N is integer) MOS transistors are built therein and a drain pad 5 is formed on one side thereof. Actuator 60 formed on the top of the).
상기 액티브 매트릭스(1)는, 액티브 매트릭스(1)의 상부에 형성된 보호층(10)과 보호층(10)의 상부에 형성된 식각 방지층(15)을 포함한다.The active matrix 1 includes a protective layer 10 formed on the active matrix 1 and an etch stop layer 15 formed on the protective layer 10.
상기 액츄에이터(60)는, 상기 식각 방지층(15) 중 아래에 상기 드레인 패드(5)가 형성된 부분에 일측이 접하며 타측이 에어 갭(25)을 개재하여 식각 방지층(15)과 평행하게 형성된 멤브레인(30), 멤브레인(30)의 상부에 형성된 하부 전극(35), 하부 전극(35)의 상부에 형성된 변형층(40), 변형층(40)의 상부에 형성된 상부 전극(45), 그리고 상기 변형층(40)의 일측으로부터 변형층(40), 하부 전극(51), 멤브레인(47), 식각 방지층(15), 및 보호층(10)을 통하여 상기 드레인 패드(5)까지 수직하게 형성된 비어 홀(50)의 내부에 상기 하부 전극(35)과 드레인 패드(5)가 연결되도록 형성된 비어 컨택(55)을 포함한다. 상기 상부 전극(45)의 상부 전극(45)을 균일하게 동작하게 하여 광원으로부터 입사되는 광의 난반사를 방지하는 스트라이프(46)가 형성된다.The actuator 60 may include a membrane formed on one side of the etch stop layer 15 in contact with a portion where the drain pad 5 is formed below and the other side thereof parallel to the etch stop layer 15 via an air gap 25. 30, the lower electrode 35 formed on the membrane 30, the strained layer 40 formed on the lower electrode 35, the upper electrode 45 formed on the strained layer 40, and the strain Via holes vertically formed from one side of the layer 40 to the drain pad 5 through the strained layer 40, the lower electrode 51, the membrane 47, the etch stop layer 15, and the protective layer 10. The via contact 55 includes a via contact 55 formed to connect the lower electrode 35 and the drain pad 5 to each other. A stripe 46 is formed to uniformly operate the upper electrode 45 of the upper electrode 45 to prevent diffuse reflection of light incident from the light source.
이하 상기 박막형 광로 조절 장치의 제조 방법을 설명한다.Hereinafter, a manufacturing method of the thin film type optical path control device will be described.
도 2a 내지 2d는 도 1에 도시한 장치의 제조 공정도이다. 도 2a 내지 2d에 있어서, 도 1과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.2A to 2D are manufacturing process diagrams of the apparatus shown in FIG. 1. In Figs. 2A to 2D, the same reference numerals are used for the same members as in Fig. 1.
도 2a를 참조하면, 실리콘(Si)으로 구성되며 내부에 M×N 개의 MOS 트랜지스터(도시되지 않음)가 내장된 액티브 매트릭스(31)의 상부에 보호층(10)을 형성한다. 보호층(10)은 인 실리케이트 유리(Phosphor-Silicate Glass：PSG)를 화학 기상 증착(CVD) 방법을 이용하여 1．0∼2．0㎛ 정도의 두께를 가지도록 형성한다. 보호층(10)은 후속하는 공정 동안 상기 MOS 트랜지스터가 내장된 액티브 매트릭스(1)를 보호한다.Referring to FIG. 2A, a protective layer 10 is formed on an active matrix 31 made of silicon (Si) and containing M × N MOS transistors (not shown). The protective layer 10 is formed of Phosphor-Silicate Glass (PSG) to have a thickness of about 1.0 to about 2.0 μm using a chemical vapor deposition (CVD) method. The protective layer 10 protects the active matrix 1 in which the MOS transistor is embedded during subsequent processing.
식각 방지층(15)은 상기 보호층(10)의 상부에 형성된다. 식각 방지층(15)은 질화물을 저압 화학 기상 증착(Low Pressure CVD : LPCVD) 방법을 이용하여 1000∼2000Å 정도의 두께를 갖도록 형성한다. 상기 식각 방지층(15)은 후속하는 식각 공정 동안 보호층(10) 및 상기 트랜지스터가 내장된 액티브 매트릭스(1)가 식각 되는 것을 방지한다.An etch stop layer 15 is formed on the passivation layer 10. The etch stop layer 15 is formed to have a thickness of about 1000 to 2000 kPa using a low pressure chemical vapor deposition (LPCVD) method. The etch stop layer 15 prevents the protective layer 10 and the active matrix 1 in which the transistor is embedded from being etched during a subsequent etch process.
상기 식각 방지층(15)의 상부에는 희생층(20)이 형성된다. 희생층(20)은 인(P)을 12％ 정도의 농도로 함유한 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(Atmospheric Pressure CVD : APCVD) 방법을 이용하여 1．0∼3．0㎛ 정도의 두께를 갖도록 형성한다. 이 경우, 희생층(20)은 트랜지스터가 내장된 액티브 매트릭스(1)의 상부를 덮고 있으므로, 그 표면의 평탄도가 매우 불량하다. 따라서, 희생층(20)의 표면을 스핀 온 글래스(Spin-On Glass : SOG)를 사용하는 방법 또는 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법을 이용하여 평탄화시킨다.The sacrificial layer 20 is formed on the etch stop layer 15. The sacrificial layer 20 is formed of phosphorous silicate glass (PSG) containing phosphorus (P) at a concentration of about 12% by using an atmospheric pressure chemical vapor deposition (Atmospheric Pressure CVD) process. It is formed to have a thickness of. In this case, since the sacrificial layer 20 covers the upper portion of the active matrix 1 in which the transistor is embedded, the surface flatness is very poor. Therefore, the surface of the sacrificial layer 20 is planarized by using a spin-on glass (SOG) method or a chemical mechanical polishing (CMP) method.
이어서, 상기 희생층(20)을 패터닝하기 위하여, 희생층(20)의 상부에 제1 포토레지스트(23)를 약 1．2㎛ 정도의 두께로 도포하고 110℃ 정도의 온도에서 약 60초 동안 상기 제1 포토레지스트(23)가 형성된 액티브 매트릭스(1)를 소프트 베이킹(soft baking)한다. 다음에, 상기 제1 포토레지스트(23)를 18．5㎽/㎠의 광도로 약 7초 동안 노광시킨 후, P.E.B(Post Exposure Bake)를 120℃ 정도의 온도에서 약 30초 동안 실시한다. 계속하여, 상기 제1 포토레지스트(23)를 통상의 온도에서 약 90초 동안 현상(develope)시킨 후, 하드 베이킹(hard baking)을 120℃ 정도의 온도에서 약 20초 동안 수행한다. 그 결과, 상기 제1 포토레지스트(23) 중 아래에 드레인 패드(5)가 형성된 부분이 패터닝된다. 상기에서, P.E.B는 상기 제1 포토레지스트(23)의 현상 시에 발생하는 스탠딩 웨이브 효과(standing wave effect)를 최소화하기 위해 실시한다.Subsequently, in order to pattern the sacrificial layer 20, the first photoresist 23 is applied to the upper portion of the sacrificial layer 20 to a thickness of about 1.2 μm, and the temperature is about 110 ° C. for about 60 seconds. The active matrix 1 on which the first photoresist 23 is formed is soft baked. Next, the first photoresist 23 is exposed for about 7 seconds at an intensity of 18. 5 kW / cm 2, and then P.E.B (Post Exposure Bake) is performed at a temperature of about 120 ° C. for about 30 seconds. Subsequently, after the first photoresist 23 is developed at a normal temperature for about 90 seconds, hard baking is performed at a temperature of about 120 ° C. for about 20 seconds. As a result, a portion in which the drain pad 5 is formed below the first photoresist 23 is patterned. In the above, P.E.B is carried out to minimize the standing wave effect that occurs during the development of the first photoresist 23.
그리고, 상기 패터닝된 제1 포토레지스트(23)를 식각 마스크로 이용하여 상기 희생층(20) 중 하부에 드레인 패드(5)가 형성된 부분을 식각하여 식각 방지층(15)의 일부가 노출시킴으로써, 액츄에이터(60)의 지지부가 형성될 위치를 만든다.In addition, the part of the etch stop layer 15 is exposed by etching the portion of the sacrificial layer 20 in which the drain pad 5 is formed by using the patterned first photoresist 23 as an etch mask, thereby exposing an actuator. The support of 60 makes a position to be formed.
도 2b를 참조하면, 상기 제1 포토레지스트(23)를 제거한 후, 상기 노출된 식각 방지층(15) 및 희생층(20)의 상부에 0．1∼1．0㎛ 정도의 두께로 멤브레인(30)을 형성한다. 멤브레인(30)은 질화물을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 형성한다. 이때, 저압의 반응 용기 내에서 반응 가스의 비를 변화시키면서 멤브레인(30)을 형성함으로써, 멤브레인(30) 내의 스트레스(stress)를 조절한다.Referring to FIG. 2B, after removing the first photoresist 23, the membrane 30 may be formed on the exposed etch stop layer 15 and the sacrificial layer 20 to a thickness of about 0.1 to 1.0 μm. ). Membrane 30 is formed using low pressure chemical vapor deposition (LPCVD). At this time, by forming the membrane 30 while changing the ratio of the reaction gas in the reaction vessel of low pressure, the stress in the membrane 30 is controlled.
상기 멤브레인(30)의 상부에는 백금(Pt) 또는 백금-탄탈륨(Pt-Ta) 등의 금속으로 구성된 하부 전극(35)이 형성된다. 하부 전극(35)은 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 갖도록 형성한다. 이어서, 상기 하부 전극(35)을 식각 종료점을 이용한 반응성 이온 식각 공정으로 식각하여 각각의 화소별로 상기 하부 전극(35)을 분리시킴으로써 각 화소들에 독자적인 제1 신호(화상 신호)가 인가되도록 한다(Iso-Cutting 공정).The lower electrode 35 made of a metal such as platinum (Pt) or platinum-tantalum (Pt-Ta) is formed on the membrane 30. The lower electrode 35 is formed to have a thickness of about 0.01 to 1.0 탆 using the sputtering method. Subsequently, the lower electrode 35 is etched by a reactive ion etching process using an etching end point to separate the lower electrode 35 for each pixel so that an independent first signal (image signal) is applied to each pixel ( Iso-Cutting Process).
상기 하부 전극(35) 상에는 PZT 또는 PLZT로 구성된 변형층(40)이 형성된다. 변형층(40)은 졸-겔(sol-gel)법을 이용하여 0．1∼1．0㎛, 바람직하게는 0．4㎛ 정도의 두께를 갖도록 형성한 후, 급속 열처리(Rapid Thermal Annealing : RTA) 방법으로써 상변이시킨다. 상기 변형층(40)은 상부 전극(45)과 하부 전극(35) 사이에 발생하는 전기장에 의하여 변형을 일으킨다.The deformation layer 40 formed of PZT or PLZT is formed on the lower electrode 35. The strained layer 40 is formed to have a thickness of about 0. 1 to 1.0 μm, preferably about 0.4 μm using a sol-gel method, and then rapid thermal annealing: RTA) phase change. The strained layer 40 is deformed by an electric field generated between the upper electrode 45 and the lower electrode 35.
상부 전극(45)은 변형층(40)의 상부에 형성된다. 상부 전극(45)은 알루미늄 또는 백금 등의 전기 전도성 및 반사성을 갖는 금속을 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 갖도록 형성한다. 상부 전극(45)에는 외부로부터 공통 전극선(도시되지 않음)을 통하여 제2 신호(바이어스 신호)가 인가된다. 또한, 상기 상부 전극(45)은 광원으로부터 입사되는 빛을 반사하는 거울의 기능도 수행한다.The upper electrode 45 is formed on the strained layer 40. The upper electrode 45 is formed of a metal having electrical conductivity and reflectivity such as aluminum or platinum so as to have a thickness of about 0.01 to 1.0 탆 using a sputtering method. The second signal (bias signal) is applied to the upper electrode 45 from the outside through a common electrode line (not shown). In addition, the upper electrode 45 also functions as a mirror that reflects light incident from a light source.
도 2c를 참조하면, 상부 전극(45)의 상부에 제2 포토레지스트(도시되지 않음)를 도포한 후, 상기 제2 포토레지스트를 식각 마스크로 이용하여 상기 상부 전극(45)을 소정의 화소 형상을 갖도록 패터닝한다. 이 경우, 상기 상부 전극(45)의 일부에 스트라이프(46)가 형성된다. 이어서, 상기 변형층(40) 및 하부 전극(35)을 순차적으로 각기 소정의 화소 형상을 갖도록 패터닝한 후, 변형층(40)의 일측 상부로부터 드레인 패드(5)의 상부까지 변형층(40), 하부 전극(35), 멤브레인(30), 식각 방지층(15) 및 보호층(10)을 순차적으로 식각함으로써 비어 홀(50)을 형성한다. 계속하여, 텅스텐, 백금 또는 티타늄 등의 금속을 리프트-오프 방법으로 증착하여 상기 드레인(5)과 하부 전극(35)을 전기적으로 연결시키는 비어 컨택(55)을 형성한다. 따라서, 상기 비어 컨택(55)은 비어 홀(50) 내에서 하부 전극(35)으로부터 드레인(5)의 상부까지 수직하게 형성된다. 그러므로, 외부로부터 전달된 제1 신호는 액티브 매트릭스(1)에 내장된 MOS 트랜지스터, 드레인 패드(5) 및 비어 컨택(55)을 통하여 하부 전극(35)에 인가된다.Referring to FIG. 2C, after applying a second photoresist (not shown) on the upper electrode 45, the upper electrode 45 is formed in a predetermined pixel shape by using the second photoresist as an etching mask. Pattern to have In this case, a stripe 46 is formed on a part of the upper electrode 45. Subsequently, the strained layer 40 and the lower electrode 35 are sequentially patterned to have a predetermined pixel shape, respectively, and then the strained layer 40 is formed from an upper portion of one side of the strained layer 40 to an upper portion of the drain pad 5. The via hole 50 is formed by sequentially etching the lower electrode 35, the membrane 30, the etch stop layer 15, and the protective layer 10. Subsequently, a metal such as tungsten, platinum or titanium is deposited by a lift-off method to form a via contact 55 that electrically connects the drain 5 and the lower electrode 35. Thus, the via contact 55 is formed vertically from the lower electrode 35 to the top of the drain 5 in the via hole 50. Therefore, the first signal transmitted from the outside is applied to the lower electrode 35 through the MOS transistor, the drain pad 5, and the via contact 55 embedded in the active matrix 1.
도 2d를 참조하면, 상기 비어 컨택(55)이 형성된 결과물 전면에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 상기 멤브레인(30)을 노출시킨다. 이어서, 상기 제3 포토레지스트를 식각 마스크로 사용하여 상기 멤브레인(30)을 소정의 화소 형상을 갖도록 패터닝한다. 계속해서, 상기 제3 포토레지스트를 액츄에이터(60)의 보호층으로 사용하여 49% 플루오르화 수소(HF) 증기에 의해 상기 희생층(20)을 식각함으로써 에어 갭(25)을 형성한 후, 헹굼 및 건조 처리를 수행하여 AMA 소자를 완성한다.Referring to FIG. 2D, a third photoresist (not shown) is coated on the entire surface of the resultant product in which the via contact 55 is formed and patterned to expose the membrane 30. Subsequently, the membrane 30 is patterned to have a predetermined pixel shape by using the third photoresist as an etching mask. Subsequently, the air gap 25 is formed by etching the sacrificial layer 20 by 49% hydrogen fluoride (HF) vapor using the third photoresist as a protective layer of the actuator 60, followed by rinsing. And drying treatment to complete the AMA device.
상술한 박막형 광로 조절 장치에 있어서, 외부로부터 인가된 제1 신호는 액티브 매트릭스에 내장된 트랜지스터, 드레인 패드, 및 비어 컨택을 통하여 하부 전극에 인가된다. 또한, 상부 전극에는 제2 신호가 인가되어, 상부 전극과 하부 전극 사이에 전기장이 발생한다. 이러한 전기장에 의하여 상부 전극과 하부 전극 사이에 형성된 변형층이 변형을 일으킨다. 변형층은 상기 전기장에 직교하는 방향으로 수축하며, 따라서 변형층을 포함하는 액츄에이터는 소정의 각도로 휘어진다. 광을 반사하는 거울의 기능도 수행하는 상부 전극은 액츄에이터가 휘어짐에 따라 소정의 각도로 경사져서 광원으로부터 입사되는 광을 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 화상을 맺는다.In the above-described thin film type optical path adjusting device, the first signal applied from the outside is applied to the lower electrode through the transistor, the drain pad, and the via contact embedded in the active matrix. In addition, a second signal is applied to the upper electrode to generate an electric field between the upper electrode and the lower electrode. Due to this electric field, the strain layer formed between the upper electrode and the lower electrode causes deformation. The strained layer contracts in a direction orthogonal to the electric field, so the actuator including the strained layer is bent at a predetermined angle. The upper electrode, which also functions as a mirror that reflects light, is inclined at an angle as the actuator is bent to reflect light incident from the light source, and the reflected light passes through the slit to form an image on the screen.
상술한 선행 출원에 기재된 박막형 광로 조절 장치에 있어서, 희생층을 패터닝할 때, 상기 희생층 상에는 약 1．2㎛ 정도의 두께를 갖는 제1 포토레지스트가 도포된다. 그러나, 이와 같이 얇은 제1 포토레지스트를 사용할 경우, 비록 제1 포토레지스트 패턴 측벽 사이의 스탠딩 웨이브 효과는 감소시킬 수 있지만, 원하는 형상의 패턴을 정확하게 복원하기는 어려운 문제점이 있다. 즉, 제1 포토레지스트에 원하는 형상의 패턴을 복원시키기 위해서는 P.E.B 시간을 길게해야 하지만, 이와 같이 P.E.B 시간이 길어지면 제1 포토레지스트 패턴에 리플로우(reflow) 현상이 발생하여 제1 포토레지스트 패턴의 형태에 변형이 유발되는 문제가 있다. 그러므로, 이후에 액츄에이터의 지지부를 형성하기 위하여 상기 제1 포토레지스트를 식각 마스크로 사용하여 희생층의 일부를 식각할 때, 정확한 형상으로 희생층을 패터닝하기 어렵게 되어 결국, 공정의 수율이 저하된다.In the thin film type optical path adjusting device described in the above-mentioned prior application, when patterning a sacrificial layer, a first photoresist having a thickness of about 1.2 탆 is coated on the sacrificial layer. However, when using such a thin first photoresist, although the standing wave effect between the first photoresist pattern sidewalls can be reduced, it is difficult to accurately restore a pattern of a desired shape. In other words, in order to restore the pattern of the desired shape to the first photoresist, the PEB time should be increased. However, if the PEB time is longer, a reflow phenomenon occurs in the first photoresist pattern. There is a problem that deformation is caused in form. Therefore, when later etching a part of the sacrificial layer using the first photoresist as an etch mask to form the support of the actuator, it is difficult to pattern the sacrificial layer into an accurate shape, resulting in a decrease in the yield of the process.
따라서, 본 발명의 목적은 희생층을 패터닝할 때, 두꺼운 포토레지스트를 사용함으로써 상기 포토레지스트 패턴의 측면 사이에서 발생하는 스탠딩 웨이브 효과를 감소시키며 정확한 패턴을 형성하여 공정의 수율을 향상시킬 수 있는 박막형 광로 조절 장치의 제조 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to use a thick photoresist to pattern the sacrificial layer, thereby reducing the standing wave effect generated between the sides of the photoresist pattern and forming an accurate pattern to improve the yield of the process. It is to provide a method for producing an optical path control device.
도 1은 본 출원인의 선행 출원에 기재된 박막형 광로 조절 장치의 단면도이다.1 is a cross-sectional view of a thin film type optical path adjusting device described in the applicant's prior application.
도 2a 내지 2d는 도 1에 도시한 장치의 제조 공정도이다.2A to 2D are manufacturing process diagrams of the apparatus shown in FIG. 1.
도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도이다.3 is a plan view of a thin film type optical path control apparatus according to the present invention.
도 4는 도 3에 도시한 장치를 AA´선으로 자른 단면도이다.4 is a cross-sectional view of the apparatus shown in FIG. 3 taken along line A′A ′.
도 5a는 내지 도 5e는 도 4에 도시한 장치의 제조 공정도이다.5A to 5E are manufacturing process diagrams of the apparatus shown in FIG.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100 : 액티브 매트릭스120 : 소자 분리막100: active matrix 120: device isolation film
115 : 게이트110 : 소오스115: gate 110: source
105 : 드레인155 : 제1 금속층105: drain 155: first metal layer
160 : 제1 보호층165 : 제2 금속층160: first protective layer 165: second metal layer
170 : 제2 보호층175 : 식각 방지층170: second protective layer 175: etch stop layer
180 : 희생층181 : 제1 포토레지스트180: sacrificial layer 181: first photoresist
185 : 지지층190 : 하부 전극185: support layer 190: lower electrode
195 : 변형층200 : 상부 전극195 strain layer 200 upper electrode
205 : 액츄에이터210 : 비어 홀205 Actuator 210 Beer Hole
215 : 비어 컨택220 : 스트라이프215: Beer contact 220: Stripe
225 : 에어 갭225: air gap
상기 목적을 달성하기 위하여 본 발명은, M×N(M, N은 정수) 개의 트랜지스터가 내장되고 상기 트랜지스터의 드레인 영역으로부터 연장되는 드레인 패드를 갖는 제1 금속층을 포함하는 액티브 매트릭스를 제공하는 단계; 상기 액티브 매트릭스의 상부에 희생층을 형성하는 단계; a) 상기 희생층의 상부에 포토레지스트를 도포하는 단계, b) 상기 포토레지스트에 패턴을 형성하는 단계, c) 상기 패턴이 형성된 포토레지스트를 식각 마스크로 사용하여 상기 희생층을 패터닝하여 액티브 매트릭스의 일부를 노출시키는 단계, 및 d) 상기 포토레지스트를 제거하는 단계를 갖는 액츄에이터의 지지부를 형성하는 단계; 그리고 ⅰ) 상기 액티브 매트릭스 및 상기 희생층의 상부에 지지층을 형성하는 단계, ⅱ) 상기 지지층이 상부에 하부 전극을 형성하는 단계, ⅲ) 상기 하부 전극의 상부에 변형층을 형성하는 단계, 및 ⅳ) 상기 변형층의 상부에 상부 전극을 형성하는 단계를 갖는 액츄에이터를 형성하는 단계를 포함하는 박막형 광로 조절 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method comprising the steps of providing an active matrix comprising a first metal layer having M x N (M, N is an integer) transistor and having a drain pad extending from the drain region of the transistor; Forming a sacrificial layer on top of the active matrix; a) applying a photoresist on top of the sacrificial layer, b) forming a pattern on the photoresist, c) patterning the sacrificial layer using the photoresist with the pattern as an etch mask to form an active matrix Exposing a portion, and d) forming a support of the actuator having the step of removing the photoresist; And iii) forming a support layer on top of the active matrix and the sacrificial layer, ii) forming a bottom electrode on the support layer, iii) forming a strained layer on top of the bottom electrode, and iii) It provides a method for manufacturing a thin film type optical path control device comprising the step of forming an actuator having a step of forming an upper electrode on the deformation layer.
본 발명에 따른 박막형 광로 조절 장치의 제조 방법에 의하면, 두꺼운 두께를 갖는 포토레지스트를 희생층의 상부에 도포하고, 상기 포토레지스트에 P.E.B 처리를 수행함으로써, 포토레지스트의 현상 시에 포토레지스트 패턴의 측벽 사이에서 발생하는 스탠딩 웨이브 효과를 최소화할 수 있으며, 비록 상기 포토레지스트 패턴에 결함이 발생하더라도 P.E.B 처리를 수행함에 따라 상기 포토레지스트 패턴이 정확한 형상을 갖도록 리플로우 현상을 유발하지 않고 포토레지스트 패턴을 복원할 수 있다. 그러므로, 상기와 같이 정확한 패턴을 갖는 포토레지스트를 식각 마스크로 이용하여 희생층을 패터닝함으로써, 액츄에이터의 지지부를 정확한 형상으로 형성할 수 있어 결국 공정의 수율을 향상시킬 수 있다.According to the manufacturing method of the thin film type optical path control apparatus according to the present invention, by applying a photoresist having a thick thickness on top of the sacrificial layer, and performing a PEB treatment to the photoresist, the sidewalls of the photoresist pattern during the development of the photoresist It is possible to minimize the standing wave effect that occurs between, and even if a defect occurs in the photoresist pattern to restore the photoresist pattern without causing a reflow phenomenon so that the photoresist pattern has the correct shape as the PEB process is performed can do. Therefore, by patterning the sacrificial layer using a photoresist having an accurate pattern as an etching mask as described above, the support portion of the actuator can be formed in an accurate shape, and thus the yield of the process can be improved.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 제조 방법을 상세하게 설명한다.Hereinafter, a manufacturing method of a thin film type optical path control apparatus according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도를 도시한 것이며, 도 4는 도 3에 도시한 장치를 AA´선으로 자른 단면도를 도시한 것이다.3 is a plan view of a thin film type optical path adjusting device according to the present invention, and FIG. 4 is a cross-sectional view taken along line A′A ′ of the device shown in FIG. 3.
도 3 및 도 4를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는 액티브 매트릭스(100)와 액티브 매트릭스(100)의 상부에 형성된 액츄에이터(205)를 포함한다.3 and 4, the thin film type optical path adjusting apparatus according to the present invention includes an active matrix 100 and an actuator 205 formed on the active matrix 100.
상기 액티브 매트릭스(100)에는, 게이트(115), 소오스(110) 및 드레인(105)을 갖는 M×N(M, N은 정수) 개의 P-MOS 트랜지스터가 내장된다. 또한, 상기 액티브 매트릭스(100)는, 액티브 매트릭스(100)의 상부에 형성된 제1 금속층(155), 제1 금속층(155)의 상부에 형성된 제1 보호층(160), 제1 보호층(160)의 상부에 형성된 제2 금속층(165), 제2 금속층(165)의 상부에 형성된 제2 보호층(170), 제2 보호층(170)의 상부에 형성된 식각 방지층(175)을 포함한다. 여기서, 참조 부호 120은 액티브 매트릭스(100)를 액티브 영역(active region) 및 필드 영역(field region)으로 구분하기 위한 소자 분리막을 나타내며, 참조 부호 125는 상기 P-MOS 트랜지스터의 게이트(115)를 그 위에 적층되는 제1 금속층(155)으로부터 절연시키기 위한 절연막을 나타낸다.The active matrix 100 includes M × N (M, where N is an integer) P-MOS transistors having a gate 115, a source 110, and a drain 105. In addition, the active matrix 100 may include a first metal layer 155 formed on the active matrix 100, a first passivation layer 160 formed on the first metal layer 155, and a first passivation layer 160. The second metal layer 165 formed on the upper portion of the metal sheet 165, the second protective layer 170 formed on the second metal layer 165, and the etch stop layer 175 formed on the second protective layer 170. Here, reference numeral 120 denotes an isolation layer for dividing the active matrix 100 into an active region and a field region, and reference numeral 125 denotes a gate 115 of the P-MOS transistor. An insulating film for insulating from the first metal layer 155 stacked thereon is shown.
상기 제1 금속층(155)은 제1 신호(화상 신호)를 전달하기 위한 드레인 패드를 포함하며, 제2 금속층(165)은 티타늄(Ti)으로 구성된 제1 층(165a) 및 질화 티타늄(TiN)으로 이루어진 제2 층(165b)을 포함한다.The first metal layer 155 includes a drain pad for transmitting a first signal (image signal), and the second metal layer 165 includes a first layer 165a made of titanium (Ti) and titanium nitride (TiN). It includes a second layer 165b made of.
상기 액츄에이터(205)는, 상기 식각 방지층(175) 중 아래에 제1 금속층(155)의 드레인 패드가 형성된 부분에 일측이 접촉되며 타측이 에어 갭(225)을 개재하여 식각 방지층(175)과 평행하게 형성된 단면을 갖는 지지층(185), 지지층(185)의 상부에 형성된 하부 전극(190), 하부 전극(190)의 상부에 형성된 변형층(195), 변형층(195)의 상부에 형성된 상부 전극(200), 그리고 상기 변형층(195)의 일측으로부터 변형층(195), 하부 전극(190), 지지층(185), 식각 방지층(175), 제2 보호층(170), 및 제1 보호층(160)을 통하여 상기 드레인 패드까지 수직하게 형성된 비어 홀(210)의 내부에 형성된 비어 컨택(215)을 포함한다.One side of the actuator 205 is in contact with a portion of the etch stop layer 175 where the drain pad of the first metal layer 155 is formed, and the other side is parallel to the etch stop layer 175 through the air gap 225. A support layer 185 having a cross-sectional shape formed thereon, a lower electrode 190 formed on the support layer 185, a strain layer 195 formed on the lower electrode 190, and an upper electrode formed on the strain layer 195. 200, and a strained layer 195, a lower electrode 190, a support layer 185, an etch stop layer 175, a second protective layer 170, and a first protective layer from one side of the strained layer 195. And a via contact 215 formed in the via hole 210 vertically through the 160 to the drain pad.
또한, 도 3을 참조하면 상기 지지층(185)의 평면의 일측은 그 중앙부에 사각형 형상의 오목한 부분을 가지며, 이러한 오목한 부분이 양쪽 가장자리로 갈수록 계단형으로 넓어지는 형상으로 형성된다. 상기 지지층(185)의 평면의 타측은 상기 오목한 부분에 대응하여 중앙부로 갈수록 계단형으로 좁아지는 사각형 형상의 돌출부를 가진다. 그러므로, 상기 지지층(185)의 오목한 부분에 인접한 액츄에이터의 지지층의 오목한 부분이 끼워지고, 상기 사각형 형상의 돌출부가 인접한 지지층의 오목한 부분에 끼워지게 된다. 상기 지지층(185)은 선행 출원에 기재된 박막형 광로 조절 장치 중 액츄에이터를 지지하는 멤브레인의 기능을 수행한다. 상기 상부 전극(200)의 일부에는 상부 전극(200)을 균일하게 작동시켜 광원으로부터 입사되는 광의 난반사를 방지하기 위한 스트라이프(220)가 형성된다.In addition, referring to FIG. 3, one side of the plane of the support layer 185 has a rectangular concave portion at the center thereof, and the concave portion is formed to have a stepped shape toward both edges. The other side of the plane of the support layer 185 has a rectangular protrusion that narrows stepwise toward the central portion corresponding to the concave portion. Therefore, the concave portion of the support layer of the actuator adjacent to the concave portion of the support layer 185 is fitted, and the rectangular projection is fitted into the concave portion of the adjacent support layer. The support layer 185 functions as a membrane supporting the actuator of the thin film type optical path adjusting device described in the previous application. A stripe 220 is formed on a part of the upper electrode 200 to uniformly operate the upper electrode 200 to prevent diffuse reflection of light incident from the light source.
이하, 본 발명에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.
도 5a 내지 도 5e는 도 4에 도시한 장치의 제조 방법을 설명하기 위한 단면도이다. 도 5a 내지 도 5e에 있어서, 도 4와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.5A to 5E are cross-sectional views for explaining the method for manufacturing the device shown in FIG. 4. 5A to 5E, the same reference numerals are used for the same members as in FIG.
도 5a를 참조하면, 예를 들어 n형으로 도핑된 실리콘 기판으로 이루어진 액티브 매트릭스(100)를 준비한 후, 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화법(local oxidation of silicon : LOCOS)을 이용하여 상기 액티브 매트릭스(100)에 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막(120)을 형성한다. 이어서, 상기 액티브 영역의 상부에 불순물이 도핑된 폴리 실리콘과 같은 도전 물질로 이루어진 게이트(115)를 형성한 후, 이온 주입 공정으로 p+소오스(110) 및 드레인(105)을 형성함으로써, M×N 개의 P-MOS 트랜지스터를 형성한다.Referring to FIG. 5A, after preparing an active matrix 100 made of, for example, an n-type doped silicon substrate, the active layer 100 may be prepared using a conventional device isolation process, for example, local oxidation of silicon (LOCOS). An isolation layer 120 is formed in the matrix 100 to separate the active region and the field region. Subsequently, a gate 115 made of a conductive material such as polysilicon doped with impurities is formed on the active region, and then p + source 110 and drain 105 are formed by an ion implantation process. N P-MOS transistors are formed.
상기 P-MOS 트랜지스터가 형성된 결과물의 상부에 산화물로 이루어진 제1 절연막(125)을 형성한 후, 그 위에 제1 금속층(155)을 형성하고 이를 사진 식각 공정으로 패터닝한다. 상기 제1 금속층(155)은 텅스텐, 티타늄, 및 질화 티타늄 등으로 구성되며, 상기 P-MOS 트랜지스터의 드레인(105) 영역으로부터 후속 공정에서 형성되는 지지층(185)의 일측까지 연장되는 드레인 패드를 포함한다.After forming the first insulating layer 125 made of oxide on the resultant formed P-MOS transistor, the first metal layer 155 is formed thereon and patterned by a photolithography process. The first metal layer 155 includes tungsten, titanium, titanium nitride, or the like, and includes a drain pad extending from the drain 105 region of the P-MOS transistor to one side of the support layer 185 formed in a subsequent process. do.
도 5b를 참조하면, 상기 P-MOS 트랜지스터가 내장된 액티브 매트릭스(100)를 보호하기 위하여 제1 금속층(155)의 상부에 제1 보호층(160)을 형성한다. 제1 보호층(160)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 8000Å 정도의 두께를 가지도록 형성한다. 상기 제1 보호층(160)은 후속하는 공정 동안 상기 P-MOS 트랜지스터가 내장된 액티브 매트릭스(100)가 손상을 입게 되는 것을 방지한다.Referring to FIG. 5B, the first protective layer 160 is formed on the first metal layer 155 to protect the active matrix 100 having the P-MOS transistor. The first passivation layer 160 is formed to have a thickness of about 8000 kPa using the silicate glass (PSG) method using a chemical vapor deposition (CVD) method. The first protective layer 160 prevents damage to the active matrix 100 in which the P-MOS transistor is embedded during subsequent processes.
상기 제1 보호층(160)의 상부에는 제2 금속층(165)이 형성된다. 제2 금속층(165)을 형성하기 위하여, 먼저 티타늄을 스퍼터링하여 300Å 정도의 두께로 제1 층(165a)을 형성한다. 이어서, 상기 제1 층(165a)의 상부에 질화 티타늄을 물리 기상 증착(Physical Vapor Deposition : PVD) 방법을 사용하여 적층하여 제2 층(165b)을 형성한다. 상기 제2 금속층(165)은 광원으로부터 입사되는 광이 반사층인 상부 전극(200) 뿐만 아니라, 상부 전극(200)이 형성된 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(100)에 광 누설 전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 이어서, 상기 제2 금속층(165) 중 후속 공정에서 비어 컨택(215)이 형성될 부분을 사진 식각 공정을 통해 식각해낸다.The second metal layer 165 is formed on the first passivation layer 160. In order to form the second metal layer 165, first, the first layer 165a is formed by sputtering titanium to a thickness of about 300 μs. Next, titanium nitride is deposited on the first layer 165a by using a physical vapor deposition (PVD) method to form a second layer 165b. Since the light incident from the light source is incident not only to the upper electrode 200, which is a reflective layer, but also to a portion other than the portion where the upper electrode 200 is formed, the second metal layer 165 may have a light leakage current in the active matrix 100. To prevent the device from malfunctioning. Subsequently, a portion of the second metal layer 165 in which the via contact 215 is to be formed in a subsequent process is etched through a photolithography process.
상기 제2 금속층(165)의 상부에는 제2 보호층(170)이 형성된다. 제2 보호층(170)은 인 실리케이트 유리(PSG)를 사용하여 2000Å 정도의 두께로 형성한다. 상기 제2 보호층(170) 역시 후속하는 공정 동안 액티브 매트릭스(100)가 손상을 입게 되는 것을 방지한다.The second passivation layer 170 is formed on the second metal layer 165. The second protective layer 170 is formed to have a thickness of about 2000 GPa using in-silicate glass (PSG). The second protective layer 170 also prevents the active matrix 100 from being damaged during subsequent processing.
상기 제2 보호층(170)의 상부에는 식각 방지층(175)이 형성된다. 식각 방지층(175)은 상기 액티브 매트릭스(100) 및 제2 보호층(170)이 후속되는 식각 공정으로 인하여 식각되는 것을 방지한다. 상기 식각 방지층(175)은 질화물을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 1000∼2000Å 정도의 두께를 가지도록 형성한다.An etch stop layer 175 is formed on the second passivation layer 170. The etch stop layer 175 prevents the active matrix 100 and the second passivation layer 170 from being etched due to the subsequent etching process. The etch stop layer 175 is formed to have a thickness of about 1000 to 2000 kPa by depositing nitride by low pressure chemical vapor deposition (LPCVD).
상기 식각 방지층(175)의 상부에는 희생층(180)이 형성된다. 희생층(180)은 인(P)을 12％ 정도 함유한 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(APCVD) 방법으로 2．0∼3．3㎛ 정도의 두께로 증착하여 형성한다. 이 경우, 희생층(180)은 트랜지스터가 내장된 액티브 매트릭스(100)의 상부를 덮고 있으므로 그 표면의 평탄도가 매우 불량하다. 따라서, 스핀 온 글래스(SOG)를 사용하는 방법 또는 화학 기계적 연마(CMP) 방법을 이용하여 상기 희생층(180)이 1．1㎛ 정도의 두께가 되도록 상기 희생층(180)의 표면을 연마함으로써 평탄화시킨다.The sacrificial layer 180 is formed on the etch stop layer 175. The sacrificial layer 180 is formed by depositing a phosphorus silicate glass (PSG) containing about 12% of phosphorus (PG) to a thickness of about 2.0 to about 3.3 μm by an atmospheric chemical vapor deposition (APCVD) method. In this case, since the sacrificial layer 180 covers the top of the active matrix 100 in which the transistor is embedded, the surface flatness is very poor. Therefore, by using a spin on glass (SOG) method or a chemical mechanical polishing (CMP) method by polishing the surface of the sacrificial layer 180 so that the sacrificial layer 180 to a thickness of about 1.1㎛ Planarize.
이어서, 상기 희생층(180)의 상부에 3．0∼8．0㎛ 정도의 두꺼운 두께를 갖는 제1 포토레지스트(181)를 도포한다. 제1 포토레지스트(181)는, 트랙(track)을 이용하여 제1 단계로 RPM 500 내지 RPM 1500에서 1∼3초 동안, 바람직하게는 RPM 1000 정도에서 2초 동안, 제2 단계로 RPM 3000 내지 RPM 5000에서 20∼40초 동안, 바람직하게는, RPM 4000 정도에서 30초 동안 스핀 코팅(spin coating)한다. 계속하여, 핫 플레이트(hot plate)를 이용하여 100∼120℃의 온도에서 1∼3분 동안, 바람직하게는, 110℃ 정도의 온도에서 2분 동안 액티브 매트릭스(100) 상에 형성된 상기 제1 포토레지스트(181)를 소프트 베이킹(soft baking)한다.Subsequently, a first photoresist 181 having a thick thickness of about 3.0 to about 8 μm is coated on the sacrificial layer 180. The first photoresist 181 is a first step using the track (track) for 1 to 3 seconds at RPM 500 to RPM 1500, preferably for about 2 seconds at about RPM 1000, RPM 3000 to the second step Spin coating at RPM 5000 for 20-40 seconds, preferably at RPM 4000, for 30 seconds. Subsequently, the first photo formed on the active matrix 100 using a hot plate for 1 to 3 minutes at a temperature of 100 to 120 ° C., preferably for 2 minutes at a temperature of about 110 ° C. The resist 181 is soft baked.
상기와 같이, 제1 포토레지스트(181)를 소프트 베이킹함으로써, 제1 포토레지스트(181)에 포함된 용제를 증발시켜 제1 포토레지스트(181)에 함유된 고분자의 노광에 의한 화학 반응의 방해가 억제되고 제1 포토레지스트(181)가 희생층(180)의 표면에 잘 부착된다. 다음에, 액티브 매트릭스(100) 상의 제1 포토레지스트(181)를 노광기에서 18．0∼19．0㎽/㎠ 정도의 광도로 1∼3분 동안, 바람직하게는, 18．5㎽/㎠ 정도의 광도로 2분 동안 노광시킨 후, 핫 플레이트(hot plate)를 이용하여 110∼130℃의 온도에서 30∼90초 동안, 바람직하게는, 120℃ 정도의 온도에서 60초 동안 P.E.B를 실시한다. 계속하여, 상기 제1 포토레지스트(181)를 상온에서 3∼4 분 동안 현상(develope)시킨 후, 110∼130℃의 온도에서 4∼6분 동안, 바람직하게는 120℃ 정도의 온도에서 5분 동안 하드 베이킹(hard baking)한다.As described above, by soft baking the first photoresist 181, the solvent contained in the first photoresist 181 is evaporated, thereby preventing the chemical reaction from being exposed to the polymer contained in the first photoresist 181. It is suppressed and the first photoresist 181 adheres well to the surface of the sacrificial layer 180. Next, the first photoresist 181 on the active matrix 100 is subjected to an exposure machine for about 1 to 3 minutes at a light intensity of about 18.0 to 19.0 dB / cm 2, preferably about 18. 5 dB / cm 2. After exposure for 2 minutes at a light intensity of 2, PEB is carried out using a hot plate for 30 to 90 seconds at a temperature of 110 to 130 ℃, preferably for 60 seconds at a temperature of about 120 ℃. Subsequently, the first photoresist 181 was developed at room temperature for 3 to 4 minutes, and then 4 to 6 minutes at a temperature of 110 to 130 ° C, preferably 5 minutes at a temperature of about 120 ° C. During hard baking.
상술한 바와 같이 본 발명에서는, 두꺼운 두께를 갖는 제1 포토레지스트(181)를 희생층(180) 상에 도포하고, 상기 제1 포토레지스트(181)에 P.E.B 처리를 수행함으로써, 제1 포토레지스트(181)의 현상 시에 제1 포토레지스트(181) 패턴의 측벽 사이에서 발생하는 스탠딩 웨이브 효과를 최소화할 수 있으며, 비록 상기 제1 포토레지스트(181) 패턴에 결함(defect)이 발생하더라도 P.E.B 처리를 수행함에 따라 상기 제1 포토레지스트(181) 패턴이 정확한 형상을 갖도록 리플로우(reflow) 현상을 유발하지 않고 제1 포토레지스트(181) 패턴을 복원할 수 있다. 그러므로, 상기와 같이 정확한 패턴을 갖는 제1 포토레지스트(181)를 식각 마스크로 이용하여 희생층(180)을 패터닝함으로써, 액츄에이터(205)의 지지부를 정확한 형상으로 형성할 수 있어 결국 공정의 수율을 향상시킬 수 있다.As described above, in the present invention, by applying the first photoresist 181 having a thick thickness on the sacrificial layer 180, and performing a PEB process on the first photoresist 181, In the development of 181, the standing wave effect generated between the sidewalls of the first photoresist 181 pattern may be minimized. Even though a defect occurs in the first photoresist 181 pattern, PEB processing may be performed. As a result, the first photoresist 181 pattern may be restored without causing a reflow phenomenon so that the first photoresist 181 pattern has an accurate shape. Therefore, by patterning the sacrificial layer 180 using the first photoresist 181 having an accurate pattern as an etching mask as described above, the support of the actuator 205 can be formed in an accurate shape, resulting in a high yield of the process. Can be improved.
도 5c를 참조하면, 상기와 같이 정확한 형상의 패턴을 갖는 제1 포토레지스트(181)를 식각 마스크로 이용하여 상기 희생층(180) 중 아래에 제1 금속층(155)의 드레인 패드가 형성된 부분을 식각하여 식각 방지층(175)의 일부를 노출시킴으로써, 액츄에이터(205)의 지지부를 형성한 후, 상기 제1 포토레지스트(181)를 제거한다.Referring to FIG. 5C, a portion of the sacrificial layer 180 in which the drain pad of the first metal layer 155 is formed is formed using the first photoresist 181 having an accurate pattern as an etching mask as described above. By etching to expose a portion of the etch stop layer 175, the support portion of the actuator 205 is formed, and then the first photoresist 181 is removed.
상기 노출된 식각 방지층(175)의 상부 및 희생층(180)의 상부에는 제3 층(184)이 형성된다. 제3 층(184)은 질화물을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 제3 층(184)은 후에 액츄에이터(205)를 지지하는 지지층(185)으로 패터닝된다.A third layer 184 is formed on the exposed etch stop layer 175 and on the sacrificial layer 180. The third layer 184 is formed to have a thickness of about 0.1 to 1.0 탆 using low pressure chemical vapor deposition (LPCVD). The third layer 184 is later patterned with a support layer 185 that supports the actuator 205.
상기 제3 층(184)의 상부에는 하부 전극층(189)이 형성된다. 하부 전극층(189)은 백금(Pt), 탄탈륨(Ta), 또는 백금-탄탈륨(Pt-Ta) 등의 전기 전도성을 갖는 금속을 스퍼터링하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 이어서, 하부 전극층(189)을 각 화소별로 분리시킴으로써 각각의 화소들에 독립적인 제1 신호(화상 신호)가 인가되도록 한다(Iso-Cutting 공정). 상기 하부 전극층(189)은 후에 하부 전극(190)으로 패터닝되며, 하부 전극(190)에는 외부로부터 액티브 매트릭스(100)에 내장된 트랜지스터를 통하여 제1 신호가 인가된다.The lower electrode layer 189 is formed on the third layer 184. The lower electrode layer 189 is formed to have a thickness of about 0.01 to 1.0 μm by sputtering a metal having electrical conductivity such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta). do. Subsequently, the lower electrode layer 189 is separated for each pixel so that an independent first signal (image signal) is applied to each pixel (Iso-Cutting process). The lower electrode layer 189 is later patterned as the lower electrode 190, and a first signal is applied to the lower electrode 190 through a transistor embedded in the active matrix 100 from the outside.
상기 하부 전극층(189)의 상부에는 PZT 또는 PLZT 등의 압전 물질로 이루어진 제4 층(194)이 형성된다. 제4 층(194)은 졸-겔법, 스퍼터링 방법, 또는 화학 기상 증착 방법을 이용하여 0．1∼1．0㎛, 바람직하게는 PZT를 졸-겔법을 이용하여 0．4㎛ 정도의 두께를 가지도록 형성한다. 그리고, 상기 제4 층(194)을 구성하는 압전 물질을 급속 열처리(RTA) 방법으로 열처리하여 상변이시키고 분극(poling)시킨다. 상기 제4 층(194)은 후에 변형층(190)으로 패터닝되며, 변형층(190)은 상부 전극(200)과 하부 전극(190) 사이에 발생하는 전기장에 의하여 변형을 일으킨다.A fourth layer 194 made of a piezoelectric material such as PZT or PLZT is formed on the lower electrode layer 189. The fourth layer 194 has a thickness of about 0. 1 to 1.0 탆 using a sol-gel method, a sputtering method, or a chemical vapor deposition method, and preferably a thickness of about 0.4 탆 using a sol-gel method. Form to have. In addition, the piezoelectric material constituting the fourth layer 194 is thermally treated by rapid thermal annealing (RTA) to phase change and polarize. The fourth layer 194 is later patterned with a strained layer 190, which is strained by an electric field generated between the upper electrode 200 and the lower electrode 190.
상부 전극층(199)은 상기 제4 층(194)의 상부에 형성된다. 상부 전극층(199)은 알루미늄(Al), 은(Ag), 또는 백금(Pt) 등의 전기 전도성 및 반사성을 갖는 금속을 스퍼터링하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 상기 상부 전극층(199)은 후에 상부 전극(200)으로 패터닝되며, 상부 전극(200)에는 외부로부터 공통 전극선(도시되지 않음)을 통하여 제2 신호(바이어스 신호)가 인가된다.The upper electrode layer 199 is formed on the fourth layer 194. The upper electrode layer 199 is formed to have a thickness of about 0.01 to 1.0 탆 by sputtering a metal having electrical conductivity and reflectivity such as aluminum (Al), silver (Ag), or platinum (Pt). The upper electrode layer 199 is later patterned as the upper electrode 200, and a second signal (bias signal) is applied to the upper electrode 200 through a common electrode line (not shown) from the outside.
도 5d를 참조하면, 상부 전극층(199)의 상부에 제2 포토레지스트(도시되지 않음)를 도포한 후, 상기 상부 전극층(199)을 패터닝하여 소정의 화소 형상을 갖는 상부 전극(200)을 형성한다. 이 경우, 상기 상부 전극(200)의 일부에는 변형층(195)이 변형을 일으킬 때, 상부 전극(200)의 작동을 균일하게 하여 광원으로부터 입사되는 광이 난반사되는 것을 방지하는 스트라이프(220)가 형성된다. 상기 상부 전극(200)은 전기 전도성 및 반사성이 우수하므로 전기장을 발생시키는 바이어스 전극의 기능뿐만 아니라 입사되는 빛을 반사하는 거울의 기능도 함께 수행한다.Referring to FIG. 5D, after applying a second photoresist (not shown) on the upper electrode layer 199, the upper electrode layer 199 is patterned to form an upper electrode 200 having a predetermined pixel shape. do. In this case, when the strained layer 195 deforms, a portion of the upper electrode 200 includes a stripe 220 that uniformly operates the upper electrode 200 to prevent diffuse reflection of light incident from the light source. Is formed. Since the upper electrode 200 has excellent electrical conductivity and reflectivity, the upper electrode 200 performs not only a function of a bias electrode generating an electric field but also a function of a mirror reflecting incident light.
이어서, 상기 제4 층(194) 및 하부 전극층(189)을 상부 전극층(199)과 같은 방법으로 패터닝하여 각기 소정의 화소 형상을 갖는 변형층(195) 및 하부 전극(190)을 형성한다. 이 경우, 상기 변형층(195)은 상부 전극(200)보다 약간 넓은 면적을 가지며, 하부 전극(190)은 변형층(195)보다 약간 넓은 면적을 갖도록 패터닝된다.Subsequently, the fourth layer 194 and the lower electrode layer 189 are patterned in the same manner as the upper electrode layer 199 to form a strain layer 195 and a lower electrode 190 each having a predetermined pixel shape. In this case, the strained layer 195 has a slightly larger area than the upper electrode 200, and the lower electrode 190 is patterned to have a slightly larger area than the strained layer 195.
계속하여, 상기 변형층(195)의 일측으로부터 변형층(195), 하부 전극(190), 지지층(185), 식각 방지층(175), 제2 보호층(170), 및 제1 보호층(160)을 차례로 식각하여 비어 홀(210)을 형성한다. 따라서, 상기 비어 홀(210)은 상기 변형층(195)의 일측으로부터 상기 제1 금속층(155)의 드레인 패드까지 형성된다. 이어서, 텅스텐(W), 알루미늄(Al), 또는 티타늄(Ti) 등의 전기 전도성이 우수한 금속을 스퍼터링 방법을 이용하여 증착시켜 비어 컨택(215)을 형성한다. 비어 컨택(215)은 상기 제1 금속층(155)의 드레인 패드와 하부 전극(190)을 전기적으로 연결한다. 그러므로, 외부로부터 인가된 제1 신호는 액티브 매트릭스(100)에 내장된 트랜지스터, 제1 금속층(155)의 드레인 패드 및 비어 컨택(215)을 통하여 하부 전극(190)에 인가된다.Subsequently, the strained layer 195, the lower electrode 190, the support layer 185, the etch stop layer 175, the second protective layer 170, and the first protective layer 160 are formed from one side of the strained layer 195. ) Are sequentially etched to form via holes 210. Accordingly, the via hole 210 is formed from one side of the strained layer 195 to the drain pad of the first metal layer 155. Subsequently, a metal having excellent electrical conductivity such as tungsten (W), aluminum (Al), or titanium (Ti) is deposited using a sputtering method to form a via contact 215. The via contact 215 electrically connects the drain pad of the first metal layer 155 and the lower electrode 190. Therefore, the first signal applied from the outside is applied to the lower electrode 190 through the transistor embedded in the active matrix 100, the drain pad of the first metal layer 155, and the via contact 215.
도 5e를 참조하면, 상기 희생층(180)을 플루오르화 수소(HF) 증기를 사용하여 식각하여 에어 갭(225)을 형성한 후, 헹굼 및 건조(rinse and dry) 처리를 수행하여 AMA 소자를 완성한다.Referring to FIG. 5E, the sacrificial layer 180 is etched using hydrogen fluoride (HF) vapor to form an air gap 225, and then rinsed and dry to perform an AMA device. Complete
상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브 매트릭스(100)에 내장된 MOS 트랜지스터, 제1 금속층(155)의 드레인 패드, 및 비어 컨택(215)을 하여 하부 전극(190)에 인가된다. 동시에, 상부 전극(200)에는 외부로부터 제2 신호가 인가되어 상부 전극(200)과 하부 전극(190) 사이에 전위차에 따른 전기장이 발생하게 된다. 이러한 전기장에 의하여 상부 전극(200)과 하부 전극(190) 사이에 형성된 변형층(195)이 변형을 일으킨다. 변형층(195)은 상기 전기장에 대하여 직교하는 방향으로 수축하게 되며, 이에 따라 변형층(195)을 포함하는 액츄에이터(205)는 소정의 각도로 휘게 된다. 광을 반사하는 거울의 기능을 수행하는 상부 전극(200)은 액츄에이터(205)의 상부에 형성되어 있으므로 액츄에이터(205)와 함께 경사진다. 따라서, 상부 전극(200)은 광원으로부터 입사되는 광을 소정의 각도로 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 화상을 맺게 된다.In the above-described thin film type optical path control device according to the present invention, the first signal transmitted from the outside is formed by the MOS transistor embedded in the active matrix 100, the drain pad of the first metal layer 155, and the via contact 215. It is applied to the lower electrode 190. At the same time, the second signal is applied to the upper electrode 200 from the outside to generate an electric field according to the potential difference between the upper electrode 200 and the lower electrode 190. Due to this electric field, the deformation layer 195 formed between the upper electrode 200 and the lower electrode 190 causes deformation. The strained layer 195 contracts in a direction orthogonal to the electric field, whereby the actuator 205 including the strained layer 195 is bent at a predetermined angle. The upper electrode 200, which functions as a mirror that reflects light, is formed on the actuator 205 and is inclined together with the actuator 205. Therefore, the upper electrode 200 reflects the light incident from the light source at a predetermined angle, and the reflected light passes through the slit to form an image on the screen.
본 발명에 따른 박막형 광로 조절 장치의 제조 방법에 의하면, 두꺼운 두께를 갖는 포토레지스트를 희생층의 상부에 도포하고, 상기 포토레지스트에 P.E.B 처리를 수행함으로써, 포토레지스트의 현상 시에 포토레지스트 패턴의 측벽 사이에서 발생하는 스탠딩 웨이브 효과를 최소화할 수 있으며, 비록 상기 포토레지스트 패턴에 결함이 발생하더라도 P.E.B 처리를 수행함에 따라 상기 포토레지스트 패턴이 정확한 형상을 갖도록 리플로우 현상을 유발하지 않고 포토레지스트 패턴을 복원할 수 있다. 그러므로, 상기와 같이 정확한 패턴을 갖는 포토레지스트를 식각 마스크로 이용하여 희생층을 패터닝함으로써, 액츄에이터의 지지부를 정확한 형상으로 형성할 수 있어 결국 공정의 수율을 향상시킬 수 있다.According to the manufacturing method of the thin film type optical path control apparatus according to the present invention, by applying a photoresist having a thick thickness on top of the sacrificial layer, and performing a PEB treatment to the photoresist, the sidewalls of the photoresist pattern during the development of the photoresist It is possible to minimize the standing wave effect that occurs between, and even if a defect occurs in the photoresist pattern to restore the photoresist pattern without causing a reflow phenomenon so that the photoresist pattern has the correct shape as the PEB process is performed can do. Therefore, by patterning the sacrificial layer using a photoresist having an accurate pattern as an etching mask as described above, the support portion of the actuator can be formed in an accurate shape, and thus the yield of the process can be improved.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028927A KR19990004786A (en) | 1997-06-30 | 1997-06-30 | Manufacturing method of thin film type optical path control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028927A KR19990004786A (en) | 1997-06-30 | 1997-06-30 | Manufacturing method of thin film type optical path control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990004786A true KR19990004786A (en) | 1999-01-25 |
Family
ID=65987304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028927A KR19990004786A (en) | 1997-06-30 | 1997-06-30 | Manufacturing method of thin film type optical path control device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990004786A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825907B1 (en) * | 2000-05-13 | 2008-04-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | A method of manufacturing a semiconductor device |
-
1997
- 1997-06-30 KR KR1019970028927A patent/KR19990004786A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825907B1 (en) * | 2000-05-13 | 2008-04-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | A method of manufacturing a semiconductor device |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
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