KR19990003871A - Method of manufacturing semiconductor device having dummy pattern - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 장치 제조 방법.Semiconductor device manufacturing method.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

셀 어레이 부분과 주변회로 지역 사이의 단차를 줄여, 층간절연막의 평탄화를 용이하게 하여주고, 건식식각시 셀 어레이 지역과 주변회로지역 사이에서 발생되는 로딩효과(Loading Effect)를 감소시키는 반도체 장치 제조 방법을 제공하고자 한다.A method of manufacturing a semiconductor device that reduces the step between the cell array portion and the peripheral circuit region, thereby facilitating the planarization of the interlayer insulating film, and reducing the loading effect generated between the cell array region and the peripheral circuit region during dry etching. To provide.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

셀 지역과 주변회로 지역의 패턴 밀도의 차이를 줄이기 위해서, 주변회로 지역에서, 소자에 사용되는 패턴이 형성되는 지역 이외의 지역에 소자에 사용되는 패턴과 유사한 선폭 및 스페이스를 갖는 더미 패턴을 형성하는 것이다. 이때, 더미 패턴은 소자의 동작에 아무런 역할도 하지 않으면서 존재하는 패턴으로, 소자가 동작하는데 어떤 영향도 주지 않으면서, 단지 공정 마진(Margin)을 확보하기 위해서 넣어 주는 것이다. 이때, 더미패턴이 형성되는 지역은 이후의 공정에서 콘택이 뚫리는 지역을 제외한 지역이여야 한다.In order to reduce the difference in the pattern density between the cell region and the peripheral circuit region, in the peripheral circuit region, a dummy pattern having a line width and a space similar to the pattern used for the element is formed in the region other than the region where the pattern used for the element is formed. will be. At this time, the dummy pattern is a pattern that exists without any role in the operation of the device, is inserted only to secure a process margin (margin) without any influence on the operation of the device. At this time, the area where the dummy pattern is formed should be an area excluding the area where the contact is drilled in a subsequent process.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조.Semiconductor device manufacturing.

Description

더미패턴을 갖는 반도체 장치 제조 방법Method of manufacturing semiconductor device having dummy pattern

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 DRAM 제조공정중 각 마스크 프로세스에서 더미패턴을 삽입하여 층간절연막의 평탄화를 용이하게 하여주는 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that facilitates planarization of an interlayer insulating film by inserting a dummy pattern in each mask process during a DRAM manufacturing process.

통상적으로, 폴리사이드 구조의 게이트 라인 식각시, 셀 어레이(Cell Array) 부분과 주변회로 영역간의 패턴 밀도(Pattern Density)의 차이로 말미암아 셀 지역과 주변회로 지역과의 식각 로딩 효과(Etching Loading Effect) 현상이 빈번히 발생한다. 식각 로딩 효과 현상이란 식각층의 식각률이 패턴 밀도에 따라서 변하는 현상으로, 이는 게이트 라인 식각시 주변회로 지역의 패턴 밀도가 낮음에 따라서 식각 잔류물이 남기는 문제를 유발하게 된다.In general, in the gate line etching of the polyside structure, the etching loading effect between the cell region and the peripheral circuit region is caused by the difference in the pattern density between the cell array portion and the peripheral circuit region. The phenomenon occurs frequently. The etching loading effect phenomenon is a phenomenon in which the etching rate of the etching layer is changed according to the pattern density, which causes the problem that the etching residue remains as the pattern density of the peripheral circuit area is low during the gate line etching.

따라서, 게이트의 하부층인 산화막과 실리콘 기판의 데미지(Damage)를 줄이면서 효과적으로 셀 및 주변회로 지역을 식각하기 위해선, 산화막 선택비가 우수한 식각 처리(Recipe)를 필요로 하게 된다. 특히, 1기가 DRAM급 이상의 집적도를 가진 소자의 경우, 공정 측면에서 식각 장벽(Etching Barrier)의 역할을 하는 게이트 산화막(Gate Oxide)의 두께가 60Å이하로 떨어지게 됨에 따라, 화학 가스를 사용하여 식각할 경우, 산화막에 대한 식각선택비를 높이기 위해선 O₂의 플로우 율(Flow Rate)를 증가시키는 방법이 있으나, 산화막에 대한 고 선택비를 가지는 식각처리(Recipe)는 종종 폴리실리콘 층에 산화막의 재 증착으로 인하여 폴리실리콘층의 식각 멈춤 현상을 유발하게 되어, 패턴 밀도가 낮은 지역에 폴리실리콘 잔유물을 남기게 된다. 이러한 결함(Defect)성 잔유물(Residue)로 말미암아 소자의 페일(Fail)은 불가피해 지게 된다. 두께가 70Å 이상의 게이트 산화막을 쓰는 디바이스(Device)의 경우 게이트 라인 식각시 이러한 문제를 해결하기 위해서 충분한 과도식각을 하게 되는데, 이는 게이트 산화막의 두께가 식각 장벽역할을 제대로 수행하여 실리콘기판의 손상을 막아 줄 수 있기 때문이나, 게이트 산화막의 두께가 60Å이하의 디바이스에 대해서는 충분한 과도식각으로 패턴 밀도가 적은 지역에 잔유물이 남는 문제를 해결하기는 한계가 있다.Therefore, in order to effectively etch the cell and the peripheral circuit area while reducing damage of the oxide layer and the silicon substrate, which are the lower layers of the gate, an etching process having excellent oxide selectivity is required. Particularly, in the case of a device having an integrated density of 1G DRAM or more, as the gate oxide layer, which serves as an etching barrier, drops to 60 kΩ or less in terms of the process, it can be etched using a chemical gas. In this case, there is a method of increasing the flow rate of O ₂ in order to increase the etching selectivity for the oxide layer, but the etching having a high selectivity ratio for the oxide film is often re-deposited on the polysilicon layer. This causes the etch stop of the polysilicon layer, leaving polysilicon residues in areas with low pattern density. Due to such defect residues, the fail of the device becomes inevitable. In the case of a device using a gate oxide having a thickness of 70 과 or more, sufficient etching is performed to solve this problem during the gate line etching. This is because the thickness of the gate oxide properly serves as an etch barrier to prevent damage to the silicon substrate. However, there is a limit to solve the problem that the residue remains in the region where the pattern density is small by sufficient transient etching for a device having a gate oxide film thickness of 60 kPa or less.

뿐만 아니라, 셀 어레이 부분과 주변회로 지역 간의 패턴 밀도 차이로 인하여, 즉 셀 지역의 조밀한 라인 및 스페이스(Line Space)와 주변회로 지역의 덜 조밀한(상대적으로) 라인 및 스페이스로 인하여, 이후 공정 스텝인 평탄화 산화막 증착시 셀 지역은 평탄화가 잘되나 주변회로 지역은 평탄화가 보다 덜되어 비트라인 마스크 작업시 주변회로 지역에서 브리지(Bridge) 등의 문제가 발생할 확률이 높아지게 된다.In addition, due to the difference in pattern density between the cell array portion and the peripheral circuit area, i.e., due to the tight line and space of the cell area and the less dense (relative) line and space of the peripheral area, When the step-up planarization oxide film is deposited, the cell area is well planarized, but the peripheral circuit area is less planarized, and thus, a probability such as a bridge is increased in the peripheral circuit area when the bit line masking operation is performed.

도 1은 게이트 라인 식각 공정시, 패턴 밀도가 조밀한 셀 어레이 부분과 비교하여 주변회로 지역에서 식각로딩효과(Etching Loading Effect)현상에 의해서 폴리실리콘 잔유물이 남음을 보여주고 있다. 도면에서, 10은 게이트 폴리실리콘 라인, 20은 필드산화막, 30은 활성영역을 나타내는데, 활성영역 내에 많은 폴리실리콘 잔유물(도면에서의 하얀 점 부분)이 보이고 있다. 앞서 설명하였듯이, 이러한 폴리실리콘 잔유물을 제거하기 위해선 충분한 과도 식각을 수행하여야 하나, 게이트 산화막의 두께가 60Å이하로 내려갈수록 과도한 식각에 의해서 기판의 데미지가 필연적으로 따른다.FIG. 1 shows that in the gate line etching process, polysilicon residues remain due to the etching loading effect in the peripheral circuit area compared to the cell array having a dense pattern density. In the figure, 10 denotes a gate polysilicon line, 20 denotes a field oxide film, and 30 denotes an active region, in which many polysilicon residues (white dots in the figure) are shown. As described above, in order to remove such polysilicon residues, sufficient over-etching should be performed. However, as the thickness of the gate oxide film falls below 60 kPa, damage of the substrate is inevitably followed by excessive etching.

도 2는 비트라인 식각 공정후 주변회부 지역을 나타내는 것으로, 사진에서 보여지듯이, 층간절연막의 평탄화 특성이 나빠서 비트라인 마스크 공정시 브리지 현상이 발생하여 식각후 그대로 브리지 현상이 나타남을 보여준다. 도면에서 100은 비트라인 폴리실리콘 라인, 200은 브리지가 발생한 부위를 각각 나타낸다.FIG. 2 shows a peripheral region after the bit line etching process. As shown in the photograph, the planarization characteristic of the interlayer insulating film is poor, and thus, the bridge phenomenon occurs during the bit line mask process, and thus the bridge phenomenon appears after etching. In the drawing, 100 denotes a bit line polysilicon line, and 200 denotes a portion where a bridge occurs.

본 발명은 셀 어레이(Cell Array) 부분과 주변회로지역 사이의 단차를 줄여, 층간절연막의 평탄화를 용이하게 함과 동시에 셀 어레이 지역과 주변회로지역 사이에서 발생되는 식각 로딩 효과(etch Loading Effect) 현상을 감소시키는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.The present invention reduces the step between the cell array portion and the peripheral circuit region, thereby facilitating the planarization of the interlayer insulating film, and at the same time, the etching loading effect phenomenon generated between the cell array region and the peripheral circuit region. It is an object of the present invention to provide a method for manufacturing a semiconductor device which reduces the amount of pressure.

도 1 및 도 2는 주변회로 영역에서의 식각 잔유물 및 브리지 현상을 나타내는 사진.1 and 2 are photographs showing the etch residue and bridge phenomenon in the peripheral circuit region.

도 3 및 도 4는 본 실시예를 설명하기 위한 웨이퍼 부분 사시도.3 and 4 are a perspective view of a portion of a wafer for explaining the present embodiment.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31: 실리콘 기판 32: 소자분리층31: silicon substrate 32: device isolation layer

33: 게이트 전도층 34: 게이트 라인 마스크33: gate conductive layer 34: gate line mask

35: 층간절연막 36: 비트라인 전도층35: interlayer insulating film 36: bit line conductive layer

37: 비트라인 마스크37: bitline mask

상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 셀 어레이 지역과 주변회로 지역간의 단차를 완화하기 위하여, 실제소자에는 동작하지 않는 다수의 더미 패턴을 셀 어레이 지역의 패턴 밀도의 70%∼100%로 주변회로 지역에 형성하되, 소자 동작에 사용되는 콘택 영역 이외의 지역에 형성하는 것을 포함하여 이루어진다.In the semiconductor device manufacturing method of the present invention for achieving the above object, in order to alleviate the step difference between the cell array region and the peripheral circuit region, a plurality of dummy patterns that do not operate in the actual device is 70% ~ 100 of the pattern density of the cell array region It is formed in the peripheral circuit area in%, including forming in a region other than the contact region used for the operation of the device.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.

본 발명은 셀 지역과 주변회로 지역의 패턴 밀도의 차이를 줄이기 위해서, 주변회로 지역에서, 소자에 사용되는 패턴이 형성되는 지역 이외의 지역에 소자에 사용되는 패턴과 유사한 선폭 및 스페이스를 갖는 더미 패턴을 형성하는 것이다. 이때, 더미 패턴은 소자의 동작에 아무런 역할도 하지 않으면서 존재하는 패턴으로, 소자가 동작하는데 어떤 영향도 주지 않으면서, 단지 공정 마진(Margin)을 확보하기 위해서 넣어 주는 것이다. 이때, 더미패턴이 형성되는 지역은 이후의 공정에서 콘택이 뚫리는 지역을 제외한 지역이여야 한다. 이것은 레이아웃 상에서 자유로이 디자인이 가능하다.The present invention provides a dummy pattern having a line width and a space similar to the pattern used in the device in a region other than the region in which the pattern used in the device is formed in the peripheral circuit region, in order to reduce the difference in the pattern density between the cell region and the peripheral circuit region. To form. At this time, the dummy pattern is a pattern that exists without any role in the operation of the device, is inserted only to secure a process margin (margin) without any influence on the operation of the device. At this time, the area where the dummy pattern is formed should be an area excluding the area where the contact is drilled in a subsequent process. This can be designed freely in the layout.

도 3은 실리콘 기판(31) 상에 아이솔레이션 공정에 의해 소자분리층(32)을 형성한 다음, 폴리실리콘층과 실리사이드층, 즉 게이트 전도층(33)을 차례로 적층한 다음, 게이트 라인 마스크(34)를 형성한 상태로서, 도면에서, 게이트 라인 마스크 작업시 주변회로지역의 패턴 밀도를 셀 어레이 지역의 밀도 수준으로 확보하기 위하여, 라인 및 스페이스 형상의 더미패턴들(이하 더미 블록이라 칭함)을 추가한다. 따라서, 주변회로 지역과 셀 지역간의 단차는 그리 심화되지 않으며, 이후공정인 게이트 라인 식각시 주변회로지역에 식각 잔유물(폴리실리콘)이 남는 가능성이 상당히 줄어들게 된다. 더미블럭의 패턴은 게이트 라인의 치수 수준으로 라인 및 스페이스(Line Space) 패턴을 넣어주되, 이후의 콘택 형성 공정시 더미블록과 콘택홀이 접촉되지 않도록 디자인된 패턴을 넣어준다.3 shows that the isolation layer 32 is formed on the silicon substrate 31 by an isolation process, and then the polysilicon layer and the silicide layer, that is, the gate conductive layer 33 are sequentially stacked, and then the gate line mask 34 is formed. In the drawing, in order to secure the pattern density of the peripheral circuit area to the density level of the cell array area in the gate line mask operation, line and space shape dummy patterns (hereinafter referred to as dummy blocks) are added. do. Therefore, the step between the peripheral circuit region and the cell region is not deepened, and the possibility of etching residues (polysilicon) remaining in the peripheral circuit region during the gate line etching, which is a subsequent process, is significantly reduced. The pattern of the dummy block is a line and space (Line Space) pattern is inserted into the dimension level of the gate line, the pattern is designed so that the dummy block and the contact hole is not contacted during the subsequent contact formation process.

도 3에서, 아이솔레이션 형성 공정 시에도, 아이솔레이션 마스크 작업시 주변회로 지역에 더미블록을 넣어주어 식각 로딩효과를 감소시킬 수 있으며, 게이트 라인 마스크 공정과 마찬가지로, 게이트 라인 형성 공정 이후의 콘택 공정시 더미블록과 콘택홀이 접촉되지 않게 다지인된 패턴을 넣어준다. 셀 어레이 영역에서 동일한 라인 및 스페이스 패턴을 사용하게 될 경우 오픈 영역(Open Area)은 50%가 되며 이는 최고의 패턴 밀도가 된다.In FIG. 3, even in an isolation forming process, a dummy block may be inserted into a peripheral circuit area during an isolation mask operation to reduce an etch loading effect, and similarly to a gate line mask process, a dummy block during a contact process after a gate line forming process. Insert a pattern that is not in contact with the contact hole. If the same line and space pattern is used in the cell array region, the open area is 50%, which is the highest pattern density.

도 4는 도 3의 상태에서 게이트 라인을 식각에 의해 형성한 다음, 평탄화 층간절연막(35)을 형성하고, 비트라인 전도층(36)과 비트라인 마스크(37)을 형성한 상태로서, 주변회로영역의 패턴 밀도가 셀 어레이 영역과 거의 같은 수준이되면, 층간절연막의 평탄화 특성이 향상되어 비트라인 마스크 작업시, 주변회로영역에서 노광공정의 포커스(Focus Margin)이 향상된다. 도 4에서, 비트라인 마스크 역시 주변회로영역에 더미블록을 넣어주되 후속공정으로 형성될 콘택홀과 접촉하지 않게 디자인된 패턴을 넣어준다. 따라서 셀 어레이 영역과 주변회로 영역의 식각 로딩 효과를 감소 시킬 수 있다.4 is a state in which the gate line is formed by etching in the state of FIG. 3, and then the planarization interlayer insulating layer 35 is formed, and the bit line conductive layer 36 and the bit line mask 37 are formed. When the pattern density of the region is about the same as that of the cell array region, the planarization characteristic of the interlayer insulating layer is improved, thereby improving the focus of the exposure process in the peripheral circuit region during the bit line masking operation. In FIG. 4, the bit line mask also inserts a dummy block into the peripheral circuit area, but inserts a pattern designed not to contact the contact hole to be formed in a subsequent process. Therefore, the etch loading effect of the cell array region and the peripheral circuit region can be reduced.

본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention is not limited to the above-described embodiments and the accompanying drawings, and various permutations, modifications, and changes can be made without departing from the spirit of the present invention. It will be obvious to those who have it.

본 발명은 소자특성에 매우 민감한 영향을 유발하는 아이솔레이션(lsolation) 공정, 게이트 라인 및 비트라인 공정에서, 각 마스크 작업시, 셀 어레이 영역 이외의 부분에 더미블록을 넣어주므로써, 각 마스크를 식각 장벽으로한 식각 공정에서 패턴 밀도차에 의한 식각 로딩 효과를 줄일 수 있으며, 특히 아이솔레이션 및 게이트라인 마스크 공정에서 더미블록을 넣어주는 공정은, 게이트라인과 비트라인 사이의 층간절연막의 평탄화 특성을 주변회로 부분에서 우수하게 하여 비트라인 마스크 공정시 주변회로에서의 포커스 마진(Focus Margin)을 좋게 하여 비In the isolation process, the gate line and the bit line process, which cause a very sensitive effect on device characteristics, the present invention provides dummy masks in portions other than the cell array region during each mask operation, thereby preventing each mask from being etched. In the etching process, the etching loading effect due to the pattern density difference can be reduced, and in particular, the dummy block is inserted in the isolation and gate line mask processes, and the planarization characteristics of the interlayer insulating film between the gate line and the bit line are reduced. To improve the focus margin in the peripheral circuit during the bit line mask process.

트라인 브리지 문제를 해결할 수 있다.The bridge bridge problem can be solved.

Claims (2)

셀 어레이 지역과 주변회로 지역간의 단차를 완화하기 위하여, 실제소자에는 동작하지 않는 다수의 더미 패턴을 셀 어레이 지역의 패턴 밀도의 70%∼100%로 주변회로 지역에 형성하되, 소자 동작에 사용되는 콘택 영역 이외의 지역에 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.In order to alleviate the step difference between the cell array region and the peripheral circuit region, a plurality of dummy patterns, which do not operate in the actual device, are formed in the peripheral circuit region at 70% to 100% of the pattern density of the cell array region. The semiconductor device manufacturing method characterized by forming in regions other than a contact region. 제1항에 있어서, 상기 더미 패턴은 아이솔레이션 더미 패턴, 게이트 라인 더미 패턴, 비트라인 더미패턴중 적어도 어느 하나 이상을 포함하여 이루어지는 반도체 장치 제조 방법.The method of claim 1, wherein the dummy pattern comprises at least one of an isolation dummy pattern, a gate line dummy pattern, and a bit line dummy pattern.