KR19990003117A - SCHEDULING DEVICE OF CDMA Mobile Communication Switch - Google Patents
SCHEDULING DEVICE OF CDMA Mobile Communication Switch Download PDFInfo
- Publication number
- KR19990003117A KR19990003117A KR1019970026920A KR19970026920A KR19990003117A KR 19990003117 A KR19990003117 A KR 19990003117A KR 1019970026920 A KR1019970026920 A KR 1019970026920A KR 19970026920 A KR19970026920 A KR 19970026920A KR 19990003117 A KR19990003117 A KR 19990003117A
- Authority
- KR
- South Korea
- Prior art keywords
- task
- register
- address
- unit
- external
- Prior art date
Links
Landscapes
- Mobile Radio Communication Systems (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
CDMA 이동통신 교환기CDMA mobile switching center
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래의 CDMA 이동통신 교환기에 적용되는 타임 스케줄러를 소프트웨어적으로 구현함으로써 타스크의 등록/삭제와 타스크의 수행시점 판별을 위한 타이머 관리, 타스크가 등록된 테이블의 관리 등에 많은 시간이 소요되어 실제 수행해야 할 타스크의 수행시간이 짧아지게되는 단점과, 불필요하게 CPU의 성능향상을 요구하여 원가에 부담을 주거나 초기 새로운 소프트웨어의 개발시에 필요한 기능의 구현보다 관리기능의 구현에 많은 부담을 주는 문제점을 해결하고자 한 것임.By implementing the time scheduler applied to the conventional CDMA mobile communication switch in software, it takes a lot of time to register / delete the task, determine the time of task execution, manage the table where the task is registered, etc. To solve the disadvantage of shortening the execution time of the task and the unnecessary burden on the cost by demanding the performance improvement of the CPU or the implementation of the management function rather than the implementation of the functions necessary for the initial development of new software. Will.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
외부 CPU와 레지스터부(300)간의 데이터 송수신과 등록된 타스크가 저장된 외부 메모리와의 접속 및 인터럽트 제어를 수행하는 외부 접속부 (100)와; 상기 레지스터부(300)에 저장된 카운터값과 외부에서 입력되는 클럭으로 기준 클럭을 생성하고 각 타스크의 타이머 값을 업 데이트 시키며 상기 외부 접속부(100)및 스케줄러 관리부(400)에 상기 생성한 기준 클럭을 제공해주는 클럭 생성부(200)와; 상기 기준클럭 생성과 외부 메모리의 어드레스 생성을 위한 어드레스를 래치하며 등록 가능한 타스크의 숫자와 외부 타스크 블록의 크기 및 활성화된 타스크의 숫자를 저장하는 다수개의 레지스터를 포함하는 레지스터부(300)와; 상기 타스크의 수행시점을 판별하고 타스크의 등록/삭제를 수행하는 스케줄러 관리부(400)로 이루어짐을 특징으로 한 것이다.An external connection unit 100 for performing data transmission and reception between the external CPU and the register unit 300, connection to an external memory in which a registered task is stored, and interrupt control; The reference clock is generated using a counter value stored in the register unit 300 and a clock inputted from the outside, the timer value of each task is updated, and the generated reference clock is transmitted to the external connection unit 100 and the scheduler manager 400. Providing a clock generator 200; A register unit 300 which latches an address for generating the reference clock and an address of an external memory, and includes a plurality of registers for storing a number of registerable tasks, a size of an external task block, and a number of activated tasks; The scheduler manager 400 determines the execution time of the task and performs registration / deletion of the task.
4. 발명의 중요한 용도4. Important uses of the invention
CDMA 이동통신 교환기에서 주기성을 갖는 타스크와 비주기적인 타스크의 수행시점을 판별하거나 타스크를 등록/삭제하는데 적용되는 것임.In CDMA mobile switching center, it is applied to determine the periodicity of task and nonperiodic task execution time or to register / delete the task.
Description
본 발명은 기존의 이동통신 교환기에서 소프트웨어로 구현되어 있는 타임 스케줄러를 FPGA를 사용하여 하드웨어로 구현 함으로써 관리에 소요되는 부하를 저감하고 타임 스케줄러 관리 과정에서 발생하는 오류를 방지햐여 신뢰도를 향상시키도록 시디엠에이(CDMA) 이동통신 교환기의 타임 스케줄링 장치를 제공하고자 한 것이다.The present invention implements a time scheduler implemented in software in a conventional mobile communication switch in hardware using an FPGA to reduce the load required for management and to improve reliability by preventing errors occurring in the time scheduler management process. It is an object of the present invention to provide a time scheduling apparatus for a mobile communication switch (CDMA).
일반적으로, CDMA 이동통신 교환기에 적용되는 타임 스케줄러는 소프트웨어로 구현되며, 일정 시간마다 지속적으로 수행되는 주기성을 갖는 타스크(Task)와 일정시간 후에 한정적으로 수행되는 비주기적인 타스크의 수행 시점을 판별하거나 이러한 타스크를 등록/삭제 하는 기능을 수행한다.In general, a time scheduler applied to a CDMA mobile communication switch is implemented in software, and determines a task having a periodicity that is continuously performed at a predetermined time and a timing of performing an aperiodic task that is limitedly performed after a predetermined time. Performs the function of registering / deleting these tasks.
이러한 기능을 수행하기 위해 기존의 타임 스케줄러는 소프트웨어적으로 일정시간마다 트리거되는 하나의 타이머를 사용하여 타이머값을 조정하고, 등록된 타스크가 갖고 있는 타이머값을 체크하여 수행 시점이 되었는지를 판별하며, 새로운 타스크의 등록이 필요하면 기 등록된 테이블의 타스크를 조사하여 순차적으로 시간이되도록 배치하고 타스크의 삭제가 필요하면 해당 타스크를 등록 테이블에서 제거하고 등록 테이블을 재조정하는 기능을 수행한다.In order to perform this function, the existing time scheduler adjusts the timer value by using one timer that is triggered every software time, and checks the timer value of the registered task to determine whether it is time to execute. If a new task needs to be registered, the task of the previously registered table is examined and arranged in time. If the task needs to be deleted, the task is removed from the registered table and readjusted the registered table.
그러나 아러한 종래의 타임 스케줄러는 소프트웨어적으로 구현되어 있으므로 타스크의 등록/삭제와 타스크의 수행시점 판별을 위한 타이머 관리, 타스크가 등록된 테이블의 관리 등에 많은 시간이 소요되어 실제 수행해야 할 타스크의 수행시간은 짧아지게되는 단점이 발생한다. 따라서 이러한 요인에 의해 불필요하게 CPU의 성능향상을 요구하여 원가에 부담을 주거나 초기 새로운 소프트웨어의 개발시 필요한 기능의 구현보다는 관리기능의 구현에 많은 부담을 주는 문제점이 있었다.However, since such a conventional time scheduler is implemented in software, it takes a lot of time to register / delete a task, to determine when to perform a task, and to manage a table to which a task is registered. The disadvantage is that the time becomes shorter. Therefore, there is a problem that it is necessary to increase the performance of the CPU unnecessarily due to these factors to burden the cost or to implement a management function rather than the implementation of the functions required for the development of new software.
따라서 본 발명은 상기와 같은 종레 타임 스케줄러의 제반 문제점을 해결하기 위해서 제안된 것으로, 본 발명의 목적은 기존의 이동통신 교환기에서 소프트웨어어로 구현되어 있는 타임스케줄러를 FPGA를 사용하여 하드웨어로 구현 함으로써 관리에 소요되는 부하를 저감하고 타임 스케줄러 관리 과정에서 발생하는 오류를 방지하여 신뢰도를 향상시키도록 시디엠에이(CDMA) 이동통신 교환기의 타임 스케줄링 장치를 제공하는데 있다.Accordingly, the present invention has been proposed to solve the above problems of the Jongle time scheduler, and an object of the present invention is to implement a time scheduler implemented in software in a conventional mobile communication switch in hardware using an FPGA. The present invention provides a time scheduling apparatus of a CDMA mobile communication exchange to reduce the load required and to prevent errors occurring in the time scheduler management process, thereby improving reliability.
이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은,Technical means for achieving the object of the present invention,
외부 CPU와 레지스터부간의 데이터 송수신과 등록된 타스크가 저장된 외부 메모리와의 접속 및 인터럽트 제어를 수행하는 외부 접속부와' 상기 레지스터부에 저장된 카운터값과 외부에서 입력되는 클럭으로 기준 클럭을 생성하고 각 타스크의 타이머값을 업 데이트시키며 상기 외부 접속부 및 스케줄러 관리부에 상기 생성한 기준 클럭을 제공해주는 클럭 생성부와; 상기 기준 클럭 생성과 외부 메모리의 어드레스 생성을 위한 어드레스를 래치하며 등록 가능한 타스크의 숫자와 외부 타스크 블록의 크기 및 액티베이션된 타스크의 숫자를 지정하는 다수개의 레지스터로 이루어진 레지스터부와; 상기 타스크의 수행시점을 판별하고 타스크의 등록/삭제를 수행하는 스케줄러 관리부로 이어진다.An external connection unit that performs data transmission and reception between the external CPU and the register unit, accesses and interrupt control to the external memory in which the registered task is stored, and generates a reference clock using a counter value stored in the register unit and a clock input from the outside. A clock generator for updating a timer value of the clock and providing the generated reference clock to the external access unit and the scheduler manager; A register unit configured to latch an address for generating the reference clock and an address of an external memory, the register unit comprising a plurality of registers that specify a number of tasks that can be registered, a size of an external task block, and a number of activated tasks; A scheduler management unit for determining the execution time of the task and performing registration / deletion of the task is followed.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본발명에 의한 CDMA 이동통신 교환기의 타임 스케줄링장치 블록 구성도,1 is a block diagram of a time scheduling apparatus of a CDMA mobile communication switch according to the present invention;
도 2는 도 1의 각부 상세 블록구성도,2 is a detailed block diagram of each part of FIG. 1;
도 3은 본 발명에 적용되는 외부 메모리의 구성도.3 is a configuration diagram of an external memory applied to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 외부 접속부, 200 : 클럭 생성부, 300 : 레지스터부, 400 : 스케줄러 관리부100: external connection unit, 200: clock generation unit, 300: register unit, 400: scheduler management unit
도1은 본 발명에 의한 CDMA 이동통신 교환기의 타임 스케줄링 장치 블록 구성도이다.1 is a block diagram of a time scheduling apparatus of a CDMA mobile switching center according to the present invention.
이에 도시된 바와 같이, 외부 CPU와 레지스터부(300)간의 데이터 송수신과 등록된 타스크가 저장된 외부 메모리와의 접속 및 인터럽트 제어를 수행하는 외부 접속부(100)와; 상기 레지스터부(300)에 저장된 카운터값과 외부에서 입력되는 클럭으로 기준 클럭을 생성하고 각 타스크의 타이머값을 업 데이트시키며 상기 외부 접속부(100)및 스케줄러 관리부(400)에 상기 생성한 기준 클럭을 제공해주는 클럭생성부(200)와; 상기 기준 클럭 생성과 외부 메모리의 어드레스 생성을 위한 어드레스를 래치하며 등록 가능한 타스크의 숫자를 지정 및 저장하는 다수개의 레지스터로 이루어진 레지스터부(300)와; 상기 타스크의 수행 시점을 판별하고 타스크의 등록/삭제를 수행하는 스케줄러 관리부(400)로 구성된다.As shown therein, the external connection unit 100 performs data transmission and reception between the external CPU and the register unit 300 and an external memory storing the registered tasks and interrupt control; The reference clock is generated using a counter value stored in the register unit 300 and a clock input from the outside, the timer value of each task is updated, and the generated reference clock is transmitted to the external connection unit 100 and the scheduler manager 400. Providing a clock generator 200; A register unit 300 which latches an address for generating the reference clock and an address of an external memory and designates and stores a number of registerable tasks; The scheduler manager 400 determines the execution time of the task and performs registration / deletion of the task.
상기에서, 레지스터부(300)는 상기 클럭 생성부(200)의 기준 클럭에 사용되는 카운터값을 저장하는 타이머 카운터 레지스터(310)와, 상기 스케줄러 관리부(400)에서 외부 메모리의 어드레스를 생성하기 위해 사용되는 어드레스 레지스터(320)와, 등록 가능한 타스크의 숫자를 지정하는 블록 카운터 레지스터(330)와, 외부 타스크 블록의 크기를 지정하는 블록 사이즈 레지스터(340)와, 활성화된 타스크의 숫자를 저장하는 타스크 카운터 레지스터(350)와, 타스크의 시작 번지를 저장한 내부 선입선출(FIFO)기를 읽기 위한 타스크 포인터 레지스터(360)와, 인터럽트 제어용 어드레스를 저장하는 인터럽트 레지스터(370)로 구성된다.In the above, the register unit 300 includes a timer counter register 310 for storing a counter value used for the reference clock of the clock generator 200, and for generating an address of an external memory in the scheduler manager 400. The address register 320 used, the block counter register 330 which designates the number of tasks that can be registered, the block size register 340 which designates the size of the external task block, and the task which stores the number of activated tasks. It consists of a counter register 350, a task pointer register 360 for reading an internal first-in first-out (FIFO) device storing a start address of the task, and an interrupt register 370 for storing an interrupt control address.
그리고 상기 스케줄러 관리부(400)는 상기 어드레스 레지스터(320)에 저장된 어드레스를 저장하며 각 타스크가 등록된 외부 메모리의 어드레스를 생성하는 어드레스 저장부(411)를 포함하는 어드레스 생성부(410)와, 외부 메모리의 타스크 상태 저장영역을 읽어 타스크 상태 저장부(421)에 저장하며 16번째 비트를 체크하여 타스크의 카운터 레지스터를 재저장하는 타스크 상태 관리부(420)와, 상기 타스크 상태 관리부(420)내의 타스크 카운터 레지스터값에 따라 인터럽트를 발생하는 인터럽트 발생부(430)와, 상기에서 발생된 타스크의 선입선출을 제어하는 선입선출 제어부(440)와, 상기 선입선출 제어부(440)의 제어에 따라 발생된 타스크를 저장하는 선입선출 메모리부(450)로 구성된다.The scheduler manager 400 stores an address stored in the address register 320 and generates an address of the external memory in which the task is registered. The task state management unit 420 reads the task state storage area of the memory and stores it in the task state storage unit 421 and checks the 16th bit to resave the counter register of the task, and the task counter in the task state management unit 420. An interrupt generator 430 for generating an interrupt according to a register value, a first-in first-out control unit 440 for controlling first-in, first-out of the task generated above, and a task generated under the control of the first-in first-out control unit 440. First-in, first-out memory unit 450 to be stored.
이와같이 구성된 본 발명에 의한 CDMA 이동통신 교환기의 타임 스케줄링 장치의 작용을 첨부한 도면 도1 내지 도3에 의거 설명하면 다음과 같다.The operation of the time scheduling apparatus of the CDMA mobile communication switch according to the present invention configured as described above will be described with reference to FIGS.
먼저, 외부 접속부(100)는 CPU 및 외부 메모리를 접속하게 되며, 16비트의 어드레스, 16비트의 데이터, 읽기/쓰기, 인터럽트 등의 제어신호를 외부 CPU와 레지스터부(300)간의 데이터 송수신과 등록된 타스크가 저장된 외부 메모리와의 접속 기능 및 인터럽트 제어기능을 수행한다.First, the external connection unit 100 connects the CPU and the external memory, and transmits and receives data between the external CPU and the register unit 300 and registers control signals such as 16-bit addresses, 16-bit data, read / write, and interrupts. Task performs the connection function and the interrupt control function with the stored external memory.
여기서 외부 메모리의 구성은 도3과 같으며, 상태 저장영역의 비트할당은 비트16 : 1 : 타스크 등록 사용여부, 비트15: 1: 타스크의 활성화 여부, 비트7 - 비트0 : 수행 되어야할 타스크의 횟수를 나타낸다.Here, the configuration of the external memory is as shown in FIG. 3, and the bit allocation of the state storage area is bit 16: 1: whether the task registration is used, bit 15: 1: whether the task is activated, bit 7-bit 0: the task to be performed Indicates the number of times.
한편, 클럭 생성부(200)는 외부에서 입력되는 클럭과 상기 레지스터부(300)에 저장된 카운터값으로 기준 클럭을 생성하여 스케줄러 관리부(400)에 통보함으로써 각 타스크의 타이머값을 업 데이트하도록 하는 기능을 수행하며, 상기 외부 접속부(100), 스케줄러 과리부(400)에 생성한 기준 클럭을 동작 클럭으로 제공해주게 된다.Meanwhile, the clock generator 200 generates a reference clock using a clock input from an external source and a counter value stored in the register 300 to notify the scheduler manager 400 to update the timer value of each task. The reference clock generated in the external connection unit 100 and the scheduler controller 400 is provided as an operation clock.
그리고 레지스터부(300)는 상기 외부접속부(100)와 접속되며, 타이머 카운터 레지스터(310)에서 상기 클럭 생성부(200)의 기준 클럭 생성을 위한 카운터값을 일시 저장하게되고, 어드레스 레지스터(320)는 상기 스케줄러 관리부(400)에서 외부 메모리의 어드레스를 생성하기 위해 사용되는 어드레스를 일시 저장한다. 아울러 블록 카운터 레지스터(330)는 등록 가능한 타스크의 숫자를 지정하는 카운터값을 일시 저장하게 되며, 블록 사이즈 레지스터(340)는 외부 타스크 블록의 크기를 지정하는 블록 사이즈값을 일시 저장하게 된다. 그리고 타스크 카운터 레지스터(350)는 활성화된 타스크의 숫자를 지정하는 카운터값을 저정하며, 타스크 포인터 레지스터(360)는 타스크의 시작번지를 저장한 내부 선입선출기를 읽기위한 포인터값을 저장하며, 인터럽트 레지스터(370)는 인터럽트 제어를 위한 제어신호를 저장하게 된다.The register unit 300 is connected to the external connection unit 100, and temporarily stores a counter value for generating a reference clock of the clock generator 200 in the timer counter register 310, and the address register 320. Temporarily stores an address used by the scheduler manager 400 to generate an address of an external memory. In addition, the block counter register 330 temporarily stores a counter value for designating the number of tasks that can be registered, and the block size register 340 temporarily stores a block size value for designating the size of an external task block. The task counter register 350 stores a counter value that designates the number of active tasks, the task pointer register 360 stores a pointer value for reading an internal first-in, first-out, which stores the start address of the task, and an interrupt register. 370 stores a control signal for interrupt control.
다음으로 스케줄러 관리부(400)는 외부접속부(100)와 연결되어 외부 메모리와 결합되는데, 여기서 외부 메모리는 도3에 도시한 바와같이 타스크 상태, 타스크 고유번호, 타스크 카운터값, 타스크 등록번지 및 기타 필요사항으로 저장하는 구조를 갖도록 설계되며, 이 블록의 크기는 상기 블록사이즈 레지스터(340)에 의해 지정된다.Next, the scheduler manager 400 is connected to the external connection unit 100 and coupled to the external memory, where the external memory is shown in Figure 3, the task status, the task unique number, the task counter value, the task registration address and other necessary information. It is designed to have a structure for storing as a matter, the size of this block is specified by the block size register 340.
아울러 스케줄러 관리부(400)내의 어드레스 생성부(410)는 각 타스크가 등록된 외부 메모리의 어드레스를 생성하는 기능을 햐며, 레지스터부(300)내의 어드레스 레지스터(320)에 저장된 어드레스를 어드레스 저장부(411)에 저장한 후 16번째 비트를 체크하여 등록된 타스크가 1이면 타스크의 카운터 레지스터를 읽고 내부의 감산기를 사용하여 카운터 레지스터(310)만큼 감소시켜 타스크의 카운터 레지스터를 재저장한다.In addition, the address generator 410 in the scheduler management unit 400 has a function of generating an address of an external memory in which each task is registered, and stores the address stored in the address register 320 in the register unit 300. After the 16th bit is checked and the registered task is 1, the counter register of the task is read and the counter register 310 is reduced by using the internal subtractor to restore the counter register of the task.
이때 감산한 값이 0보다 작거나 같으면 타스크의 상태 저장부(421)의 활성화 비트(비트15)를 세트하고, 스케줄 카운터를 1감소시킨다. 이와 동시에 비트7-비트0의 값이 255가 아니면 1을 감소하여 저장하고(255: 주기성 타스크), 이 값이 0이되면 16번째 비트를 0으로하여 타스크를 삭제하고, 타스크상태 저장부(421)에 새롭게 변경된 값을 외부 메모리의 타스크 상태 저장영역에 재저장한다.At this time, if the subtracted value is less than or equal to 0, the enable bit (bit 15) of the state storage unit 421 of the task is set, and the schedule counter is decremented by one. At the same time, if the value of bit 7-bit 0 is not 255, it decreases and stores 1 (255: periodicity task). If this value is 0, the task is deleted by setting the 16th bit to 0, and the task state storage unit 421 The newly changed value is restored to the task status storage area of external memory.
또한 이 타스크가 활성화 상태이면 저장된 번지를 내부 선입선출기에 저장하고, 타스크 카운터 레지스터값을 1증가 시킨다.If the task is active, the stored address is stored in the internal first-in, first-out, and the task counter register value is increased by one.
이러한 동작을 수행한 후 또는 등록되지 않은 타스크 저장 영역이면 어드레스 생성부 (410)는 어드레스 저장부(411)에 블록 사이즈 레지스터(340)값을 더하여 저장한 후 이상과 같은 동작을 블록 카운터 레지스터 (320)값만큼 수행하고 타스크 카운터 레지스터(350)값이 0이 아니고 인터럽트가 가능하도록 되어 있으면 인터럽트를 발생시키고, 어드레스 저장부(411)를 어드레스 레지스터(320)값으로 초기화하는 과정을 반복 수행한다.After performing this operation or in the case of an unregistered task storage area, the address generator 410 adds the block size register 340 to the address storage unit 411, and stores the block size register 340. If the value of the task counter register 350 is not 0 and the interrupt is enabled, an interrupt is generated and the process of initializing the address storage unit 411 to the value of the address register 320 is repeated.
따라서 CPU는 인터럽트의 발생시에 선입선출기에 저장된 어드레스가 지정한 타스크를 수행함으로써 손쉽게 타스크를 처리할 수 있고, 타스크 외부 메모리의 상태저장 영역에서 등록 비트를 제어함으로써 타스크의 등록/삭제를 할 수 있게 되는 것이다.Therefore, the CPU can process the task easily by performing the task designated by the address stored in the first-in-first-out when the interrupt occurs, and register / delete the task by controlling the registration bit in the state storage area of the task external memory. .
이상에서 상세히 설명한 바와 같이 본 발명은 타임 스케줄러를 FPGA를 사용하여 하드웨어적으로 구현함으로써 타임 스케줄러의 관리 등에 소요되는 부하를 저감시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of reducing the load required for managing the time scheduler by implementing the time scheduler in hardware using an FPGA.
또한, 타임 스케줄러를 FPGA를 사용하여 하드웨어적으로 구현 함으로써 타임 스케줄러 관리과정에서 발생할 수 있는 오류를 방지 함으로써 신뢰도를 향상시킬 수있는 효과도 있다.In addition, by implementing the time scheduler in hardware using an FPGA, it is possible to improve reliability by preventing errors that may occur during time scheduler management.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026920A KR100222182B1 (en) | 1997-06-24 | 1997-06-24 | Time scheduling apparatus for cdma mobile exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026920A KR100222182B1 (en) | 1997-06-24 | 1997-06-24 | Time scheduling apparatus for cdma mobile exchange |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990003117A true KR19990003117A (en) | 1999-01-15 |
| KR100222182B1 KR100222182B1 (en) | 1999-10-01 |
Family
ID=19510977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026920A KR100222182B1 (en) | 1997-06-24 | 1997-06-24 | Time scheduling apparatus for cdma mobile exchange |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100222182B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428673B1 (en) * | 2001-12-22 | 2004-04-28 | 엘지전자 주식회사 | Interrupt division for clock device |
| US7060940B2 (en) | 2002-12-16 | 2006-06-13 | Lg Electronics Inc. | Electric oven |
| KR100953099B1 (en) * | 2007-12-26 | 2010-04-19 | 전자부품연구원 | Small Low-Power Embedded System and Preemption Avoidance Method Thereof |
-
1997
- 1997-06-24 KR KR1019970026920A patent/KR100222182B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428673B1 (en) * | 2001-12-22 | 2004-04-28 | 엘지전자 주식회사 | Interrupt division for clock device |
| US7060940B2 (en) | 2002-12-16 | 2006-06-13 | Lg Electronics Inc. | Electric oven |
| KR100953099B1 (en) * | 2007-12-26 | 2010-04-19 | 전자부품연구원 | Small Low-Power Embedded System and Preemption Avoidance Method Thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100222182B1 (en) | 1999-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100682417B1 (en) | Integrated processor platform supporting wireless handheld multi-media devices | |
| KR100848603B1 (en) | A data processing apparatus and method for saving return state | |
| US5659798A (en) | Method and system for initiating and loading DMA controller registers by using user-level programs | |
| US7325148B2 (en) | Power supply management system in parallel processing system by OS for single processors and power supply management program therefor | |
| JPH04290150A (en) | Device and method for controlling bidirectional fifo as interface between two buses in multi-task system | |
| US5041962A (en) | Computer system with means for regulating effective processing rates | |
| US6314478B1 (en) | System for accessing a space appended to a circular queue after traversing an end of the queue and upon completion copying data back to the queue | |
| GB1597202A (en) | Communications processor architecture | |
| US5905912A (en) | System for implementing peripheral device bus mastering in a computer using a list processor for asserting and receiving control signals external to the DMA controller | |
| US5619687A (en) | Queue system having a time-out feature and method therefor | |
| EP1988460A1 (en) | Apparatus for and method of distributing instructions | |
| KR100222182B1 (en) | Time scheduling apparatus for cdma mobile exchange | |
| US6012107A (en) | Hardware control block delivery queues for host adapters and other devices with onboard processors | |
| US6055559A (en) | Process switch control apparatus and a process control method | |
| US20030014558A1 (en) | Batch interrupts handling device, virtual shared memory and multiple concurrent processing device | |
| JPH03147157A (en) | Information processor | |
| EP1227401B1 (en) | Task management device, method and program therefor | |
| KR920001102B1 (en) | Data processing unit | |
| JPH06266620A (en) | Exclusive control system using cache memory | |
| KR100313001B1 (en) | Database Access Systems and Methods | |
| CN115757223A (en) | Embedded DMA data transmission method | |
| JP5708273B2 (en) | Communication apparatus, information processing apparatus, and data transmission method | |
| JP3353368B2 (en) | Bus relay device | |
| EP0668556A2 (en) | A queue memory system and method therefor | |
| KR19980016507A (en) | How to drive high performance DMA of I / O processor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060630 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |