KR19990000382A

KR19990000382A - Lead frame, chip scale package using same and manufacturing method thereof

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Publication number: KR19990000382A
Application number: KR1019970023254A
Authority: KR
Inventors: 이규진; 최완균; 송영희; 김진호
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-06-05
Filing date: 1997-06-05
Publication date: 1999-01-15

Abstract

본 발명은 BGA(ball grid array) 기술과 플라스틱 패키지 기술을 이용하여 칩스케일패키지의 생산성 향상과 원가절감을 이룩할 수 있도록 한 리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법에 관한 것이다.The present invention relates to a lead frame, a chip scale package using the same, and a method of manufacturing the same, which can achieve productivity improvement and cost reduction of a chip scale package using a ball grid array (BGA) technology and a plastic package technology.

본 발명의 목적은 칩스케일패키지의 생산성과 원가경쟁력을 갖도록 한 리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법을 제공하는데 있다.Disclosure of Invention An object of the present invention is to provide a lead frame, a chip scale package using the same, and a method of manufacturing the same, which have the productivity and cost competitiveness of the chip scale package.

이와 같은 목적을 달성하기 위한 본 발명에 의한 리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법은 회로기판에 비하여 저렴한 리드프레임을 이용하고 또한 상기 리드프레임의 내부리드의 랜드패턴에 BGA 타입의 솔더볼(solder)을 접합하며 생산성이 좋은 기존의 플라스틱 패키지 제조기술을 적용하여 칩스케일패키지의 원가절감과 생산성 향상을 이룩할 수 있다. 따라서, 본 발명은 칩스케일패키지의 제품 경쟁력을 강화할 수 있다.A lead frame, a chip scale package using the same, and a method of manufacturing the same according to the present invention for achieving the above object use a cheap lead frame compared to a circuit board, and a BGA type solder ball on a land pattern of an inner lead of the lead frame. The cost reduction and productivity improvement of chip scale package can be achieved by applying existing plastic package manufacturing technology with high productivity. Therefore, the present invention can enhance the product competitiveness of the chip scale package.

Description

리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법Lead frame, chip scale package using same and manufacturing method thereof

본 발명은 칩스케일패키지에 관한 것으로, 더욱 상세하게는 BGA(ball grid array) 기술과 플라스틱 패키지 기술을 이용하여 칩스케일패키지의 생산성 향상과 원가절감을 이룩할 수 있도록 한 리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법에 관한 것이다.The present invention relates to a chip scale package, and more particularly, a lead frame and a chip scale package using the same to improve productivity and cost reduction of a chip scale package using a ball grid array (BGA) technology and a plastic package technology. And to a method for producing the same.

일반적으로 널리 알려진 바와 같이, 전자기기와 정보기기의 메모리용량이 대용량화함에 따라 DRAM과 SRAM과 같은 반도체 메모리칩의 고집적화가 가속화하고 칩사이즈가 증대하고 있다. 그리고, 전자기기와 정보기기의 경량화 추세에 따라 반도체칩 패키지의 경박단소화 및 고신뢰성이 요구되고 있다.As is generally known, as the memory capacities of electronic devices and information devices are increased, high integration of semiconductor memory chips such as DRAM and SRAM is accelerating, and chip sizes are increasing. In addition, as the electronic devices and information devices become lighter in weight, thin and short and high reliability of semiconductor chip packages are required.

이에 따라, 반도체 제조회사들은 반도체칩의 크기에 해당하는 칩스케일 패키지를 개발하기 시작하였는데 이들은 자사 고유의 칩스케일 아이디어를 이용하여 구조 및 제조방법을 달리하고 있었다.As a result, semiconductor manufacturers have begun to develop chip-scale packages corresponding to the size of semiconductor chips. They have used their own chip-scale ideas to change the structure and manufacturing method.

즉, 초기의 개발단계에서는 칩스케일패키지의 크기를 축소하는데 주로 관심이 있었으므로 기존의 칩스케일패키지는 대부분 FCT(flexible circuit tape) 또는 PPCB(plastic print circuit board) 또는 CCB(ceramic circuit board)를 적용한 방법에 의해 제조되어 왔다.That is, in the early stage of development, the chip scale package was mainly concerned with reducing the size of the chip scale package. Therefore, the existing chip scale packages mostly adopt a flexible circuit tape (FCT), a plastic print circuit board (PPCB), or a ceramic circuit board (CCB). It has been produced by the method.

그러나, 이러한 방법들은 기존의 플라스틱 패키지의 제조공정과는 다르기 때문에 별도의 설비투자를 필요로 할 뿐만 아니라 생산성 또한 플라스틱 패키지의 제조방법에 비하여 상당히 낮을 수 밖에 없었고, 또한 리드프레임에 비하여 비싼 회로기판들을 이용하는 단점을 갖고 있었다. 이로 인해, 상기 방법들은 생산성과 원가경쟁력의 측면에서 불리한 단점을 갖고 있었다.However, since these methods are different from the conventional plastic package manufacturing process, they require additional equipment investment and productivity is significantly lower than the plastic package manufacturing method. Had a drawback to use. For this reason, the methods had disadvantages in terms of productivity and cost competitiveness.

이러한 점을 고려하여 최근에는 기존의 패키지 제조기술과 설비를 이용한 칩스케일패키지 제조방법이 제안되기도 하였으나, 이 방법은 외부리드가 봉지체의 측면 돌출하지 않고 하면에 노출된 논리드(non-leaded) 타입이라는 점을 갖고 있고, 칩스케일패키지의 크기를 줄이는데 한계를 갖고 있기 때문에 원가절감의 측면에서 불리하였다. 그래서, 현재까지는 인쇄회로기판을 사용하는 BGA(ball grid array)가 칩스케일패키지 시장의 주류를 이루고 있었다.In consideration of this, in recent years, a method of manufacturing a chip scale package using a conventional package manufacturing technique and equipment has been proposed. However, in this method, a non-leaded external lead is exposed to the lower surface without protruding from the side of the encapsulation body. It is disadvantageous in terms of cost reduction because it has a type and has a limit in reducing the size of a chip scale package. Thus, to date, ball grid arrays (BGAs) using printed circuit boards have been the mainstream of the chip scale package market.

따라서, 본 발명의 목적은 칩스케일패키지의 생산성과 원가경쟁력을 갖도록 한 리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a lead frame, a chip scale package using the same, and a method of manufacturing the same, which have the productivity and cost competitiveness of the chip scale package.

도 1은 본 발명에 의한 와이어본딩 상태의 리드프레임의 구조를 나타낸 평면도.1 is a plan view showing the structure of a lead frame in a wire bonding state according to the present invention.

도 2는 도 1의 A-A 선에 따른 칩스케일패키지의 구조를 나타낸 단면도.Figure 2 is a cross-sectional view showing the structure of the chip scale package along the line A-A of Figure 1;

도 3은 도 1의 A-A 선에 따른 칩스케일패키지의 변형 구조를 나타낸 단면도.3 is a cross-sectional view showing a modified structure of the chip scale package along the line A-A of FIG.

도 4는 본 발명에 의한 칩스케일패키지 제조방법에 적용된 몰딩공정용 하부다이의 구조를 나타낸 개략도.Figure 4 is a schematic diagram showing the structure of the lower die for the molding process applied to the chip scale package manufacturing method according to the present invention.

도 5는 본 발명에 의한 칩스케일패키지의 도전성 볼 접합전의 구조를 단면도.Figure 5 is a cross-sectional view of the structure before the conductive ball bonding of the chip scale package according to the present invention.

도 6은 본 발명에 의한 칩스케일패키지 제조방법을 나타낸 플로우차트.6 is a flowchart illustrating a method for manufacturing a chip scale package according to the present invention.

도면의주요부분에대한부호의설명Explanation of symbols on the main parts of the drawing

1: 반도체칩 3: 센터패드 5: 금속와이어 10: 리드프레임 11: 내부리드 12: 외부리드 13,14: 랜드패턴 15: 접착수지 20,30: 칩스케일패키지 21: 접착수단 23: 봉지체 24: 접착제 25: 도전성 볼 26: 홈부 40: 하부다이 41: 돌출부DESCRIPTION OF SYMBOLS 1 Semiconductor chip 3: Center pad 5: Metal wire 10: Lead frame 11: Internal lead 12: External lead 13, 14: Land pattern 15: Adhesive resin 20, 30: Chip scale package 21: Adhesive means 23: Encapsulation body 24 Glue 25 Conductive Balls 26 Grooves 40 Lower Die 41 Protrusions

이와 같은 목적을 달성하기 위한 본 발명에 의한 리드프레임은 LOC 타입의 리드프레임이고, 내부리드들의 랜드패턴들이 솔더볼들을 각각 접합하기 위한 원형, 타원형 사각형 등의 패턴으로 형성된 것을 특징으로 한다.The lead frame according to the present invention for achieving the above object is a lead frame of the LOC type, characterized in that the land patterns of the inner leads are formed in a pattern such as a circular, elliptical square for bonding the solder balls, respectively.

또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 칩스케일패키지는 센터패드들을 갖는 반도체칩이 절연성 접착수단에 의해 LOC 타입의 리드프레임의 내부리드들에 접착되고, 상기 센터패드들이 금속와이어에 의해 상기 내부리드들에 대응하여 전기적으로 연결되고, 상기 내부리드들의 랜드패턴들 이외의 상기 각부가 봉지체에 의해 봉지되고, 도전성 볼들이 상기 랜드패턴들에 접합된 것을 특징으로 한다.In addition, the chip scale package according to the present invention for achieving the above object is a semiconductor chip having a center pad is bonded to the inner lead of the lead frame of the LOC type by an insulating bonding means, the center pads by a metal wire The inner leads may be electrically connected to each other, the respective portions other than the land patterns of the inner leads may be sealed by an encapsulation member, and conductive balls may be bonded to the land patterns.

그리고, 이와 같은 목적을 달성하기 위한 본 발명에 의한 칩스케일패키지 제조방법은 내부리드들 각각의 소정영역에 일체로 형성된 랜드패턴들을 갖는 리드프레임을 센터패드들을 갖는 반도체칩에 다이어태치하고 상기 내부리드들과 상기 센터패드들을 대응하여 금속와이어에 의해 전기적으로 연결한 후 상기 랜드패턴들을 노출시키며 상기 각부를 봉지체에 의해 봉지하고 상기 노출된 랜드패턴들에 외부접속단자인 도전성 볼들을 접합하는 것을 특징으로 한다.In addition, the chip scale package manufacturing method according to the present invention for achieving the above object by attaching a lead frame having a land pattern integrally formed in a predetermined region of each of the inner lead to a semiconductor chip having a center pad and the inner lead And the center pads are electrically connected to each other by a metal wire to expose the land patterns, encapsulate the respective portions by an encapsulation member, and bond conductive balls, which are external connection terminals, to the exposed land patterns. It is done.

이하, 본 발명에 의한 리드프레임과 칩스케일패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a lead frame, a chip scale package, and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 의한 리드프레임과 반도체칩과의 와이어본딩 상태를 나타낸 평면도이다.1 is a plan view showing a wire bonding state between a lead frame and a semiconductor chip according to the present invention.

도 1에 도시된 바와 같이, 리드프레임(10)의 내부리드들(11)이 반도체칩(1)의 대응하는 센터패드들(3)을 기준으로 양측 방향으로 각각 배열되며 절연성 접착테이프 또는 접착제와 같은 접착수단(도시 안됨)에 의해 접착되어 있고, 내부리드들(11) 각각의 랜드패턴들(13),(14)이 칩스케일패키지용 외부접속단자인 솔더볼(도시 안됨)을 마운팅하기에 적합한 형태로 이루어져 있고, 센터패드들(3)이 금속와이어(5)에 의해 내부리드들(11)에 대응하여 전기적으로 연결되어 있다.As shown in FIG. 1, the inner leads 11 of the lead frame 10 are arranged in both directions with respect to the corresponding center pads 3 of the semiconductor chip 1, respectively, and have an insulating adhesive tape or adhesive. The land patterns 13 and 14 of each of the inner leads 11 are bonded by the same bonding means (not shown), and are suitable for mounting solder balls (not shown) which are external connection terminals for chip scale packages. The center pads 3 are electrically connected to the inner leads 11 by metal wires 5.

여기서, 대응하는 1쌍의 이웃한 내부리드들(11)의 랜드패턴들(13),(14)이 센터패드들(3)의 배열방향에 대하여 직각으로 배열되어 있다. 또한, 랜드패턴들(13),(14)이 내부리드들(11)의 다른 영역의 폭보다 넓은 직경을 갖는 원형패턴으로 이루어져 있지만, 원형 이외에 타원형 또는 사각형 등의 다양한 형태로 이루어져도 무방하다.Here, the land patterns 13 and 14 of the pair of neighboring inner leads 11 are arranged at right angles with respect to the arrangement direction of the center pads 3. In addition, although the land patterns 13 and 14 are formed in a circular pattern having a diameter wider than the width of other regions of the inner leads 11, the land patterns 13 and 14 may be formed in various shapes such as oval or square in addition to the circular shape.

한편, 내부리드들(11)이 상기 접착수단에 의해 반도체칩(1)에 접착되지 않는 대신에 리드프레임(10)의 레일부만이 접착수지(15)에 의해 반도체칩(1)에 접착되어 도 무방하다.Meanwhile, instead of the inner leads 11 being bonded to the semiconductor chip 1 by the bonding means, only the rail portion of the lead frame 10 is bonded to the semiconductor chip 1 by the adhesive resin 15. It's okay.

이와 같이 구성된 리드프레임을 칩스케일패키지 제조에 적용하는 경우, 리드프레임 자체의 가격이 인쇄회로기판에 비하여 저렴하고, 또한 기존의 플라스틱패키지 제조공정이 이용되므로 칩스케일패키지의 원가절감과 생산성 향상이 가능하다. 또한, 대응하는 1쌍의 랜드패턴들이 센터패드들의 배열방향에 대해 직각으로 배열되도록 내부리드들의 일부영역이 휘어져 있으므로 칩스케일패키지의 사이즈가 축소될 수 있다.When the lead frame configured as described above is applied to the manufacture of the chip scale package, the cost of the lead frame itself is lower than that of the printed circuit board, and the existing plastic package manufacturing process is used, thereby reducing the cost and productivity of the chip scale package. Do. In addition, since the partial regions of the inner leads are bent such that the corresponding pair of land patterns are arranged at right angles to the arrangement direction of the center pads, the size of the chip scale package may be reduced.

도 2는 도 1의 A-A 선에 따른 칩스케일패키지의 구조를 나타낸 단면도이다.FIG. 2 is a cross-sectional view illustrating a structure of a chip scale package taken along a line A-A of FIG. 1.

도 2에 도시된 바와 같이, 칩스케일패키지(20)는 도 1의 리드프레임(10)의 내부리드들(11)이 반도체칩(1)의 센터패드들(3)을 중심으로 양측 방향으로 배치되어 있음과 아울러 절연성 접착수단(21)에 의해 센터패드들(3)이 형성된 면에 접착되어 있다. 센터패드들(3)이 도전성 금속와이어(5)에 의해 내부리드들(11)에 각각 대응하여 전기적으로 연결되어 있고, 봉지체(23)가 내부리드들(11)의 랜드패턴들(13),(14)을 제외한 상기 각 부를 봉지하고 있고, 외부접속단자인 도전성 볼(25)이 접착제(24)에 의해 랜드패턴들(13),(14)에 접합된 구조로 이루어져 있다.As shown in FIG. 2, in the chip scale package 20, the inner leads 11 of the lead frame 10 of FIG. 1 are disposed in both directions about the center pads 3 of the semiconductor chip 1. In addition, it is adhered to the surface on which the center pads 3 are formed by the insulating adhesive means 21. The center pads 3 are electrically connected to the inner leads 11 by the conductive metal wires 5, respectively, and the encapsulation body 23 is the land patterns 13 of the inner leads 11. Each part except for (14) is encapsulated, and the conductive ball (25), which is an external connection terminal, is bonded to the land patterns (13) and (14) by an adhesive (24).

이와 같이 구성되는 칩스케일패키지는 리드프레임의 사용에 따른 원가절감과 기존의 플라스틱패키지 제조공정을 사용함에 따른 생산성 향상을 이룩할 수 있다.The chip scale package configured as described above can achieve cost reduction according to the use of the lead frame and productivity improvement using the conventional plastic package manufacturing process.

도 3은 도 1의 A-A 선에 따른 칩스케일패키지의 변형 구조를 나타낸 단면도이다.3 is a cross-sectional view illustrating a modified structure of the chip scale package along the line A-A of FIG.

도 3에 도시된 바와 같이, 칩스케일패키지(30)는 반도체칩(1)의 센터패드들(3)이 형성된 면에 반대되는 면이 봉지체(23)에 의해 봉지되지 않고 노출된 것을 제외하면 도 2의 구조와 동일한 구조로 이루어져 있다. 이에 대한 상세한 설명을 생략하기로 한다.As shown in FIG. 3, the chip scale package 30 has a surface opposite to the surface on which the center pads 3 of the semiconductor chip 1 are formed, except that the chip 23 is exposed without being encapsulated by the encapsulation body 23. It consists of the same structure as the structure of FIG. Detailed description thereof will be omitted.

이하, 본 발명에 의한 칩스케일패키지의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 설명의 편의상 도 2의 칩스케일패키지를 기준으로 설명하기로 한다.Hereinafter, a method of manufacturing a chip scale package according to the present invention will be described in detail with reference to the accompanying drawings. For convenience of description, the chip scale package of FIG. 2 will be described as a reference.

도 4는 본 발명에 의한 칩스케일패키지 제조방법에 적용된 몰딩공정용 하부다이의 구조를 나타낸 개략도이고, 도 5는 본 발명에 의한 칩스케일패키지의 도전성 볼 접합전의 구조를 단면도이고, 도 6은 본 발명에 의한 칩스케일패키지 제조방법을 나타낸 플로우차트이다.Figure 4 is a schematic diagram showing the structure of the lower die for the molding process applied to the chip scale package manufacturing method according to the present invention, Figure 5 is a cross-sectional view of the structure before the conductive ball bonding of the chip scale package according to the present invention, Figure 6 It is a flowchart which shows the chip scale package manufacturing method by this invention.

도 5에 도시된 바와 같이, 단계(S1)에서는 먼저, 스탬핑(stamping) 또는 에칭(etching) 공정을 이용하여 도 1의 리드프레임(10)을 제조하여 놓는다.As shown in FIG. 5, in step S1, the lead frame 10 of FIG. 1 is manufactured by using a stamping or etching process.

단계(S2)에서는 다이어태치공정을 이용하여 리드프레임(10)을 반도체칩(1)에 다이어태치한다. 즉, 리드프레임(10)의 내부리드들(11)이 절연성 접착수단(21), 예를 들어 접착테이프 또는 접착수지에 의해 센터패드들(3)이 형성된 반도체칩(1)의 면 위에 접착된다.In step S2, the lead frame 10 is die-attached to the semiconductor chip 1 using a die attach process. That is, the inner leads 11 of the lead frame 10 are adhered to the surface of the semiconductor chip 1 on which the center pads 3 are formed by insulating adhesive means 21, for example, adhesive tape or adhesive resin. .

단계(S3)에서는 와이어본딩공정을 이용하여 센터패드들(3)과 내부리드들(11)을 대응하여 도전성 금속와이어(5), 예를 들어 금(Au) 와이어에 의해 전기적으로 연결한다.In step S3, the center pads 3 and the inner leads 11 are electrically connected to each other by a conductive metal wire 5, for example, a gold wire, by using a wire bonding process.

단계(S4)에서는 접착제(24), 예를 들어 솔더 페이스트를 이용하여 상기 내부리드들(11)의 랜드패턴들(13),(14)에 대응하여 돌출부들(41)을 접착한다. 따라서, 랜드패턴들(13),(14)이 커버된다.In step S4, the protrusions 41 are adhered to the land patterns 13 and 14 of the inner leads 11 using an adhesive 24, for example, solder paste. Thus, the land patterns 13 and 14 are covered.

여기서, 하부다이(40)는 리드프레임(10)의 재질과 동일한 금속재질로 이루어지거나 리드프레임(10)의 열팽창계수가 유사한 금속재질로 이루어진 것이다. 또한, 돌출부(41)는 상기 솔더 페이스트와의 접착력 강화를 위해 표면처리되어 있다.Here, the lower die 40 is made of the same metal material as that of the lead frame 10 or made of a metal material having a similar thermal expansion coefficient of the lead frame 10. In addition, the protrusion 41 is surface-treated to enhance adhesion with the solder paste.

한편, 상기 솔더 페이스트는 몰딩공정에서 몰딩온도에 전혀 변화하지 않을 뿐 아니라 몰딩공정의 완료 후에 리드프레임(10)과 하부다이(40)의 분리시 봉지체(23)에 손상을 미치지 않도록 소정의 온도, 예를 들어 200℃의 용융점(melting point)을 갖는 것이 바람직하다. 또한, 상기 솔더 페이스트가 상기 몰딩공정을 진행 중에 몰딩다이(도시 안됨)의 구간별 온도편차에 따른 유동을 방지하도록 185℃ 이상의 용융점을 갖는 것이 더욱 바람직하다.On the other hand, the solder paste does not change at all in the molding temperature in the molding process and at a predetermined temperature so as not to damage the encapsulation body 23 when the lead frame 10 and the lower die 40 are separated after the molding process is completed. For example, it is preferable to have a melting point of 200 ° C. In addition, it is more preferable that the solder paste has a melting point of 185 ° C. or more to prevent flow due to temperature deviation of each section of a molding die (not shown) during the molding process.

단계(S5)에서는 상기 접착된 하부다이(40)를 몰딩다이(도시 안됨)에 로딩하고 나서 트랜스퍼 몰딩공정을 실시한다. 이때, 접착제(24)와 돌출부(41)는 봉지체(23), 예를 들어 에폭시계 수지의 봉지체가 랜드패턴들(13),(14)의 표면을 봉지하지 못하도록 하므로 랜드패턴들(13),(14)을 제외하고 반도체칩(1)과 리드프레임(10)의 내부리드들(11) 및 금속와이어(5)가 봉지체(23)에 의해 봉지된다.In step S5, the bonded lower die 40 is loaded on a molding die (not shown), and then a transfer molding process is performed. At this time, the adhesive 24 and the protrusion 41 prevent the encapsulation member 23, for example, an encapsulation member of the epoxy resin from encapsulating the surfaces of the land patterns 13 and 14. Except for, 14, the semiconductor chip 1, the inner leads 11 of the lead frame 10, and the metal wires 5 are encapsulated by the encapsulation body 23.

단계(S6)에서는 상기 몰딩공정을 완료하고 나면, 상기 몰딩다이를 소정의 온도로 가열하여 리드프레임(10)을 하부다이(40)로부터 분리한다. 따라서, 도 5에 도시된 바와 같이, 돌출부(41)에 해당하는 봉지체(23)의 홈부(26)가 형성되므로 랜드패턴들(13),(14)이 노출된다. 또한, 외부리드들(12)과 상기 레일부가 봉지체(23)의 외측면으로 돌출한다.In step S6, after the molding process is completed, the molding die is heated to a predetermined temperature to separate the lead frame 10 from the lower die 40. Thus, as shown in FIG. 5, since the groove part 26 of the encapsulation body 23 corresponding to the protrusion part 41 is formed, the land patterns 13 and 14 are exposed. In addition, the outer leads 12 and the rail portion protrude to the outer surface of the encapsulation body 23.

단계(S7)에서는 상기 노출된 랜드패턴들(13),(14)에 도전성 볼들(25), 예를 들어 솔더볼들을 대응하여 마운팅하고 나서 소정의 온도에서 리플로우시켜 랜드패턴들(13),(14)에 도전성 볼들(25)을 접합한다.In step S7, the conductive lands 25, for example, solder balls 25 are correspondingly mounted on the exposed land patterns 13 and 14, and then reflowed at a predetermined temperature to form the land patterns 13, ( The conductive balls 25 are bonded to the 14.

단계(S8)에서는 마지막으로 외부리드들(22)과 상기 레일부를 절단, 제거하여 도 2의 칩스케일패키지(20)를 완성한다. 따라서, 본 발명은 리드프레임을 이용하고 기존의 플라스틱 패키지공정을 이용하여 칩스케일패키지의 원가절감과 생산성 향상을 이룩할 수 있다.In step S8, the chip scale package 20 of FIG. 2 is completed by cutting and removing the outer leads 22 and the rail part. Therefore, the present invention can achieve cost reduction and productivity improvement of the chip scale package using the lead frame and the existing plastic package process.

한편, 반도체칩(1)의 센터패드들(3)이 형성된 면에 반대되는 면이 노출되도록 몰딩공정이 진행되는 경우, 도 3의 칩스케일패키지(30)도 제조 가능하다.Meanwhile, when the molding process is performed such that the surface opposite to the surface on which the center pads 3 of the semiconductor chip 1 are formed is exposed, the chip scale package 30 of FIG. 3 may also be manufactured.

이상에서 살펴본 바와 같이, 본 발명에 의한 리드프레임과 이를 이용한 칩스케일패키지 및 그 제조방법은 회로기판에 비하여 저렴한 리드프레임을 이용하고 또한 상기 리드프레임의 내부리드의 랜드패턴에 BGA 타입의 솔더볼을 마운팅하며 생산성이 좋은 기존의 플라스틱 패키지 제조기술을 적용하여 칩스케일패키지의 원가절감과 생산성 향상을 이룩할 수 있다. 따라서, 본 발명은 칩스케일패키지의 제품 경쟁력을 강화할 수 있다.As described above, the lead frame according to the present invention, a chip scale package using the same, and a method of manufacturing the same use a lead frame which is cheaper than a circuit board, and mount a BGA type solder ball on the land pattern of the inner lead of the lead frame. In addition, cost reduction and productivity improvement of chip scale packages can be achieved by applying existing high-productivity plastic package manufacturing technology. Therefore, the present invention can enhance the product competitiveness of the chip scale package.

Claims

LOC 타입 리드프레임에 있어서,In LOC type leadframes,

내부리드들과; 그리고Internal leads; And

상기 내부리드들의 소정 영역에 일체로 형성되어 칩스케일패키지용 외부접속단자인 도전성 볼들을 각각 접합하기 위한 영역을 확보하는 랜드패턴들을 포함하는 하는 리드프레임.And land patterns formed integrally with predetermined regions of the inner leads to secure regions for joining conductive balls, which are external connection terminals for a chip scale package, respectively.

제 1 항에 있어서, 상기 랜드패턴들중 서로 대응하는 1쌍의 랜드패턴들이 반도체칩의 센터패드들의 배열방향에 직각으로 배열되는 것을 특징으로 하는 리드프레임.The lead frame according to claim 1, wherein the pair of land patterns corresponding to each other of the land patterns are arranged at right angles to the arrangement direction of the center pads of the semiconductor chip.

제 2 항에 있어서, 상기 1쌍의 랜드패턴들이 상기 센터패드들의 배열방향에 직각으로 배열되도록 상기 내부리드들의 소정영역이 휘어져 있는 것을 특징으로 하는 리드프레임.The lead frame according to claim 2, wherein the predetermined regions of the inner leads are bent such that the pair of land patterns are arranged at right angles to the arrangement direction of the center pads.

제 1 항 또는 제 2 항에 있어서, 상기 랜드패턴들이 원형, 타원형, 사각형의 패턴들 중 어느 하나로 이루어지는 것을 특징으로 하는 리드프레임.The lead frame according to claim 1 or 2, wherein the land patterns are one of circular, elliptical, and square patterns.

일면에 센터패드들이 형성된 반도체칩과;A semiconductor chip having center pads formed on one surface thereof;

상기 반도체칩에 절연성 접착수단에 의해 다이어태치되며 내부리드들의 소정 영역에 랜드패턴들이 각각 형성된 LOC 타입 리드프레임과;A LOC type lead frame which is die-attached to the semiconductor chip by insulating bonding means and has land patterns formed in predetermined regions of the inner leads, respectively;

상기 센터패드들과 상기 내부리드들을 대응하여 전기적으로 연결하는 금속와이어와;A metal wire correspondingly electrically connecting the center pads to the inner leads;

상기 랜드패턴들을 노출시킴과 아울러 상기 각부들을 봉지하는 봉지체와;An encapsulation body exposing the land patterns and encapsulating the respective parts;

상기 노출된 랜드패턴들에 각각 접합되어 외부접속단자의 역할을 수행하는 도전성 볼들을 포함하는 칩스케일패키지.Chip scale package including conductive balls are bonded to the exposed land patterns, respectively, and serve as external connection terminals.

제 5 항에 있어서, 상기 센터패드들이 형성된 면에 반대되는 상기 반도체칩의 면이 상기 봉지체에 의해 봉지되지 않고 노출되는 것을 특징으로 하는 칩스케일패키지.The chip scale package of claim 5, wherein a surface of the semiconductor chip opposite to a surface on which the center pads are formed is exposed without being encapsulated by the encapsulation member.

제 5 항 또는 제 6 항에 있어서, 상기 랜드패턴들중 서로 대응하는 1쌍의 랜드패턴들이 반도체칩의 센터패드들의 배열방향에 직각으로 배열되는 것을 특징으로 하는 리드프레임.The lead frame according to claim 5 or 6, wherein the pair of land patterns corresponding to each other of the land patterns are arranged at right angles to the arrangement direction of the center pads of the semiconductor chip.

제 7 항에 있어서, 상기 1쌍의 랜드패턴들이 상기 센터패드들의 배열방향에 직각으로 배열되도록 상기 내부리드들의 소정영역이 휘어져 있는 것을 특징으로 하는 리드프레임.The lead frame according to claim 7, wherein the predetermined regions of the inner leads are bent such that the pair of land patterns are arranged at right angles to the arrangement direction of the center pads.

제 5 항 또는 제 6 항에 있어서, 상기 랜드패턴들이 원형, 타원형, 사각형의 패턴들 중 어느 하나로 이루어지는 것을 특징으로 하는 리드프레임.The lead frame according to claim 5 or 6, wherein the land patterns are formed of any one of circular, elliptical, and square patterns.

제 5 항 또는 제 6 항에 있어서, 상기 도전성 볼이 솔더금속으로 이루어진 솔더볼인 것을 특징으로 하는 칩스케일패키지.The chip scale package according to claim 5 or 6, wherein the conductive balls are solder balls made of a solder metal.

제 5 항 또는 제 6 항에 있어서, 상기 접착수단이 접착테이프 또는 접착수지 중 어느 하나인 것을 특징으로 하는 칩스케일패키지.7. The chip scale package according to claim 5 or 6, wherein the adhesive means is any one of an adhesive tape and an adhesive resin.

내부리드들의 소정 영역에 랜드패턴들이 각각 형성된 LOC 타입 리드프레임을 준비하는 단계와;Preparing an LOC type lead frame having land patterns formed on predetermined regions of the inner leads;

일면에 센터패드들이 형성된 반도체칩을 절연성 접착수단에 의해 상기 LOC 타입 리드프레임에 다이어태치하는 단계와;Die attaching a semiconductor chip having center pads formed on one surface to the LOC type lead frame by insulating adhesive means;

상기 센터패드들에 도전성 금속와이어에 의해 상기 내부리드들을 대응하여 와이어본딩하는 단계와;Correspondingly bonding the inner leads to the center pads by conductive metal wires;

상기 와이어본딩된 내부리드들의 상기 랜드패턴들을 노출시키며 상기 각부를 봉지체에 의해 봉지하는 단계와;Exposing the land patterns of the wire bonded inner leads and encapsulating the respective parts by an encapsulation member;

상기 노출된 랜드패턴들에 외부접속단자인 도전성 볼들을 접합하는 단계를 포함하는 칩스케일패키지 제조방법.And bonding conductive balls, which are external connection terminals, to the exposed land patterns.

제 12 항에 있어서, 상기 랜드패턴들과 아울러 상기 반도체칩의 센터패드들이 형성된 면에 반대되는 면을 상기 봉지체에 의해 봉지하지 않고 노출시키는 것을 특징으로 하는 칩스케일패키지 제조방법.The method of claim 12, wherein the land pattern and the surface opposite to the surface on which the center pads of the semiconductor chip are formed are exposed without being encapsulated by the encapsulation member.

제 12 항에 있어서, 상기 봉지체에 의해 봉지하는 단계는 상기 와이어본딩된 내부리드들의 랜드패턴들을 소정의 접착제에 의해 하부다이의 돌출부에 대응하여 접착시키는 단계와;13. The method of claim 12, wherein the encapsulation by the encapsulation member comprises: adhering land patterns of the wire-bonded inner leads to a protrusion of a lower die with a predetermined adhesive;

상기 접착된 하부다이를 몰딩다이에 로딩하고 나서 상기 봉지체에 의해 상기 리드프레임과 반도체칩 및 금속와이어를 봉지하는 단계와;Loading the bonded lower die into a molding die and then encapsulating the lead frame, the semiconductor chip, and the metal wire with the encapsulation member;

상기 하부다이로부터 상기 리드프레임을 분리하여 상기 랜드패턴들을 노출시키는 단계를 포함하는 것을 특징으로 하는 칩스케일패키지 제조방법.And separating the lead frame from the lower die to expose the land patterns.

제 14 항에 있어서, 상기 소정의 접착제로서 솔더 페이스트를 사용하는 것을 특징으로 하는 칩스케일패키지 제조방법.15. The method of claim 14, wherein solder paste is used as the predetermined adhesive.

제 15 항에 있어서, 상기 봉지체에 의한 봉지를 할 때 상기 솔더 페이스트가 유동 방지를 위해 185℃ 이상의 융점을 갖는 것을 특징으로 하는 칩스케일패키지 제조방법.16. The method of claim 15, wherein the solder paste has a melting point of 185 ° C or higher to prevent flow when encapsulating the encapsulation member.

제 15 항에 있어서, 상기 봉지체에 의한 봉지를 완료한 후 상기 솔더 페이스트를 제거할 때 상기 솔더 페이스트가 상기 봉지체의 손상을 주지 않도록 185℃ 이상의 융점을 갖는 것을 특징으로 하는 칩스케일패키지 제조방법.16. The method of claim 15, wherein the solder paste has a melting point of 185 ° C or higher so as not to damage the encapsulation when the solder paste is removed after the encapsulation is completed. .

제 14 항에 있어서, 상기 하부다이의 돌출부를 상기 솔더 페이스트와의 접착력 강화를 위해 소정의 재질로 표면처리하는 것을 특징으로 하는 칩스케일패키지 제조방법.15. The method of claim 14, wherein the protruding portion of the lower die is surface treated with a predetermined material to enhance adhesion to the solder paste.

제 12 항에 있어서, 상기 도전성 볼이 솔더 볼인 것을 특징으로 하는 칩스케일패키지 제조방법.The method of claim 12, wherein the conductive ball is a solder ball.