KR19980076958A - Message transfer device in voice recognition system - Google Patents

Abstract

본 발명은 음성인식 시스템에 관한 것으로, 음성인식 시스템 내에 설치된 CPU와 디지탈 신호 처리기(DSP) 사이에 메세지를 주고받으면서 음성인식을 행하는 경우 해당 CPU와 디지탈 신호 처리기 사이에 송수신되는 메세지를 효율적으로 전달하도록 하는 음성인식 시스템에서의 메세지 전달장치에 관한 것이다.The present invention relates to a voice recognition system, and when voice recognition is performed while exchanging a message between a CPU installed in a voice recognition system and a digital signal processor (DSP), to efficiently transmit and receive a message between the CPU and the digital signal processor. The present invention relates to a message delivery device in a voice recognition system.

종래 음성인식 시스템의 메세지 전달장치에서는 CPU와 다수의 디지탈 신호 처리기가 메세지를 주고받을 수는 있으나, 음성인식시에는 CPU와 디지탈 신호 처리기 사이에 순차적으로 다량의 메세지가 발생되는데 메모리의 일부 저장영역을 이용하여 메세지를 전달하기 때문에 순간적인 다량의 메세지 송수신에 기인한 병목현상이 발생되어 음성인식 처리의 속도가 저하되는 문제점이 있다.In the message delivery device of the conventional voice recognition system, although the CPU and a plurality of digital signal processors can exchange messages, a large amount of messages are sequentially generated between the CPU and the digital signal processor. Since the message is transmitted by using a message, a bottleneck occurs due to the instantaneous transmission and reception of a large amount of messages, and the speed of the voice recognition process is reduced.

본 발명은 음성인식 시스템 내에 설치된 CPU와 다수의 디지탈 신호 처리기 사이에 메세지를 주고받으면서 음성인식을 행하는 경우 해당 CPU와 디지탈 신호 처리기 사이에 송수신되는 메세지를 고속으로 전달하므로 음성인식 처리의 속도를 향상시키게 되어 음성인식 시스템의 성능을 개선하게 된다.The present invention improves the speed of the voice recognition process by transferring the messages transmitted and received between the CPU and the digital signal processor at high speed when voice recognition is performed while exchanging messages between a CPU installed in the voice recognition system and a plurality of digital signal processors. This improves the performance of the voice recognition system.

Description

음성인식 시스템에서의 메세지 전달장치Message transfer device in voice recognition system

본 발명은 음성인식 시스템에 관한 것으로, 특히 음성인식 시스템 내에 설치된 CPU와 디지탈 신호 처리기(DSP) 사이에 메세지를 주고받으면서 음성인식을 행하는 경우 해당 CPU와 디지탈 신호 처리기 사이에 송수신되는 메세지를 효율적으로 전달하도록 하는 음성인식 시스템에서의 메세지 전달장치에 관한 것이다.The present invention relates to a voice recognition system. In particular, when voice recognition is performed while exchanging a message between a CPU installed in a voice recognition system and a digital signal processor (DSP), a message transmitted and received between the CPU and the digital signal processor can be efficiently transferred. The present invention relates to a message delivery device in a voice recognition system.

일반적으로 음성인식 시스템에서는 음성인식을 행하는 경우 CPU와 디지탈 신호 처리기 사이에 메세지를 주고 받음으로써 음성인식 처리를 행한다.In general, in the speech recognition system, the speech recognition process is performed by exchanging messages between the CPU and the digital signal processor.

종래의 음성인식 시스템에서는 음성인식 처리를 행하기 위해서 CPU와 디지탈 신호 처리기 사이에 메세지를 전달하는 경우 도1에 도시된 방식으로 메세지를 전달한다. 즉, CPU(10)와 다수의 디지탈 신호 처리기(20a∼20n)는 메모리(ME)를 통하여 메세지를 주고받는데, 메모리(ME)의 저장영역을 CPU(10)와 디지탈 신호 처리기(20a∼20n)에 배분하여 해당 저장영역을 시분할하여 사용함으로써 CPU(10)와 디지탈 신호 처리기(20a∼20n)가 저장영역에 대하여 메세지를 기록, 독출하여 상호 메세지를 주고받는다. 또한, 메세지를 주고받는 CPU(10)와 디지탈 신호 처리기(20a∼20n)는 각기 고유번호를 이용하여 메세지의 송수신 여부를 확인한다.In the conventional voice recognition system, when a message is transferred between the CPU and the digital signal processor in order to perform voice recognition processing, the message is transmitted in the manner shown in FIG. That is, the CPU 10 and the plurality of digital signal processors 20a to 20n exchange messages through the memory ME. The storage area of the memory ME is assigned to the CPU 10 and the digital signal processors 20a to 20n. By using the storage area by time-division, the CPU 10 and the digital signal processors 20a to 20n record and read messages in the storage area to exchange messages with each other. In addition, the CPU 10 and the digital signal processors 20a to 20n that send and receive the messages check whether the messages are sent or received using the unique numbers.

이를 좀더 구체적으로 설명하면, CPU(10)와 디지탈 신호 처리기(20a∼20n)가 메모리(ME)를 통해 메세지를 송수신하는 경우, 프레임 동기 클럭을 기준점으로 잡아 메세지를 주고받을 수 있는 메모리(ME)의 저장영역을 외부에서 지정하여 줌으로써 메모리(ME)의 할당된 저장영역에 대해서만 메세지를 기록, 독출하여 메세지를 주고받는다.In more detail, when the CPU 10 and the digital signal processors 20a to 20n transmit and receive a message through the memory ME, the memory ME may exchange a message by setting the frame synchronization clock as a reference point. By designating the storage area of the device externally, the message is recorded and read only for the allocated storage area of the memory (ME) to exchange messages.

이상과 같은 종래의 메세지 전달장치를 사용하는 경우 CPU(10)와 다수의 디지탈 신호 처리기(20a∼20n)가 메세지를 주고받을 수는 있으나, 음성인식시에는 CPU(10)와 디지탈 신호 처리기(20a∼20n) 사이에 순차적으로 다량의 메세지가 발생되는데 메모리(ME)의 일부 저장영역을 이용하여 메세지를 전달하기 때문에 순간적인 다량의 메세지 송수신에 기인한 병목현상이 발생되어 음성인식 처리의 속도가 저하되는 문제점이 있다.In the case of using the conventional message transfer device as described above, the CPU 10 and the plurality of digital signal processors 20a to 20n can exchange messages, but the voice recognition CPU 10 and the digital signal processor 20a A large amount of messages are generated sequentially between ~ 20n), and because the message is delivered using some storage area of the memory (ME), bottlenecks are caused by instantaneous sending and receiving of a large amount of messages, and the speed of voice recognition processing is reduced. There is a problem.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 음성인식 시스템 내에 설치된 CPU와 다수의 디지탈 신호 처리기 사이에 메세지를 주고받으면서 음성인식을 행하는 경우 해당 CPU와 디지탈 신호 처리기 사이에 송수신되는 메세지를 고속으로 전달함으로써 음성인식 처리의 속도를 향상시키도록 하는 음성인식 시스템에서의 메세지 전달장치를 제공함에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and when a voice recognition is performed while exchanging a message between a CPU installed in a voice recognition system and a plurality of digital signal processors, a message transmitted and received between the CPU and the digital signal processor. It is an object of the present invention to provide a message delivery device in a voice recognition system that improves the speed of voice recognition processing by delivering a high speed.

이와 같은 목적을 달성하기 위한 본 발명의 특징은, 음성인식 시스템이 음성인식을 행하는 경우 내부에 설치된 CPU와 다수의 디지탈 신호 처리기 사이에 송수신되는 메세지를 메모리를 통해 전달하는 음성인식 시스템에서의 메세지 전달장치에 있어서, 상기 CPU와 디지탈 신호 처리기에 대하여 메모리를 억세스할 수 있도록 중재하는 메모리 관리부를 구비하되; 상기 메모리 관리부는 CPU와 디지탈 신호 처리기의 각각에 접속되어, 메세지 송신측으로부터 인가되는 상태비트를 기록하여 상기 메모리의 사용 여부를 메세지 송신중이 아닌 다른 CPU와 디지탈 신호 처리기가 확인할 수 있게 하는 상태 레지스터와, 인가받은 스위칭 제어신호에 따라 상기 메모리를 CPU와 디지탈 신호 처리기에 선택적으로 연결하여 상기 CPU와 디지탈 신호 처리기가 메모리를 억세스하여 메세지를 기록, 독출하게 하는 메모리 정합부와, 상기 CPU와 디지탈 신호 처리기의 각각에 접속되어, CPU와 디지탈 신호 처리기로부터 메세지 전송을 알리기 위한 인터럽트 신호가 인가되면 해당 인터럽트 신호를 판독하여 메세지 송신측과 메세지 수신측을 확인하여 메세지 수신측으로 인터럽트 신호를 출력하여 메세지 전송을 알려주고, 상기 메모리 정합부측에 스위칭 제어신호를 출력하는 인터럽트 발생부와, 상기 CPU와 디지탈 신호 처리기의 각각에 접속되어, 메세지 수신측이 메세지의 수신완료를 통보하면 상기 상태 레지스터에 기록되어 있는 메세지 송신측의 상태비트를 리세트 시키는 인터럽트 처리부를 포함하는데 있다.In order to achieve the above object, a feature of the present invention is that a voice recognition system transmits a message transmitted and received between a CPU installed therein and a plurality of digital signal processors through a memory when the voice recognition system performs voice recognition. An apparatus, comprising: a memory management unit for arbitrating memory access to the CPU and the digital signal processor; The memory management unit is connected to each of the CPU and the digital signal processor, and records a status bit applied from the message sending side so that the CPU and the digital signal processor can confirm whether or not the memory is being used by the other CPU and the digital signal processor. And a memory matching unit for selectively connecting the memory to the CPU and the digital signal processor in accordance with an applied switching control signal to allow the CPU and the digital signal processor to access the memory to record and read messages, and the CPU and the digital signal. Connected to each of the processors, when an interrupt signal is applied from the CPU and the digital signal processor to inform the message transmission, the corresponding interrupt signal is read, the message sender and the message receiver are checked, and the interrupt signal is output to the message receiver to send the message. Tell me the memory information An interrupt generation section for outputting a switching control signal to the summation side, and a status bit of the message sending side recorded in the status register when the message receiving side notifies completion of the message, connected to each of the CPU and the digital signal processor. It includes an interrupt processing unit for resetting.

이와 같은 본 발명에 의하면, 음성인식 시스템 내에 설치된 CPU와 다수의 디지탈 신호 처리기 사이에 메세지를 주고받으면서 음성인식을 행하는 경우 해당 CPU와 디지탈 신호 처리기 사이에 송수신되는 메세지를 고속으로 전달하므로 음성인식 처리의 속도를 향상시키게 되어 음성인식 시스템의 성능을 개선하게 된다.According to the present invention, when voice recognition is performed while exchanging a message between a CPU installed in a voice recognition system and a plurality of digital signal processors, a message transmitted and received between the CPU and the digital signal processor is transmitted at a high speed. Speed up will improve the performance of the voice recognition system.

도1은 종래 음성인식 시스템의 메세지 전달장치 구성도.1 is a block diagram of a message delivery device of a conventional voice recognition system.

도2는 본 발명에 따른 음성인식 시스템의 메세지 전달장치 구성도.Figure 2 is a block diagram of a message delivery device of the voice recognition system according to the present invention.

도3은 도2에 도시된 메모리 관리부의 구성도.FIG. 3 is a configuration diagram of the memory management unit shown in FIG.

도4는 도3에 도시된 상태 레지스터의 운용을 설명하기 위한 도.4 is a view for explaining the operation of the status register shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30 : CPU 40a∼40n : 디지탈 신호 처리기30: CPU 40a-40n: digital signal processor

50 : 메모리 관리부 51 : 상태 레지스터50: memory manager 51: status register

52 : 인터럽트 발생부 53 : 인터럽트 처리부52: interrupt generator 53: interrupt processor

54 : 메모리 정합부 60 : 메모리54: memory matching unit 60: memory

본 발명에 따른 음성인식 시스템의 메세지 전달장치는 도2에 도시된 바와 같이 CPU(30)와 다수의 디지탈 신호 처리기(40a∼40n)가 메모리 관리부(50)를 통해 메모리(60)에 대하여 메세지를 기록, 독출함으로써 메모리(60)를 매개로하여 메세지를 주고받도록 구성된다. 메모리 관리부(50)는 CPU(30)와 다수의 디지탈 신호 처리기(40a∼40n)에 대하여 메모리(60)를 억세스할 수 있도록 중재하는 기능을 수행하는데, 도3에 도시된 바와 같이 상태 레지스터(51), 인터럽트 발생부(52), 인터럽트 처리부(53) 및 메모리 정합부(54)를 구비하여 이루어 진다.In the message delivery device of the voice recognition system according to the present invention, as shown in FIG. 2, the CPU 30 and the plurality of digital signal processors 40a to 40n transmit a message to the memory 60 through the memory manager 50. It is configured to send and receive messages via the memory 60 by reading and writing. The memory manager 50 arbitrates the CPU 30 and the plurality of digital signal processors 40a to 40n so that the memory 60 can be accessed. As shown in FIG. ), An interrupt generator 52, an interrupt processor 53, and a memory matcher 54.

메모리 관리부(50)에 있어서, 상태 레지스터(51)는 CPU(30)와 다수의 디지탈 신호 처리기(40a∼40n)의 각각에 접속되어, 메세지 송신측으로부터 인가되는 상태비트를 기록하여 메모리(60)의 사용 여부를 메세지 송신중이 아닌 다른 CPU(30)와 디지탈 신호 처리기(40a∼40n)가 확인할 수 있게 한다. 또한, 인터럽트 발생부(52)는 CPU(30)와 다수의 디지탈 신호 처리기(40a∼40n)의 각각에 접속되어, CPU(30)와 디지탈 신호 처리기(40a∼40n)로부터 메세지 전송을 알리기 위한 인터럽트 신호가 인가되면 해당 인터럽트 신호를 판독하여 메세지 송신측과 메세지 수신측을 확인하여 메세지 수신측으로 인터럽트 신호를 출력하여 메세지 전송을 알려주고, 메모리 정합부(54)측에 스위칭 제어신호를 출력한다. 그리고, 인터럽트 처리부(53)는 CPU(30)와 다수의 디지탈 신호 처리기(40a∼40n)의 각각에 접속되어, 메세지 수신측이 메세지의 수신완료를 통보하면 상태 레지스터(51)에 기록되어 있는 메세지 송신측의 상태비트를 리세트 시킨다. 한편, 메모리 정합부(54)는 인터럽트 발생부(52)로부터 인가되는 스위칭 제어신호에 따라 메모리(60)를 CPU(30)와 디지탈 신호 처리기(40a∼40n)에 선택적으로 연결하여 CPU(30)와 디지탈 신호 처리기(40a∼40n)가 메모리(60)를 억세스하여 메세지를 기록, 독출하게 한다.In the memory management section 50, the status register 51 is connected to each of the CPU 30 and the plurality of digital signal processors 40a to 40n, and records the status bits applied from the message sending side to the memory 60. The CPU 30 and the digital signal processors 40a to 40n can confirm whether or not the message is being used. The interrupt generator 52 is connected to the CPU 30 and each of the plurality of digital signal processors 40a to 40n, and interrupts for informing message transmission from the CPU 30 and the digital signal processors 40a to 40n. When a signal is applied, the corresponding interrupt signal is read to check the message sending side and the message receiving side, and outputs an interrupt signal to the message receiving side to inform the message transmission, and outputs a switching control signal to the memory matching unit 54 side. The interrupt processor 53 is connected to the CPU 30 and each of the plurality of digital signal processors 40a to 40n, and the message recorded in the status register 51 when the message receiving side notifies the completion of the message. Reset the status bit on the sending side. On the other hand, the memory matching unit 54 selectively connects the memory 60 to the CPU 30 and the digital signal processors 40a to 40n according to the switching control signal applied from the interrupt generator 52, and thereby the CPU 30. The digital signal processors 40a to 40n access the memory 60 to write and read messages.

상태 레지스터(51)에는 메모리(60)의 사용 여부를 알려주기 위한 상태비트가 기록되어 해당 정보를 CPU(30)와 디지탈 신호 처리기(40a∼40n)측에 알려주는데, 도3에 도시된 바와 같이 CPU(30)와 디지탈 신호 처리기(40a∼40n)에 대하여 상태비트를 할당하여 메모리(60)의 사용여부를 표시한다. 즉, 메모리(60)를 사용하고 있으면 상태비트를 1로 설정하고, 메모리(60)를 사용하고 있지 않는 아이들(idle)상태 이면 상태비트를 0으로 리세트 시킴으로써 CPU(30)와 디지탈 신호 처리기(40a∼40n)가 메모리(60)를 사용하고 있는지를 표시하는 바, 메세지 송신측의 상태비트를 1로 설정하여 메모리(60)의 사용여부를 알려준다.In the status register 51, status bits for indicating whether the memory 60 is used or not are written, and the corresponding information is notified to the CPU 30 and the digital signal processors 40a to 40n, as shown in FIG. Status bits are assigned to the CPU 30 and the digital signal processors 40a to 40n to indicate whether or not the memory 60 is used. That is, if the memory 60 is in use, the status bit is set to 1, and in the idle state in which the memory 60 is not used, the status bit is reset to 0 so that the CPU 30 and the digital signal processor ( 40a to 40n indicate whether the memory 60 is being used. The status bit on the message sending side is set to 1 to indicate whether the memory 60 is used.

또한, 2개 이상의 송신측으로부터 동시에 메모리(60)의 사용 요구가 발생되는 경우에는 인터럽트 발생부(52)는 우선순위에 의거하여 메모리(60)를 사용할 수 있도록 메모리 정합부(54)를 제어하여 메모리(60)를 스위칭하여 줌으로써 메모리(60)의 사용을 중재한다.In addition, when a request for use of the memory 60 is generated from two or more transmitters at the same time, the interrupt generator 52 controls the memory matching unit 54 so that the memory 60 can be used based on the priority. By switching the memory 60, the use of the memory 60 is mediated.

이상과 같이 구성된 본 발명의 메세지 전달장치는 다음과 같이 동작한다.The message delivery device of the present invention configured as described above operates as follows.

예를들어, CPU(30)가 디지탈 신호 처리기(40a)측으로 메세지를 송신하는 경우, 먼저 CPU(30)는 상태 레지스터(51)에 기록되어 있는 상태비트를 읽어서 메모리(60)가 사용중에 있는지의 여부를 확인하여 메모리(60)가 사용중에 있지 않으면, 메세지를 디지탈 신호 처리기(40a)측으로 송신할 것임을 알리기 위한 인터럽트 신호를 인터럽트 발생부(52)측에 출력함과 동시에 자신이 메모리(60)를 사용할 것임을 알리기위한 상태비트를 상태 레지스터(51)에 기록하여 놓는다. 이때, 인터럽트 발생부(52)는 CPU(30)으로 부터 인가되는 인터럽트 신호를 입력받아 해당 인터럽트 신호를 판독하여 메세지 송신측과 메세지 수신측을 확인하여 메모리 정합부(54)측에 스위칭 제어신호를 출력함으로써 메모리 정합부(54)에 의해 CPU(30)와 메모리(60)간의 메세지 전송 경로를 연결시켜 CPU(30)로 부터의 메세지가 메모리(60)에 기록되게 한후, 메세지 수신측인 디지탈 신호 처리기(40a)에게 인터럽트 신호를 출력하여 메세지의 전송을 디지탈 신호 처리기(40a)측에 알려줌과 동시에 메모리 정합부(54)측에 스위칭 제어신호를 출력하여 디지탈 신호 처리기(40a)와 메모리(60) 사이의 메세지 전송 경로를 연결하여 준다. 이에따라, 디지탈 신호 처리기(40a)가 자신에게 메세지가 송신됨을 인지하고 메모리 정합부(54)를 경유하여 메모리(60)를 억세스하여 메모리(60)의 메세지를 독출해낸후에 메세지의 수신완료를 인터럽트 처리부(53)측에 통보하면, 인터럽트 처리부(53)가 상태 레지스터(51)에 기록되어 있는 상태비트를 리세트 시킴으로써 메세지의 송수신을 종료한다.For example, when the CPU 30 sends a message to the digital signal processor 40a side, the CPU 30 first reads the status bit recorded in the status register 51 to determine whether the memory 60 is in use. If the memory 60 is not in use and the memory 60 is not in use, an interrupt signal for notifying that the message is to be sent to the digital signal processor 40a is output to the interrupt generator 52, and the memory 60 itself is opened. A status bit is written to the status register 51 to indicate that it will be used. At this time, the interrupt generator 52 receives the interrupt signal applied from the CPU 30, reads the interrupt signal, checks the message transmitter and the message receiver, and sends a switching control signal to the memory matching unit 54. Outputs the message matching path between the CPU 30 and the memory 60 by the memory matching unit 54 so that the message from the CPU 30 is recorded in the memory 60, and then the digital signal on the message receiving side. An interrupt signal is output to the processor 40a to inform the digital signal processor 40a of the message transmission, and a switching control signal is output to the memory matching unit 54 so as to output the digital signal processor 40a and the memory 60. Connect the message transmission path between them. Accordingly, the digital signal processor 40a recognizes that the message is sent to itself, accesses the memory 60 via the memory matching unit 54, reads the message in the memory 60, and then interrupts the reception of the message. If the 53 is notified, the interrupt processing unit 53 resets the status bit recorded in the status register 51 to end the transmission and reception of the message.

한편, 2개 이상의 송신측으로부터 동시에 메모리(60)의 사용 요구가 발생되는 경우에는 인터럽트 발생부(52)는 우선순위에 의거하여 메모리(60)를 사용할 수 있도록 메모리 정합부(54)를 제어하여 메모리(60)를 스위칭하여 줌으로써 메모리(60)의 사용을 중재하는데, 음성인식 시스템에서는 음성인식을 행하는 경우 메세지의 전달이 순차적으로 이루어져 메세지의 90% 이상을 주고받으므로 이와 같은 상황을 감안하여 우선순위를 정하면 CPU(30)와 디지탈 신호 처리기(40a∼40n) 사이의 메세지 전송을 효율적으로 전달할 수 있다.On the other hand, when a request for use of the memory 60 occurs simultaneously from two or more transmitters, the interrupt generator 52 controls the memory matching unit 54 so that the memory 60 can be used based on the priority. By switching the memory 60, the use of the memory 60 is mediated. In the voice recognition system, when the voice recognition is performed, the message is sequentially transmitted to transmit and receive more than 90% of the message. By ranking, the message transmission between the CPU 30 and the digital signal processors 40a to 40n can be efficiently transmitted.

이상과 같이, 본 발명은 음성인식 처리동작을 수행하는 경우 송수신되는 메세지를 메모리(60)의 전체 저장영역을 이용해서 전달하므로 CPU(30)와 디지탈 신호 처리기(40a∼40n) 사이에 일시에 순차적으로 송수신되는 메세지를 메모리(60)를 통해 고속으로 전달할 수 있게 된다.As described above, the present invention transfers messages transmitted and received using the entire storage area of the memory 60 when performing the voice recognition processing operation, so that the CPU 30 and the digital signal processors 40a to 40n are sequentially sequential at once. It is possible to transfer messages transmitted and received at high speed through the memory 60.

상술한 바와 같이, 본 발명은 음성인식 시스템 내에 설치된 CPU와 다수의 디지탈 신호 처리기 사이에 메세지를 주고받으면서 음성인식을 행하는 경우 해당 CPU와 디지탈 신호 처리기 사이에 송수신되는 메세지를 고속으로 전달하므로 음성인식 처리의 속도를 향상시키게 되어 음성인식 시스템의 성능을 개선하게 된다.As described above, in the present invention, when voice recognition is performed while exchanging a message between a CPU installed in a voice recognition system and a plurality of digital signal processors, a message transmitted and received between the CPU and the digital signal processor is transmitted at a high speed. This improves the speed of the voice recognition system and improves the performance.

Claims (2)

음성인식 시스템이 음성인식을 행하는 경우 내부에 설치된 CPU와 다수의 디지탈 신호 처리기 사이에 송수신되는 메세지를 메모리를 통해 전달하는 음성인식 시스템에서의 메세지 전달장치에 있어서,In the speech recognition system in the speech recognition system for transmitting a message transmitted and received between the CPU and a number of digital signal processor installed therein through the memory when the speech recognition system performs the speech recognition, 상기 CPU와 디지탈 신호 처리기에 대하여 메모리를 억세스할 수 있도록 중재하는 메모리 관리부를 구비하되; 상기 메모리 관리부는 CPU와 디지탈 신호 처리기의 각각에 접속되어, 메세지 송신측으로부터 인가되는 상태비트를 기록하여 상기 메모리의 사용 여부를 메세지 송신중이 아닌 다른 CPU와 디지탈 신호 처리기가 확인할 수 있게 하는 상태 레지스터와, 인가받은 스위칭 제어신호에 따라 상기 메모리를 CPU와 디지탈 신호 처리기에 선택적으로 연결하여 상기 CPU와 디지탈 신호 처리기가 메모리를 억세스하여 메세지를 기록, 독출하게 하는 메모리 정합부와, 상기 CPU와 디지탈 신호 처리기의 각각에 접속되어, CPU와 디지탈 신호 처리기로부터 메세지 전송을 알리기 위한 인터럽트 신호가 인가되면 해당 인터럽트 신호를 판독하여 메세지 송신측과 메세지 수신측을 확인하여 메세지 수신측으로 인터럽트 신호를 출력하여 메세지 전송을 알려주고, 상기 메모리 정합부측에 스위칭 제어신호를 출력하는 인터럽트 발생부와, 상기 CPU와 디지탈 신호 처리기의 각각에 접속되어, 메세지 수신측이 메세지의 수신완료를 통보하면 상기 상태 레지스터에 기록되어 있는 메세지 송신측의 상태비트를 리세트 시키는 인터럽트 처리부를 포함하는 것을 특징으로 하는 음성인식 시스템에서의 메세지 전달장치.A memory management unit arranged to arbitrate access to the CPU and the digital signal processor; The memory management unit is connected to each of the CPU and the digital signal processor, and records a status bit applied from the message sending side so that the CPU and the digital signal processor can confirm whether or not the memory is being used by the other CPU and the digital signal processor. And a memory matching unit for selectively connecting the memory to the CPU and the digital signal processor in accordance with an applied switching control signal to allow the CPU and the digital signal processor to access the memory to record and read messages, and the CPU and the digital signal. Connected to each of the processors, when an interrupt signal is applied from the CPU and the digital signal processor to inform the message transmission, the corresponding interrupt signal is read, the message sender and the message receiver are checked, and the interrupt signal is output to the message receiver to send the message. Tell me the memory information An interrupt generation section for outputting a switching control signal to the summation side, and a status bit of the message sending side recorded in the status register when the message receiving side notifies completion of the message, connected to each of the CPU and the digital signal processor. And a interrupt processing unit for resetting the message. 제1항에 있어서,The method of claim 1, 상기 인터럽트 발생부는 다수의 송신측으로부터 동시에 인터럽트 신호가 발생되는 경우 소정의 우선순위에 의거하여 상기 메모리를 사용할 수 있도록 상기 메모리 정합부를 스위칭 제어하는 것을 특징으로 하는 음성인식 시스템에서의 메세지 전달장치.And the interrupt generator is configured to control switching of the memory matching unit to use the memory based on a predetermined priority when an interrupt signal is simultaneously generated from a plurality of transmitters.