KR19980070028A - Amplifiers and Semiconductor Integrated Circuits - Google Patents
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Abstract
본 발명은 오프셋 전압, 온도 드리프트를 캔슬할 수 있는 증폭기를 제공하는 것을 과제로 한다.An object of the present invention is to provide an amplifier capable of canceling offset voltage and temperature drift.
본 발명에 따라, 증폭기(1)에는 제1 및 제2 연산 증폭기 회로(2,3)가 구비된다. 제1 연산 증폭기 회로(2)는 출력 단자가 반전 입력 단자에 접속된 전압 플로어 회로를 구성하는 동시에, 출력 단자가 제2 연산 증폭기 회로(3)의 반전 입력 단자에 접속되어 있다. 제1 및 제2 연산 증폭기 회로(2,3)는 회로 구성 및 회로 소자가 동일하게 형성되고, 동일 특성이 되어 동일 오프셋 전압이 된다. 그리고, 제1 연산 증폭기 회로(2)의 출력 단자를 제2 연산 증폭기 회로(3)의 반전 입력 단자에 접속함으로써, 제1, 제2 연산 증폭기 회로(2,3)의 오프셋 전압이 서로 상쇄하여, 증폭기(1)의 오프셋 전압이 캔슬된다.According to the invention, the amplifier 1 is equipped with first and second operational amplifier circuits 2, 3. The first operational amplifier circuit 2 constitutes a voltage floor circuit in which the output terminal is connected to the inverting input terminal, and the output terminal is connected to the inverting input terminal of the second operational amplifier circuit 3. In the first and second operational amplifier circuits 2 and 3, the circuit configuration and the circuit elements are formed in the same manner, become the same characteristics, and become the same offset voltage. Then, by connecting the output terminal of the first operational amplifier circuit 2 to the inverting input terminal of the second operational amplifier circuit 3, the offset voltages of the first and second operational amplifier circuits 2, 3 cancel each other out. The offset voltage of the amplifier 1 is canceled.
Description
본 발명은 아날로그 전자 회로의 분야에 있어서 가장 중요한 회로의 하나인 연산 증폭기등의 증폭기에 관한 것이다.The present invention relates to an amplifier such as an operational amplifier which is one of the most important circuits in the field of analog electronic circuits.
근래의 전자 회로는 고정밀도화가 요구되고 있다. 회로 동작의 고정밀도화를 도모하기 위해서, 오프셋 전압등이 없는 이상적인 연산 증폭기등의 증폭기가 요구되고 있다.In recent years, electronic circuits are required to be highly accurate. In order to achieve high precision in circuit operation, an amplifier such as an ideal operational amplifier without offset voltage or the like is required.
도 13은 종래의 연산 증폭기(OP 앰프)(50)를 나타낸다. 연산 증폭기(50)는 출력 단자가 반전 입력 단자(-측 입력 단자)에 접속된 전압 폴로어를 구성하고, 비반전 입력 단자(+측 입력 단자)에 입력되는 신호 In에 대하여 버퍼로서 동작한다.13 shows a conventional operational amplifier (OP amplifier) 50. The operational amplifier 50 constitutes a voltage follower whose output terminal is connected to an inverting input terminal (-side input terminal), and operates as a buffer for the signal In input to the non-inverting input terminal (+ side input terminal).
연산 증폭기(50)에서는 공정의 격차등에 의해 그 연산 증폭기(50)를 구성하는 트랜지스터의 특성에 격차가 생긴다. 따라서, 트랜지스터의 특성의 격차에 기인하는 출력 신호의 오프셋 전압을 피할 수 없다.In the operational amplifier 50, a gap occurs in the characteristics of the transistors constituting the operational amplifier 50 due to a process difference or the like. Therefore, the offset voltage of the output signal due to the difference in the characteristics of the transistor cannot be avoided.
그 때문에, 연산 증폭기(50)에는 그 칩 외부에 외부 부착 저항등의 조정 회로(51)가 접속되고, 그 조정 회로(51)에 의해 오프셋을 캔슬하고 있다. 또한, 연산 증폭기에는 그 반도체 칩상에 조정 회로가 형성되어, 트리밍(trimming)등에 의해 오프셋 전압을 캔슬하여 출력되는 것이 있다.Therefore, an adjustment circuit 51 such as an external resistor is connected to the operational amplifier 50 outside the chip, and the adjustment circuit 51 cancels the offset. In some operational amplifiers, an adjustment circuit is formed on the semiconductor chip, and the offset voltage is canceled and output by trimming or the like.
그러나, 도 13에 표시되는 조정 회로(51)는 도 14의 (a)에 표시되는 오프셋 전압에 대하여, 도 l4의 (b)에 도시된 바와 같이 소망의 점의 부근에서 오프셋 전압이 거의 제로가 되도록 조절할 뿐이기 때문에, 동작 범위 전체에 대하여 오프셋을 캔슬할 수 없다.However, the adjustment circuit 51 shown in Fig. 13 has almost zero offset voltage in the vicinity of the desired point as shown in Fig. 14B with respect to the offset voltage shown in Fig. 14A. Since the adjustment is only possible, the offset cannot be canceled over the entire operating range.
또한, 외부에 조정 회로(51)를 부가한다는 것은 연산 증폭기(50)를 IC화했을 때에 조정이 필요하여 번거롭다. 또한, 외부에 조정 회로를 접속하거나, 트리밍을 위한 패턴을 IC상에 작성하면 전자 회로 전체의 회로 규모가 증가하여 고비용이 된다.In addition, adding the adjustment circuit 51 to the outside is cumbersome because adjustment is required when the operational amplifier 50 is ICized. In addition, connecting an adjustment circuit externally or creating a pattern for trimming on the IC increases the circuit scale of the entire electronic circuit, resulting in high cost.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로서, 그 목적은 오프셋 전압, 온도 드리프트를 캔슬할 수 있는 증폭기와, 그 증폭기를 구비한 반도체 집적 회로 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an amplifier capable of canceling offset voltage and temperature drift, and a semiconductor integrated circuit device having the amplifier.
도 1은 일실시 형태의 증폭기의 블록도.1 is a block diagram of an amplifier of one embodiment.
도 2는 도 1의 증폭기의 등가 회로도.2 is an equivalent circuit diagram of the amplifier of FIG.
도 3은 제1 및 제2 연산 증폭기 회로의 회로도.3 is a circuit diagram of a first and a second operational amplifier circuit.
도 4는 제1 및 제2 연산 증폭기 회로의 동작 파형도.4 is an operational waveform diagram of the first and second operational amplifier circuits.
도 5는 증폭기의 동작을 설명하기 위한 회로도.5 is a circuit diagram for explaining the operation of the amplifier.
도 6은 도 5의 등가 회로도.6 is an equivalent circuit diagram of FIG. 5.
도 7의 (a) 및 (b)는 연산 증폭기 회로의 등가 회로도.7A and 7B are equivalent circuit diagrams of an operational amplifier circuit.
도 8은 증폭기의 칩을 나타내는 개략 평면도.8 is a schematic plan view showing a chip of an amplifier.
도 9는 별도의 증폭기의 블록 회로도.9 is a block circuit diagram of a separate amplifier.
도 10은 저역 필터에 응용한 예를 나타내는 회로도.10 is a circuit diagram showing an example applied to a low pass filter.
도 11은 D/A 컨버터에 응용한 예를 나타내는 회로도.Fig. 11 is a circuit diagram showing an example applied to a D / A converter.
도 12의 (a) 및 (b)는 A/D 컨버터에 응용한 예를 나타내는 회로도.12A and 12B are circuit diagrams showing an example of application to an A / D converter.
도 13은 종래의 연산 증폭기 회로의 회로도.13 is a circuit diagram of a conventional operational amplifier circuit.
도 14의 (a) 및 (b)는 종래의 연산 증폭기 회로의 오프셋을 나타내는 파형도.14A and 14B are waveform diagrams showing offsets of a conventional operational amplifier circuit.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : 증폭기1: Amplifier
2 : 제1 증폭부로서의 제1 연산 증폭기 회로2: first operational amplifier circuit as first amplifier
3 : 제2 증폭부로서의 제2 연산 증폭기 회로3: second operational amplifier circuit as second amplifier
상기 목적을 달성하기 위해서, 청구범위 제1항 기재의 발명은 반전 입력 단자와 비반전 입력 단자를 구비하고, 출력 단자와 반전 입력 단자가 접속된 제1 증폭부와, 상기 제1 증폭부와 회로 구성 및 회로 소자가 동일하게 형성되며, 상기 제1 증폭부의 출력 단자로부터의 신호가 반전 입력 단자에 입력된 제2 증폭부를 구비한 것을 요지로 한다.In order to achieve the above object, the invention described in claim 1 includes a first amplifier having an inverting input terminal and a non-inverting input terminal, and having an output terminal and an inverting input terminal connected thereto, the first amplifying unit and a circuit. The structure and the circuit element are formed in the same way, and it should make the summary that the signal from the output terminal of the said 1st amplifier part has the 2nd amplifier part input to the inverting input terminal.
또한, 청구범위 제2항 기재의 발명은, 청구범위 제1항 기재의 증폭기에 있어서, 상기 제2 증폭부의 출력 단자를 상기 제1 증폭부의 비반전 입력 단자에 접속하여, 제1 및 제2 증폭부에 의해 비반전 증폭기를 구성한 것을 요지로 한다.In addition, the invention described in claim 2 is characterized in that, in the amplifier according to claim 1, an output terminal of the second amplifying unit is connected to a non-inverting input terminal of the first amplifying unit, and the first and second amplifications are performed. It is a summary that a non-inverting amplifier is formed by the negative.
또한, 청구범위 제3항 기재의 발명은 청구범위 제1항 또는 제2항 기재의 증폭기에 있어서, 상기 제1 및 제2 증폭부는 동일 칩상에 인접하여 형성된 것을 요지로 한다.Further, the invention described in claim 3 is based on the point of claim 1 or 2, wherein the first and second amplification units are formed adjacent to the same chip.
또, 청구범위 제4항 기재의 발명은 청구범위 제1항 내지 제3항 기재의 증폭기와, 상기 증폭기의 입력 단자에 접속되며, 상기 증폭기에 신호를 출력하는 내부 회로를 구비한 것을 요지로 한다.In addition, the invention described in claim 4 is provided with the amplifier of claims 1 to 3, and an internal circuit connected to an input terminal of the amplifier and outputting a signal to the amplifier. .
(작용)(Action)
따라서, 청구범위 제1항 기재의 발명에 의하면, 제1 증폭부와 제2 증폭부는 회로 구성 및 회로 소자가 동일하게 형성되어 있기 때문에 동일 특성이 되고, 동일 오프셋 전압이 된다. 그리고, 제1 증폭부의 출력 단자를 제2 증폭부의 반전 입력 단자에 접속함으로써, 제1, 제2 오프셋 전압이 서로 상쇄하여, 증폭기의 오프셋 전압이 캔슬된다.Therefore, according to the invention described in claim 1, the first amplifier portion and the second amplifier portion have the same characteristics because the circuit configuration and the circuit elements are formed in the same manner, and thus the same offset voltage. Then, by connecting the output terminal of the first amplifier section to the inverting input terminal of the second amplifier section, the first and second offset voltages cancel each other, and the offset voltage of the amplifier is canceled.
또한, 청구범위 제2항 기재의 발명에 의하면, 제2 증폭부의 출력 단자가 제1 증폭부의 비반전 입력 단자에 접속되고, 제1 및 제2 증폭부에 의해 비반전 증폭기가 구성되며, 제1 및 제2 증폭부의 오프셋 전압이 캔슬된다.Further, according to the invention of claim 2, the output terminal of the second amplifier section is connected to the non-inverting input terminal of the first amplifier section, and the non-inverting amplifier is constituted by the first and second amplifier sections. And the offset voltage of the second amplifier portion is canceled.
또한, 청구범위 제3항 기재의 발명에 의하면, 제1 및 제2 증폭부는 동일 칩상에 인접하여 형성되어 동일 특성이 되고, 동일 오프셋 전압이 된다. 양증폭부의 오프셋 전압이 서로 캔슬하여 증폭기의 오프셋 전압이 캔슬된다.Further, according to the invention described in claim 3, the first and second amplification units are formed adjacent to the same chip to have the same characteristics and become the same offset voltage. The offset voltages of both amplifiers cancel each other and the offset voltage of the amplifier is canceled.
또한, 청구범위 제4항 기재의 발명에 의하면, 청구범위 제1항 내지 제3항 기재의 증폭기와, 상기 증폭기의 입력 단자에 접속되고, 상기 증폭기에 신호를 출력하는 내부 회로가 구비되며, 내부 회로의 출력 신호가 증폭기를 통해 정밀도 좋게 출력된다.Further, according to the invention of claim 4, there is provided an amplifier according to claims 1 to 3 and an internal circuit connected to an input terminal of the amplifier and outputting a signal to the amplifier. The output signal of the circuit is accurately output through the amplifier.
이하, 본 발명을 구체화한 일실시 형태를 도 1∼도 12의 (a) 및 (b)에 따라서 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, one Embodiment which actualized this invention is described according to FIGS. 1-12 (a) and (b).
도 1에 도시된 바와 같이, 증폭기에는 제1 및 제2 연산 증폭기 회로(2,3)가 설치된다. 또한, 증폭기(1)는 외부 비반전 입력 단자(4), 외부 반전 입력단 및 외부 출력 단자(6)가 설치되며, 양입력 단자(4,5)로부터 신호 INl,IN2가 입력된다.As shown in Fig. 1, the amplifier is provided with first and second operational amplifier circuits 2,3. In addition, the amplifier 1 is provided with an external non-inverting input terminal 4, an external inverting input terminal and an external output terminal 6, and signals INl and IN2 are inputted from both input terminals 4 and 5, respectively.
제1 및 제2 연산 증폭기 회로(2,3)는 각각 비반전 입력 단자(+측 입력 단자), 반전 입력 단자(-측 입력 단자) 및 출력 단자를 구비한다. 제1 및 제2 연산 증폭기 회로(2,3)는 직렬 접속되어 있다.The first and second operational amplifier circuits 2, 3 each have a non-inverting input terminal (+ side input terminal), an inverting input terminal (− side input terminal) and an output terminal. The first and second operational amplifier circuits 2, 3 are connected in series.
즉, 제1 연산 증폭기 회로(2)의 출력 단자는, 제2 연산 증폭기 회로(3)의 비반전 입력 단자에 접속되어 있다. 또한, 제1 연산 증폭기 회로(2)는 출력 단자가 반전 입력 단자에 접속되고, 출력 신호가 등배로써 반전 입력 단자로 귀환되며, 전압 플로어 회로(voltage·follower 회로)를 구성하고 있다. 제1 연산 증폭기 회로(2)의 비반전 입력 단자는 외부 반전 입력 단자(5)에 접속되고, 제1 연산 증폭기 회로(2)에는 신호 IN1이 입력된다. 제2 연산 증폭기 회로(3)는 비반전 입력 단자가 외부 비반전 입력 단자(4)에 접속되고, 출력 단자가 외부 출력 단자(6)에 접속되어 있다.In other words, the output terminal of the first operational amplifier circuit 2 is connected to the non-inverting input terminal of the second operational amplifier circuit 3. The first operational amplifier circuit 2 has an output terminal connected to an inverting input terminal, the output signal is fed back to the inverting input terminal by an equal multiple, and constitutes a voltage floor circuit (voltage follower circuit). The non-inverting input terminal of the first operational amplifier circuit 2 is connected to the external inverting input terminal 5, and the signal IN1 is input to the first operational amplifier circuit 2. In the second operational amplifier circuit 3, the non-inverting input terminal is connected to the external non-inverting input terminal 4, and the output terminal is connected to the external output terminal 6.
양연산 증폭기 회로(2,3)는 동일한 회로 구성으로 되어 있다. 예컨대, 도 3에 도시된 바와 같이, 양연산 증폭기 회로(2,3)는 각각 바이어스 전압 생성 회로(11), 입력 회로(12) 및 출력 회로(13)로 구성되어 있다.The positive operational amplifier circuits 2 and 3 have the same circuit configuration. For example, as shown in FIG. 3, the positive operational amplifier circuits 2 and 3 are each composed of a bias voltage generating circuit 11, an input circuit 12 and an output circuit 13.
바이어스 전압 생성 회로(11)는 N채널 MOS 트랜지스터(Tr1)의 게이트 및 드레인이 저항(Rl)을 통해 전원 Vcc에 접속되고, 동일 트랜지스터(Tr1)의 소스는 그랜드 GND에 접속되어 있다. 따라서, 저항(R1)과 트랜지스터(Trl)의 온저항의 저항치의 비에 기초하여 정전압이 되는 바이어스 전압 VB가 입력 회로(12) 및 출력 회로(l3)에 출력된다.In the bias voltage generation circuit 11, the gate and the drain of the N-channel MOS transistor Tr1 are connected to the power supply Vcc via a resistor Rl, and the source of the same transistor Tr1 is connected to the ground GND. Therefore, the bias voltage VB which becomes a constant voltage based on the ratio of the resistance value of the on-resistance of the resistor R1 and the transistor Trl is output to the input circuit 12 and the output circuit l3.
입력 회로(12)는 P채널 MOS 트랜지스터(Tr2,Tr3), N채널 MOS 트랜지스터(Tr4∼Tr6)에 의해 구성되어 있다. P채널 MOS 트랜지스터(Tr2,Tr3)의 소스는 전원 Vcc에 접속된다. 트랜지스터(Tr1)의 드레인은 트랜지스터(Tr2,Tr3)의 게이트 및 N채널 MOS 트랜지스터(Tr4)의 드레인에 접속된다. 또한, 트랜지스터(Tr3)의 드레인은 N채널 MOS 트랜지스터(Tr5)의 드레인에 접속된다. 트랜지스터(Tr3,Tr5)의 드레인으로부터 출력 회로(13)에 신호가 출력된다.The input circuit 12 is composed of P-channel MOS transistors Tr2 and Tr3 and N-channel MOS transistors Tr4 to Tr6. Sources of the P-channel MOS transistors Tr2 and Tr3 are connected to the power supply Vcc. The drain of the transistor Tr1 is connected to the gates of the transistors Tr2 and Tr3 and the drain of the N-channel MOS transistor Tr4. The drain of the transistor Tr3 is connected to the drain of the N-channel MOS transistor Tr5. A signal is output to the output circuit 13 from the drains of the transistors Tr3 and Tr5.
트랜지스터(Tr4,Tr5)의 게이트는 각각 비반전 입력 단자, 반전 입력 단자가 되어 신호가 입력된다. 트랜지스터(Tr4,Tr5)의 소스간의 접속점은 트랜지스터(Trs6)를 통해 그랜드 GND에 접속된다. 트랜지스터(Tr6)의 게이트에는 바이어스 전압 생성 회로(2)로부터 출력되는 바이어스 전압 VB가 입력되어, 트랜지스터(Tr6)는 전류원으로서 동작한다.The gates of the transistors Tr4 and Tr5 serve as non-inverting input terminals and inverting input terminals, respectively, to input signals. The connection point between the sources of the transistors Tr4 and Tr5 is connected to the ground GND through the transistor Trs6. The bias voltage VB output from the bias voltage generation circuit 2 is input to the gate of the transistor Tr6, and the transistor Tr6 operates as a current source.
출력 회로(13)는 P채널 MOS 트랜지스터(Tr7)와 N채널 MOS 트랜지스터(Tr8)로 구성되어 있다. P채널 MOS 트랜지스터(Tr7)의 소스는 전하 Vcc에 접속되고, 드레인은 트랜지스터(Tr8)를 통해 그랜드 GND에 접속되어 있다. 트랜지스터(Tr7)의 게이트에는 입력 회로(12)로부터 신호가 입력된다. 트랜지스터(Tr8)의 게이트에는 바이어스 전압 생성 회로(11)로부터 출력되는 바이어스 전압 VB가 입력되고, 트랜지스터(Tr8)는 전류원으로서 동작한다. 그리고, 트랜지스터(Tr7,Tr8)의 드레인으로부터 연산 증폭기 회로(2,3)의 출력 신호가 출력된다.The output circuit 13 is composed of a P-channel MOS transistor Tr7 and an N-channel MOS transistor Tr8. The source of the P-channel MOS transistor Tr7 is connected to the charge Vcc, and the drain is connected to the ground GND through the transistor Tr8. A signal is input from the input circuit 12 to the gate of the transistor Tr7. The bias voltage VB output from the bias voltage generation circuit 11 is input to the gate of the transistor Tr8, and the transistor Tr8 operates as a current source. The output signals of the operational amplifier circuits 2 and 3 are output from the drains of the transistors Tr7 and Tr8.
상기한 바와 같이 구성된 증폭기(1)의 작용을 설명한다.The operation of the amplifier 1 configured as described above will be described.
또한, 설명을 알기 쉽게 하기 위해서, 증폭율이 1배의 증폭기(1), 즉, 도 5에 도시된 바와 같이, 증폭기(1)의 내부에 있어서, 제2 연산 증폭기 회로(3)의 출력 단자를 제1 연산 증폭기 회로(2)의 반전 입력 단자에 접속한다. 그리고, 제2 연산 증폭기 회로(3)의 출력 신호를 모두 제1 연산 증폭기 회로(2)로 귀환한 전압 폴로어 회로에 관해서 설명한다.In addition, for clarity of explanation, the output terminal of the second operational amplifier circuit 3 in the amplifier 1 having an amplification factor of 1 times, that is, as shown in FIG. 5, inside the amplifier 1. Is connected to the inverting input terminal of the first operational amplifier circuit (2). Next, a voltage follower circuit in which all output signals of the second operational amplifier circuit 3 are returned to the first operational amplifier circuit 2 will be described.
상기한 바와 같이 구성된 증폭기(1)는 도 8에 도시된 바와 같이, 반도체칩(7)상에 형성되어 있다. 그 칩(7)상에는 증폭기(1)를 구성하는 제1 및 제2 연산 증폭기 회로(2,3)가 인접하여 형성되어 있다. 양연산 증폭기 회로(2,3)는 상기한 바와 같이 동일 구성의 회로로서, 회로를 구성하는 회로 소자가 동일 형상(면적)으로 형성되어 있다.The amplifier 1 configured as described above is formed on the semiconductor chip 7 as shown in FIG. On the chip 7, first and second operational amplifier circuits 2, 3 constituting the amplifier 1 are formed adjacent to each other. As described above, the positive operational amplifier circuits 2 and 3 are circuits of the same configuration, and circuit elements constituting the circuit are formed in the same shape (area).
따라서, 양연산 증폭기 회로(2,3)는 전기적 특성이 동일해지고, 격차도 동일해진다. 그 때문에, 양연산 증폭기 회로(2,3)에 발생하는 오프셋 전압은 동일해진다. 따라서, 양연산 증폭기 회로(2,3)는 도 7의 (a),(b)에 도시된 바와 같이, 이상적인 연산 증폭기 회로(오프셋 전압이 제로 볼트(0V)) OP에 대하여, 오프셋 전압 △V를 출력하는 전원 V1이 출력 단자, 또는, 반전 입력 단자에 접속된 회로와 등가가 된다.Therefore, the positive operational amplifier circuits 2 and 3 have the same electrical characteristics and the same difference. Therefore, the offset voltage generated in the positive operational amplifier circuits 2, 3 becomes the same. Accordingly, the positive operational amplifier circuits 2 and 3 have an offset voltage ΔV relative to the OP, which is an ideal operational amplifier circuit (offset voltage is zero volts (0V)), as shown in Figs. 7A and 7B. The power supply V1 for outputting the power supply is equivalent to the output terminal or the circuit connected to the inverting input terminal.
이 전원 V1은 오프셋 전압 △V가 예컨대 정의 전압인 경우, 도 7의 (a)에 도시한 바와 같이, 이상적인 연산 증폭기 회로 OP의 출력 단자에 마이너스측 단자가 접속된다. 그리고, 연산 증폭기 회로의 출력 신호는 전원 V1에 의해서 오프셋 전압 △V만큼만 승압되어 출력 신호로서 출력된다.When the offset voltage DELTA V is a positive voltage, for example, as shown in Fig. 7A, the power supply V1 has a negative side terminal connected to the output terminal of the ideal operational amplifier circuit OP. The output signal of the operational amplifier circuit is boosted only by the offset voltage? V by the power supply V1 and output as an output signal.
또한, 전원 V1은 도 7의 (b)에 도시된 바와 같이, 마이너스측 단자가 이상적인 연산 증폭기 회로 OP의 반전 입력 단자에 접속되고, 플러스측 단자가 연산 증폭기 회로의 출력 단자에 접속된다. 그리고, 연산 증폭기 회로의 출력 신호는 전원 V1에 의해서 오프셋 전압 △V만큼만 강압되어 반전 입력 단자에 귀환된다.In addition, the power supply V1 is connected to the inverting input terminal of the ideal operational amplifier circuit OP, and the positive terminal is connected to the output terminal of the operational amplifier circuit, as shown in Fig. 7B. The output signal of the operational amplifier circuit is stepped down only by the offset voltage ΔV by the power supply V1 and fed back to the inverting input terminal.
또한, 도 7의 (a) 및 (b)는 오프셋 전압 △V가 정인 경우의 등가 회로를 나타내고 있다. 따라서, 오프셋 전압 △V가 부인 경우, 오프셋 전압 △V를 출력하는 전원 V1의 접속이 역이 된다. 그리고, 도 7의 (a)에 있어서, 연산 증폭기 회로의 출력 신호는, 전원 Vl에 의해서 오프셋 전압 △V만큼만 강압되어 출력된다. 또, 도 7의 (b)에 있어서, 연산 증폭기 회로의 출력 신호는 전원 V1에 의해서 오프셋 전압 △V만큼만 승압되어 반전 입력 단자에 귀환된다.7A and 7B show an equivalent circuit in the case where the offset voltage ΔV is positive. Therefore, when the offset voltage DELTA V is negated, the connection of the power supply V1 which outputs the offset voltage DELTA V is reversed. In FIG. 7A, the output signal of the operational amplifier circuit is stepped down and output only by the offset voltage ΔV by the power supply V1. In Fig. 7B, the output signal of the operational amplifier circuit is boosted only by the offset voltage ΔV by the power supply V1 and fed back to the inverting input terminal.
따라서, 도 5에 표시되는 증폭기(1)는 도 6에 도시된 바와 같이, 출력 단자에 전원 V1이 접속된 이상적인 연산 증폭기 회로 OP(도 7의 (a) 참조)와, 반전 입력 단자에 전원 V1이 접속된 이상적인 연산 증폭기 회로 OP(도 7의 (b) 참조)를 직렬로 접속한 회로와 등가가 된다.Therefore, the amplifier 1 shown in Fig. 5 is an ideal operational amplifier circuit OP (see Fig. 7A) in which the power supply V1 is connected to the output terminal as shown in Fig. 6, and the power supply V1 is connected to the inverting input terminal. It becomes equivalent to the circuit which connected this connected ideal operational amplifier circuit OP (refer FIG.7 (b)) in series.
그렇게 하면, 제1 연산 증폭기 회로(2)를 구성하는 이상적인 연산 증폭기 회로 OP의 출력 신호는 전원 V1에 의해서 오프셋 전압 △V만큼만 승압된 후, 전원 V1에 의해서 오프셋 전압 △V만큼만 강압되어 제2 연산 증폭기 회로(3)를 구성하는 이상적인 연산 증폭기 회로 OP의 반전 입력 단자에 입력된다. 즉, 도 6에 도시된 바와 같이, 연산 증폭기 회로(2,3)의 출력 신호는 양전원 V1에 의해서 정의 오프셋 전압 △V와 부의 오프셋 전압 △V가 중첩되어 연산 증폭기 회로의 반전 입력 단자에 입력된다. 그리고, 양연산 증폭기 회로(2,3)의 오프셋 전압 △V는 동일하기 때문에, 오프셋 전압 △V가 서로 상쇄하기 때문에, 도 4에 도시된 바와 같이, 증폭기(1)의 오프셋 전압은 제로 볼트(0V)가 된다.Then, the output signal of the ideal operational amplifier circuit OP constituting the first operational amplifier circuit 2 is stepped up only by the offset voltage ΔV by the power supply V1, and then stepped down by only the offset voltage ΔV by the power supply V1 to perform the second operation. It is input to the inverting input terminal of the ideal operational amplifier circuit OP constituting the amplifier circuit 3. That is, as shown in FIG. 6, the output signal of the operational amplifier circuits 2 and 3 is inputted to the inverting input terminal of the operational amplifier circuit by the positive offset voltage ΔV and the negative offset voltage ΔV superimposed by the positive power supply V1. . Since the offset voltages ΔV of the positive operational amplifier circuits 2 and 3 are the same, the offset voltages ΔV cancel each other, and as shown in FIG. 4, the offset voltage of the amplifier 1 is zero volts ( 0V).
일반적으로, 오프셋 전압이 작은 연산 증폭기를 작성하고자 하면, 그 연산 증폭기를 구성하는 트랜지스터가 커져서 칩면적이 증대한다. 일반적으로, 연산 증폭기를 2배의 크기로 작성하면, 오프셋 전압은 루트 2분의 1(1/√2)이 된다. 그 때문에, 오프셋 전압을 거의 제로(0)로 하고자 하면, 연산 증폭기의 칩면적이 방대해진다. 그리고, 오프셋 전압은 거의 0이 되지만, 온도 드리프트등은 피할수 없다.In general, when an op amp with a small offset voltage is to be produced, the transistors constituting the op amp become larger and the chip area is increased. In general, if you write an op amp twice as large, the offset voltage will be one-half the root (1 / √2). Therefore, if the offset voltage is to be made almost zero, the chip area of the operational amplifier becomes large. The offset voltage is almost zero, but temperature drift and the like are unavoidable.
그러나, 본 실시 형태에서는 면적이 2배가 되지만, 오프셋 전압은 거의 0이 된다. 또, 양연산 증폭기 회로(2,3)는 동일 칩상에 형성되어 있기 때문에 온도가 동일해진다. 그 때문에, 온도 드리프트는 양연산 증폭기 회로(2,3)로 동일하게 발생하기 때문에, 상기의 오프셋 전압과 동일하게 캔슬된다. 따라서, 본 실시 형태의 증폭기(1)에 의하면, 오프셋 전압과 온도 드리프트를 캔슬할 수 있는 동시에, 칩면적의 증대를 억제하여 비용 상승을 억제할 수 있다.In the present embodiment, however, the area is doubled, but the offset voltage is almost zero. In addition, since the positive operational amplifier circuits 2 and 3 are formed on the same chip, the temperature becomes the same. Therefore, since temperature drift occurs equally in the positive operational amplifier circuits 2 and 3, the temperature drift is canceled in the same manner as the offset voltage described above. Therefore, according to the amplifier 1 of the present embodiment, the offset voltage and the temperature drift can be canceled, and the increase in the chip area can be suppressed and the increase in cost can be suppressed.
또한, 상기 실시 형태에 있어서, 도 1에 나타내는 증폭기(1)에 있어서, 외부 출력 단자(6)와 외부 반전 입력 단자(5)를 접속하여 전압 폴로어 회로를 구성하여도 동일한 효과를 수득할 수 있다. 즉, 도 1의 증폭기(1)는 도 7의 (a) 및 (b)에 표시되는 양연산 증폭기 회로(2,3)의 등가 회로에 따라서, 도 2의 등가 회로로 대체된다. 그리고, 양연산 증폭기 회로(2,3)의 전원 V1에 의해서 오프셋 전압 △V가 서로 캔슬되어 증폭기(1)의 오프셋과 온도 드리프트가 캔슬된다.In the above embodiment, in the amplifier 1 shown in FIG. 1, the same effect can be obtained even when the external output terminal 6 and the external inverting input terminal 5 are connected to form a voltage follower circuit. have. That is, the amplifier 1 of FIG. 1 is replaced by the equivalent circuit of FIG. 2 in accordance with the equivalent circuit of the positive operational amplifier circuits 2, 3 shown in FIGS. 7A and 7B. The offset voltages? V are canceled with each other by the power supply V1 of the positive operational amplifier circuits 2, 3, and the offset and the temperature drift of the amplifier 1 are canceled.
또, 상기 실시 형태에 있어서, 증폭기(1)에 증폭율을 갖게 하여도 좋다. 즉, 도 9에 도시된 바와 같이, 증폭기(1)의 외부 출력 단자(6)와 외부 반전 입력 단자(5)와의 사이에 저항(R2)을 접속하는 동시에, 외부 반전 입력 단자(5)를 저항(R3)을 통해 그랜드 GND에 접속하고, 비반전 증폭기(1)를 구성한다. 그리고, 저항(R2,R3)의 비를 적당히 설정한다. 예컨대, 저항(R2=2KΩ), 저항(R3=1KΩ)으로 설정하면, 증폭기(1)는 입력 신호와 동상으로 3배의 출력 신호를 수득할 수 있다. 또한, 저항(R2,R3)을 가변저항으로 하여, 증폭율을 조정할 수 있도록 한다. 이 경우에 있어서도, 증폭기(1)의 오프셋 전압이 제로 볼트이기 때문에, 오프셋 전압을 조정하기 위한 조정 회로를 접속할 필요가 없으며, 증폭율을 설정하기 위한 저항을 부가하는 것만으로 좋기 때문에, 간단한 구성으로 증폭율이 있는 증폭기(1)를 수득할 수 있다.In the above embodiment, the amplifier 1 may have an amplification factor. That is, as shown in FIG. 9, the resistor R2 is connected between the external output terminal 6 of the amplifier 1 and the external inverting input terminal 5, and the external inverting input terminal 5 is connected to the resistor. The ground GND is connected to the non-inverting amplifier 1 through R3. Then, the ratio of the resistors R2 and R3 is appropriately set. For example, if the resistance (R2 = 2KΩ) and the resistance (R3 = 1KΩ) are set, the amplifier 1 can obtain an output signal three times in phase with the input signal. Also, the resistors R2 and R3 are variable resistors so that the amplification factor can be adjusted. Also in this case, since the offset voltage of the amplifier 1 is zero volts, it is not necessary to connect an adjustment circuit for adjusting the offset voltage, and it is only necessary to add a resistor for setting the amplification factor. An amplifier 1 with an amplification factor can be obtained.
또한, 상기한 바와 같이 구성된 증폭기(1)는 그 증폭기(1)에 출력하는 내부 회로를 구비한 반도체 집적 회로 장치등의 다양한 회로에 응용할 수 있다.The amplifier 1 configured as described above can be applied to various circuits such as a semiconductor integrated circuit device having an internal circuit output to the amplifier 1.
예컨대, 상기의 증폭기(1)는 도 10에 도시된 바와 같이, 저역 필터(21)에 이용된다. 저역 필터(21)는 증폭기(1)와, 저항(R4∼R6) 및 콘덴서(Cl,C2)로 이루어진 내부 회로(22)로 구성된다. 증폭기(1)의 외부 비반전 입력 단자(4)는 그랜드 GND에 접속되고, 외부 반전 입력 단자(5)에는 저항(R4,R5)을 통해 신호가 입력된다. 또한, 외부 반전 입력 단자(5)에는 콘덴서(C1)를 통해 증폭기(1)의 출력 신호가 귀환된다. 저항(R4,R5) 사이는 콘덴서(C2)를 통해 그랜드 GND에 접속되는 동시에, 저항(R6)을 통해 증폭기(1)의 출력 신호가 귀환된다. 그리고, 저역 필터(21)는 신호 중, 소정의 저주파수 대역만을 통과시켜서 신호로서 출력한다. 이 경우, 증폭기(1)에 있어서의 오프셋 전압은 캔슬되기 때문에, 저주파수 대역의 신호가 정밀도 좋게 출력된다.For example, the above amplifier 1 is used for the low pass filter 21, as shown in FIG. The low pass filter 21 is composed of an amplifier 1 and an internal circuit 22 composed of resistors R4 to R6 and capacitors Cl and C2. The external non-inverting input terminal 4 of the amplifier 1 is connected to the ground GND, and a signal is input to the external inverting input terminal 5 through the resistors R4 and R5. In addition, the output signal of the amplifier 1 is fed back to the external inverting input terminal 5 through the capacitor C1. The resistors R4 and R5 are connected to the ground GND through the capacitor C2, and the output signal of the amplifier 1 is fed back through the resistor R6. The low pass filter 21 passes only a predetermined low frequency band and outputs the signal as a signal. In this case, since the offset voltage in the amplifier 1 is canceled, the signal of the low frequency band is output with high precision.
또한, 상기의 증폭기(1)는 도 12의 (a) 및 (b)에 도시된 바와 같이, D/A 컨버터(23)에 이용된다. D/A 컨버터(23)는 증폭기(1)와, 저항(R11∼Rl8), 스위치(SW1∼SW4) 및 기준 전원 V2로 이루어진 내부 회로(24)로 구성된다. 증폭기(1)는 그 외부 출력 단자(6)가 외부 반전 입력 단자(5)에 접속되어 전압 폴로어 회로를 구성한다. 증폭기(1)의 외부 비반전 입력 단자(4)에는 직렬접속된 동일 저항치의 저항(R11∼R13)과, 그들 저항의 2배의 저항치의 저항(Rl8)을 통해 그랜드 GND에 접속되어 있다. 각 저항(R11∼R13,R18) 사이 및, 저항(R11)과 증폭기(1)와의 사이에는 상기 저항(Rl8)과 같은 저항치의 저항(R14∼R17)의 일단이 각각 접속되며, 각 저항(R14∼R17)의 타단은 스위치(SW1∼SW4)에 접속되어 있다. 스위치(SW1∼SW4)는 전환 단자가 그랜드 GND와 기준 전원 V2에 접속되어 있다. 그리고, D/A 컨버터(23)는 입력되는 디지탈 신호에 따라서 온·오프되는 스위치(SW1∼SW4)를 통해 공급되는 기준 전원 V2의 전압을 저항(R11∼R18)에 의해 분압하고, 그 분압 전압을 증폭기(1)를 통해 아날로그 신호로서 출력한다. 이 경우, 증폭기(1)에 있어서의 오프셋 전압이 캔슬되어 있기 때문에, 분압 전압이 정밀도 좋게 아날로그 신호로서 출력된다.In addition, the amplifier 1 described above is used for the D / A converter 23, as shown in Figs. 12A and 12B. The D / A converter 23 is composed of an amplifier 1, internal circuits 24 composed of resistors R11 to Rl8, switches SW1 to SW4, and a reference power supply V2. The amplifier 1 has its external output terminal 6 connected to the external inverting input terminal 5 to form a voltage follower circuit. The external non-inverting input terminal 4 of the amplifier 1 is connected to the grand GND through the resistors R11 to R13 of the same resistance value connected in series and the resistance Rl8 of the resistance value twice the resistance thereof. One end of each of the resistors R14 to R17 having the same resistance value as the resistor Rl8 is connected between the resistors R11 to R13 and R18 and between the resistor R11 and the amplifier 1, respectively. The other end of ˜R17 is connected to the switches SW1 to SW4. In the switches SW1 to SW4, the switching terminal is connected to the ground GND and the reference power supply V2. The D / A converter 23 divides the voltage of the reference power supply V2 supplied through the switches SW1 to SW4 turned on and off in accordance with the input digital signal by the resistors R11 to R18, and divides the divided voltage. Is output as an analog signal through the amplifier (1). In this case, since the offset voltage in the amplifier 1 is canceled, the divided voltage is output as an analog signal with high accuracy.
또, 상기의 증폭기(1)는 도 12의 (a), (b)에 표시되는 A/D 컨버터에 사용된다. 도 12의 (a)에 도시된 바와 같이, A/D 컨버터는 복수의 증폭기(1)와, 저항(R21∼R24), 플립플롭 회로(FF)(26∼28) 및 논리 회로(29,30)로 이루어진 내부 회로로 구성된다. 저항(R21∼R24)은 고전위측 기준 전원 VRH와 저전위측 기준 전원 VRL과의 사이에 직렬 접속되어 있다. 각 저항(R21∼R24) 사이는 각 증폭기(1)의 외부 반전 입력 단자(5)(도 12의 (b) 참조)에 접속되고, 각 증폭기(1)의 외부 비반전 입력 단자(4)에는 아날로그 신호 AIN이 입력된다. 따라서, 증폭기(1)는 아날로그 신호 AIN과, 고전위측 기준 전원 VRH와 저전위측 기준 전원 VRL과의 사이에 접속된 복수의 저항(R21∼R24)으로 이루어진 분압 회로의 분압 전압을 각각 비교하는 비교기로서 동작한다. 그리고, 각 증폭기(1)의 비교 결과에 기초하여, FF(26∼28) 및 논리 회로(29,30)를 통해 디지탈 신호가 출력된다. 이 경우, 각 비교기(각 증폭기(1))에 있어서의 오프셋 전압이 캔슬되어 있기 때문에, 아날로그 신호 AIN과 분압 전압이 정밀도 좋게 비교되어 정밀도가 좋은 디지탈 신호가 출력된다.The amplifier 1 is used for the A / D converter shown in Figs. 12A and 12B. As shown in Fig. 12A, the A / D converter includes a plurality of amplifiers 1, resistors R21 to R24, flip-flop circuits FF 26 to 28, and logic circuits 29 and 30. It consists of an internal circuit consisting of The resistors R21 to R24 are connected in series between the high potential side reference power supply VRH and the low potential side reference power supply VRL. Each resistor R21 to R24 is connected to an external inverting input terminal 5 (see FIG. 12B) of each amplifier 1, and to an external non-inverting input terminal 4 of each amplifier 1. The analog signal AIN is input. Therefore, the amplifier 1 compares the analog voltage AIN and the divided voltage of the voltage divider circuit which consists of the some resistors R21-R24 connected between the high potential reference power supply VRH and the low potential reference power supply VRL, respectively. Acts as. And based on the comparison result of each amplifier 1, a digital signal is output through FF 26-28 and logic circuits 29,30. In this case, since the offset voltage in each comparator (each amplifier 1) is canceled, the analog signal AIN and the divided voltage are accurately compared, and a digital signal with high precision is output.
이상 기술한 바와 같이, 본실시 형태에 의하면 이하의 효과를 발휘한다.As described above, according to this embodiment, the following effects are exhibited.
증폭기(1)에는 제1 및 제2 연산 증폭기 회로(2,3)가 구비된다. 제1 연산 증폭기 회로(2)는 출력 단자가 반전 입력 단자에 접속된 전압 폴로어 회로를 구성하는 동시에, 출력 단자가 제2 연산 증폭기 회로(3)의 반전 입력 단자에 접속되어 있다. 제1 및 제2 연산 증폭기 회로(2,3)는 회로 구성 및 회로 소자가 동일하게 형성되고, 동일 특성이 되어 동일 오프셋 전압이 된다. 그 결과, 제1 연산 증폭기 회로(2)의 출력 단자를 제2 연산 증폭기 회로(3)의 반전 입력 단자에 접속함으로써, 제1, 제2 연산 증폭기 회로(2,3)의 오프셋 전압이 서로 상쇄하기 때문에 증폭기(1)의 오프셋 전압이 캔슬된다.The amplifier 1 is provided with first and second operational amplifier circuits 2, 3. The first operational amplifier circuit 2 constitutes a voltage follower circuit in which the output terminal is connected to the inverting input terminal, and the output terminal is connected to the inverting input terminal of the second operational amplifier circuit 3. In the first and second operational amplifier circuits 2 and 3, the circuit configuration and the circuit elements are formed in the same manner, become the same characteristics, and become the same offset voltage. As a result, by connecting the output terminal of the first operational amplifier circuit 2 to the inverting input terminal of the second operational amplifier circuit 3, the offset voltages of the first and second operational amplifier circuits 2, 3 cancel each other out. Therefore, the offset voltage of the amplifier 1 is canceled.
또한, 본 발명은 상기 실시 형태 외에 이하의 형태로 실시하여도 좋다.In addition, you may implement this invention in the following aspects other than the said embodiment.
상기 실시 형태에 있어서, 제1 및 제2 연산 증폭기 회로(2,3)를 CMOS 회로에 의해 구성하였지만, 양극형 집적 회로, Bi-CMOS 회로등의 회로 구성에 적당히 변경하여 실시하여도 좋다.In the above embodiment, the first and second operational amplifier circuits 2 and 3 are configured by CMOS circuits. However, the first and second operational amplifier circuits 2 and 3 may be configured by a circuit configuration such as a bipolar integrated circuit or a Bi-CMOS circuit.
상기 증폭기(1)를 전압 폴로어 회로(버퍼), 비반전 증폭기 이외에, 상기의 증폭기(1)를 이용하여 반전 증폭기, 차동 증폭기등의 증폭기나, 가산 회로, 적분기등의 연산기등을 구성한다. 이 경우에 있어서도, 증폭기의 오프셋 전압이 캔슬되기 때문에 정밀도가 좋은 증폭기, 연산기등을 구성할 수 있다.In addition to the voltage follower circuit (buffer) and the non-inverting amplifier, the amplifier 1 is used to configure an amplifier such as an inverting amplifier and a differential amplifier, an arithmetic unit such as an addition circuit, an integrator, etc. using the amplifier 1 described above. Also in this case, since the offset voltage of the amplifier is canceled, an amplifier, arithmetic unit, etc. with high precision can be constituted.
이상 상술한 바와 같이, 청구범위 제1항 내지 제3항 기재의 발명에 의하면, 오프셋 전압, 온도 드리프트를 캔슬할 수 있는 증폭기를 제공할 수 있다.As mentioned above, according to invention of Claim 1 thru | or 3, the amplifier which can cancel offset voltage and temperature drift can be provided.
또한, 청구범위 제4항 기재의 발명에 의하면, 오프셋 전압이 캔슬된 증폭기를 구비하고, 내부 회로의 출력 신호를 정밀도 좋게 출력할 수 있는 반도체 집적 회로 장치를 제공할 수 있다.According to the invention of claim 4, the semiconductor integrated circuit device can be provided with an amplifier whose offset voltage has been canceled and capable of accurately outputting the output signal of the internal circuit.
Claims (4)
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