KR19980066575A - High-speed divider circuit - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야end. TECHNICAL FIELD OF THE INVENTION

고속 동작을 하는 고속 분주회로에 관한 것이다.Speed divider circuit that performs high-speed operation.

나. 발명이 해결하고자 하는 기술적 과제I. Technical Problems to be Solved by the Invention

고속 동작을 할 때 소비전력을 최소화할 수 있는 고속 분주회로를 제공한다.Speed dividing circuit capable of minimizing power consumption when performing high-speed operation.

다. 발명의 해결방법의 요지All. The point of the solution of the invention

고속 분주회로에 있어서 입력신호를 2분주하는 전류모드 D 플립플롭의 분주 출력신호의 스윙전압을 일정하게 유지하면서 고,저전력 소비상태 변화에 대응되게 바이어스전류를 고,저전류상태간에 교호적으로 변화시킨다.In the high-speed divider circuit, the bias current is alternately changed between the high current state and the low current state in correspondence with the high and low power consumption state change while keeping the swing voltage of the divided output signal of the current mode D flip- .

라. 발명의 중요한 용도la. Important Uses of the Invention

고속 분주회로에서 소비전력을 최소화하는데 이용한다.It is used to minimize the power consumption in the high-speed frequency divider circuit.

Description

고속 분주회로High-speed divider circuit

본 발명은 분주회로에 관한 것으로, 특히 고속 동작을 하는 고속 분주회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency divider circuit, and more particularly to a high frequency divider circuit that operates at a high speed.

통상적으로 이동 통신이나 위성 통신등의 단말기에서는 PLL(Phase Locked Loop)방식 주파수 신서사이저(frequency synthesizer)를 사용하고 있다. 이러한 주파수 신서사이저의 예를 도 1로서 도시하였다. 상기 도 1에서 위상비교기(100)는 기준이 되는 입력신호와 분주기(106)의 출력신호간에 위상 비교에 의해 위상차를 검출하여 그에 따른 위상차신호를 발생한다. LPF(Low Pass filter)(102)는 위상비교기(100)에서 발생되는 위상차신호를 루프 필터링(loop filtering)하여 위상차에 대응하는 레벨을 가지는 직류전압을 VCO(Voltage Controlled Oscillator)(104)에 인가한다. VCO(104)는 LPF(102)로부터 인가되는 직류전압 레벨에 따라 주파수가 가변되는 신호를 발진하여 출력한다. 분주기(106)는 M 분주회로(108)와 N/M 분주회로(110)로 구성되며 VCO(104)의 출력신호를 차동의 클럭신호 CLK,로 입력하여 N분주한다.(여기서 M,N은 0이 아닌 자연수임) 이러한 분주기(106)의 출력신호는 위상비교기(100)에 인가된다. 상기 M 분주회로(108)와 N/M 분주회로(110)는 VCO(104)의 출력신호를 그대로 입력하여 분주하므로 고속 동작이 요구되는 동기식 분주기이다. 이에따라 M 분주회로(108)와 N/M 분주회로(110)는 트랜지스터와 저항으로 구성되는 전형적인 전류모드 로직(current mode logic)을 사용하는 고속 분주회로가 이용된다.Generally, a PLL (Phase Locked Loop) frequency synthesizer is used in a mobile communication terminal or a satellite communication terminal. An example of such a frequency synthesizer is shown in Fig. In FIG. 1, the phase comparator 100 detects a phase difference between a reference input signal and an output signal of the frequency divider 106 to generate a phase difference signal according to the phase difference. A low pass filter (LPF) 102 performs a loop filtering of a phase difference signal generated in the phase comparator 100 to apply a DC voltage having a level corresponding to the phase difference to a VCO (Voltage Controlled Oscillator) 104 . The VCO 104 oscillates and outputs a signal whose frequency is variable according to the DC voltage level applied from the LPF 102. [ The frequency divider 106 includes an M frequency divider circuit 108 and an N / M frequency divider circuit 110 and outputs an output signal of the VCO 104 as a differential clock signal CLK, (Where M, N is a natural number other than 0). The output signal of the frequency divider 106 is applied to the phase comparator 100. [ The M divider circuit 108 and the N / M divider circuit 110 are a synchronous frequency divider that inputs and divides the output signal of the VCO 104 as it is and requires a high-speed operation. Accordingly, the M frequency divider circuit 108 and the N / M frequency divider circuit 110 use a fast frequency divider circuit using typical current mode logic composed of transistors and resistors.

도 2는 이러한 고속 분주회로, 즉 상기한 M 분주회로(108)와 N/M 분주회로(110)의 회로도를 예를들어 보인 것으로, D 플립플롭(200)의 출력단에 레벨 쉬프터(level shifter)(206)가 접속되고, 레벨 쉬프터(206)의 출력단에 다시 D 플립플롭(202)이 접속되며, D 플립플롭(202)의 출력단에 다시 레벨 쉬프터(208)가 접속되는 방식으로 최종 출력단의 D 플립플롭(204)까지 D 플립플롭들(200∼204)과 레벨 쉬프터들(206∼208)이 하나씩 순차적으로 종속 접속되어 구성된다. 이때 D 플립플롭들(200∼204) 각각은 상기한 바와 같이 전류모드 로직으로 구성하며, 분주할 신호를 차동의 클럭신호 CLK,로 입력하여 2분주 출력하는데, 비반전출력 Q는 반전 데이터입력에 귀환 입력되고 반전출력는 비반전 데이터입력 D에 귀환 입력된다. 그리고 D 플립플롭들(200∼204)과 레벨 쉬프터들(206∼208)에는 바이어스(bias)전류를 설정하기 위한 바이어스전압 Vnb가 인가된다. 또한 레벨 쉬프터들(206∼208)은 전류모드 로직으로 ECL(Emitter Coupled Logic)회로인 D 플립플롭들(200∼204)의 두입력, 예를들어 비반전 데이터입력 D와 비반전 클럭입력 CLK가 하드웨어 구조상 토템 폴(totem pole) 구조가 되므로 필요한 것이다. 즉, 비반전 데이터입력 D와 비반전 클럭신호 CLK는 같은 논리 하이 또는 로우라 하더라도 다른 전압 레벨을 가진다.2 shows a circuit diagram of such a high-frequency divider circuit, that is, the M divider circuit 108 and the N / M divider circuit 110. A level shifter is connected to the output terminal of the D flip- The D flip flop 202 is connected to the output terminal of the level shifter 206 and the level shifter 208 is connected again to the output terminal of the D flip flop 202, The D flip-flops 200 to 204 and the level shifters 206 to 208 are cascade-connected to the flip-flop 204 one by one. At this time, each of the D flip-flops 200 to 204 is configured in the current mode logic as described above, and the divided signals are divided into differential clock signals CLK, And the non-inverted output Q is outputted as the inverted data input And the inverted output Is fed back to the non-inverted data input D. A bias voltage Vnb for setting a bias current is applied to the D flip-flops 200 to 204 and the level shifters 206 to 208. In addition, the level shifters 206-208 are current-mode logic devices that receive two inputs of the D flip-flops 200-204 as ECL (Emitter Coupled Logic) circuits, for example, noninverting data input D and non-inverting clock input CLK It is necessary because it is totem pole structure in hardware structure. That is, the non-inverted data input D and the non-inverted clock signal CLK have different voltage levels even if they are the same logic high or low.

이러한 D 플립플롭들(200∼204) 각각에 의해 2분주가 이루어지고, 최종단의 D 플립플롭(204)으로부터 M분주 또는 N/M분주된 신호가 출력된다. 이때 예를들어 N/M 분주회로(110)인 경우 최종단의 D 플립플롭(204)은번째 단이 된다.The D flip flops 200 to 204 each divide by 2, and the M divided or N / M divided signals are output from the D flip flop 204 at the final stage. For example, in the case of the N / M divider circuit 110, the D flip flop 204 of the final stage The second stage.

그리고 상기한 D 플립플롭들(200∼204)은 모두 서로 동일하게 구성되는데, 예를들어 첫 번째단의 D 플립플롭(200)의 구성을 도 3으로 도시하였다. 상기 도 3에서 비반전 출력 Q1과 반전 출력은 D 플립플롭들(200∼204)중에 레벨 쉬프터(206)의 입력단에 접속되는 D 플립플롭(200)의 출력임을 나타낸다. 그리고 트랜지스터들(Q11∼Q16)로 구성하는 제1전류모드 로직(300)과 트랜지스터들(Q21∼Q26)로 구성하는 제2전류모드 로직(302)은 서로 전류모드 차분쌍(differential pair)을 이루며 차동의 클럭신호 CLK,와 반전 귀환 입력하는 분주 출력 Q1,의 차동상태에 의해 2분주 출력을 발생한다. 그리고 전원전압 Vdd과 트랜지스터쌍들(Q13과 Q14, Q15와 Q16, Q23과 Q24, Q25와 Q26)의 콜렉터간에 각각 하나씩 접속된 저항들(R1∼R4)은 부하(load)저항이며, 전류원들(304,306)에 의한 바이어스전류가 일정하게 흐른다. 이때 제1,제2전류모드 로직(300,302)에 각각 하나씩 접속되는 전류원들(304,306)은 바이어스 전압 Vnb에 의해 설정되는 바이어스전류를 항상 일정하게 공급하고 있다.The D flip-flops 200 to 204 are all configured to have the same configuration. For example, the configuration of the D flip-flop 200 at the first stage is shown in FIG. In FIG. 3, the non-inverted output Q1 and the inverted output Flip-flop 200 connected to the input terminal of the level shifter 206 among the D flip-flops 200 to 204. [ The first current mode logic 300 including the transistors Q11 to Q16 and the second current mode logic 302 including the transistors Q21 to Q26 form a current mode differential pair with each other The differential clock signal CLK, And the divided output Q1, And outputs the divided output in two. The resistors R1 to R4 connected between the power supply voltage Vdd and the collectors of the transistor pairs (Q13 and Q14, Q15 and Q16, Q23 and Q24, Q25 and Q26) are load resistors, 304 and 306 are constantly flowing. At this time, the current sources 304 and 306 connected to the first and second current mode logic 300 and 302, respectively, always supply the bias current set by the bias voltage Vnb constantly.

이러한 상태에서 트랜지스터쌍(Q11,Q12), 트랜지스터쌍(Q21,Q22), 트랜지스터쌍(Q13,Q14), 트랜지스터쌍(Q15,Q16), 트랜지스터쌍(Q23,Q24), 트랜지스터쌍(Q25,Q26) 각각이 스위치로 동작한다. 즉, 비반전 클럭신호 CLK가 하이이고 반전 클럭신호가 로우일 때 트랜지스터들(Q11,Q21)이 온되고 트랜지스터들(Q12,Q22)이 오프되며, 비반전 데이터입력 D가 하이이고 반전 데이터입력가 로우일 때 트랜지스터(Q13)가 온되고 트랜지스터(Q14)가 오프되는 식으로 하여 결국에 전체적으로 D 플립플롭으로 동작한다.In this state, the transistor pair Q11 and Q12, the pair of transistors Q21 and Q22, the pair of transistors Q13 and Q14, the pair of transistors Q15 and Q16, the pair of transistors Q23 and Q24, Each operates as a switch. That is, when the non-inverted clock signal CLK is high and the inverted clock signal The transistors Q11 and Q21 are turned on and the transistors Q12 and Q22 are turned off while the non-inverted data input D is high and the inverted data input The transistor Q13 is turned on and the transistor Q14 is turned off, thereby eventually operating as a D flip flop as a whole.

상기 도 2의 분주회로에 상기한 바와 같은 전류모드 D 플립플롭들(200∼204)를 채용하므로써 고속동작이 가능해진다.By employing the above-described current mode D flip-flops 200 to 204 in the frequency divider circuit of FIG. 2, high-speed operation becomes possible.

한편 상기 도 3의 전류모드 D 플립플롭에 있어서 바이어스전류와 트랜지스터의 콜렉터 저항인 부하저항의 곱이 결국 출력신호의 스윙(swing)전압, 즉 하이레벨과 로우레벨간의 전압이 된다. 이에따라 출력신호의 스윙전압은 바이어스전류와 부하저항에 의해 결정되고, 소비전력은 바이어스전류에 비례한다. 이와 같이 소비전력은 바이어스전류에 비례하는데, 바이어스전류는 바이어스전압 Vnb에 의해 항상 고정되어 있으므로 소비전력도 항상 일정하다.On the other hand, in the current mode D flip-flop of FIG. 3, the multiplication of the bias current and the load resistance, which is the collector resistance of the transistor, eventually results in the swing voltage of the output signal, that is, the voltage between the high level and the low level. Thus, the swing voltage of the output signal is determined by the bias current and the load resistance, and the power consumption is proportional to the bias current. As described above, the power consumption is proportional to the bias current. Since the bias current is always fixed by the bias voltage Vnb, the power consumption is always constant.

그러나 상기한 도 3과 같은 전류모드 D 플립플롭은 출력신호의 논리 레벨에 따라 고전력 소비상태와 저전력 소비상태로 구분할 수 있다. 즉, D 플립플롭의 비반전 출력이 하이레벨일때는 로우레벨일때에 비해 상대적으로 큰 바이어스전류를 필요로 하는 고전류상태, 즉 고전력 소비상태가 된다. 그러므로 D 플립플롭의 비반전 출력이 로우레벨일때는 하이레벨일때에 비해 상대적으로 적은 바이어스전류를 필요로 하는 저전류상태, 즉 저전력 소비상태가 된다. 이러함에도 불구하고 종래에는 바이어스전류가 항상 고전류상태에 맞춰 고정되어 있음에 따라 저전력 소비상태에서도 고전력 소비상태일때와 동일한 양의 바이어스전류가 공급됨에 따라 불필요하게 전력을 소모하여 왔었다. 특히 소비전력은 스위치로서 사용되는 트랜지스터가 온될 때 부하저항에 흐르는 전류에 비례하고 주파수가 높을 수록 단위시간동안 트랜지스터의 온시간이 많아진다. 따라서 결국 이러한 전류모드 D 플립플롭이 고속으로 동작하는 고속 분주회로에 채용함으로써 고속 동작에 따라 더욱 많은 전력소모를 야기시켜 왔었다.However, the current mode D flip-flop as shown in FIG. 3 can be classified into a high power consumption state and a low power consumption state according to the logic level of an output signal. That is, when the non-inverted output of the D flip-flop is at the high level, it is in a high current state, i.e., a high power consumption state, which requires a relatively large bias current as compared with the low level. Therefore, when the non-inverting output of the D flip-flop is at a low level, it becomes a low current state, i.e., a low power consumption state, which requires a relatively small bias current as compared with a high level. In spite of this, conventionally, since the bias current is always fixed to the high current state, the bias current has been consumed unnecessarily due to the supply of the same amount of bias current as in the high power consumption state even in the low power consumption state. Particularly, the power consumption is proportional to the current flowing through the load resistor when the transistor used as a switch is turned on, and the turn-on time of the transistor increases for a unit time as the frequency becomes higher. Therefore, such a current mode D flip-flop is employed in a high-speed frequency divider circuit which operates at a high speed, resulting in higher power consumption due to high-speed operation.

상술한 바와 같이 종래의 고속 분주회로는 고속 동작을 할 때 많은 전력을 소모함에 따라 전지를 사용함에 따라 저전력소비가 요구되는 이동 통신 단말기에 적용하는데 한계가 있었다.As described above, the conventional high-speed frequency dividing circuit consumes a lot of power in high-speed operation, and thus has a limitation in applying to a mobile communication terminal requiring low power consumption as the battery is used.

따라서 본 발명의 목적은 고속 동작을 할 때 소비전력을 최소화할 수 있는 고속 분주회로를 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a high-speed frequency divider circuit capable of minimizing power consumption during high-speed operation.

도 1은 통상적인 PLL방식 주파수 신서사이저의 블록구성도,1 is a block diagram of a conventional PLL type frequency synthesizer,

도 2는 도 1의 분주회로의 회로도,Fig. 2 is a circuit diagram of the frequency divider circuit of Fig. 1,

도 3은 도 2의 D 플립플롭의 구체회로도,3 is a specific circuit diagram of the D flip-flop of FIG. 2,

도 4는 본 발명의 실시예에 따른 분주회로의 회로도,4 is a circuit diagram of a frequency divider circuit according to an embodiment of the present invention,

도 5는 도 4의 D 플립플롭의 구체회로도,FIG. 5 is a specific circuit diagram of the D flip-flop of FIG. 4,

도 6은 도 5의 동작 타이밍도.6 is an operation timing diagram of Fig.

상술한 목적을 달성하기 위한 본 발명은 고속 분주회로에 있어서 입력신호를 2분주하는 전류모드 D 플립플롭의 분주 출력신호의 스윙전압을 일정하게 유지하면서 고,저전력 소비상태 변화에 대응되게 바이어스전류를 고,저전류상태간에 교호적으로 변화시킴을 특징으로 한다.According to an aspect of the present invention, there is provided a high-speed divider circuit comprising: a high-frequency divider circuit for dividing an input signal into two, a current mode D flip- High, and low current states.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 구체적인 회로 구성, 소자나 부품의 종류 또는 갯수 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description and accompanying drawings, numerous specific details are set forth in order to provide a more thorough understanding of the present invention, such as the specific circuit configuration, the type or number of elements or components, and the like. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Further, the detailed description of known functions and configurations that may unnecessarily obscure the gist of the present invention will be omitted.

도 4는 본 발명의 실시예에 따른 분주회로의 회로도를 보인 것으로, 전술한 도 2의 회로와 달리 제어신호 발생회로들(410∼414)을 추가하고 전류모드 로직인 D 플립플롭들(400∼404)을 도 5와 같이 구성한 것이다. 도 4에서 D 플립플롭들(400∼404)과 레벨 쉬프터들(406∼408)의 연결은 전술한 도 2에서와 동일하다. 다만, D 플립플롭들(400∼404) 각각의 비반전 및 반전 클럭입력단에 제어신호 발생회로들(410∼414) 각각의 입력단이 하나씩 공통으로 접속되어 있다. 제어신호 발생회로들(410∼414)은 각각 대응하는 D 플립플롭의 분주할 신호를 차동의 클럭신호 CLK,로 입력하여 분주 출력의 논리 레벨의 교호적인 변화에 따라 고,저전력 소비상태를 교호적으로 나타내는 차동의 제1,제2제어신호,를 발생하여 대응하는 D 플립플롭에 인가한다.4 is a circuit diagram of a frequency divider circuit according to an embodiment of the present invention. Unlike the circuit of FIG. 2 described above, the D flip flops 400-420, which are current mode logic, 404) as shown in FIG. In FIG. 4, the connection of the D flip-flops 400 to 404 and the level shifters 406 to 408 is the same as in FIG. 2 described above. However, input terminals of the control signal generating circuits 410 to 414 are commonly connected to the non-inverting and inverting clock input terminals of the D flip-flops 400 to 404, respectively. The control signal generating circuits 410 to 414 respectively output the frequency division signals of the corresponding D flip-flop to the differential clock signals CLK, And outputs the first and second differential signals < RTI ID = 0.0 > 1 < / RTI > of differential < RTI ID = 0.0 > , And applies it to the corresponding D flip-flop.

여기서 제어신호 발생회로들(410∼414)로부터 각각 발생되는 제1,제2제어신호는 주기가 각각 다르므로 첫 번째단의 제어신호 발생회로(410)의 제1,제2제어신호는,로, 두 번째단의 제어신호 발생회로(412)의 제1,제2제어신호는,로, 최종단의 제어신호 발생회로(414)의 제1,제2제어신호는,로 구분하였다. 그러므로,의 n은 전술한 도 1의 N/M 분주회로(110)인 경우이 된다.Here, since the first and second control signals generated from the control signal generating circuits 410 to 414 have different periods, the first and second control signals of the first-stage control signal generating circuit 410 are , The first and second control signals of the control signal generating circuit 412 of the second stage are , , The first and second control signals of the control signal generating circuit 414 at the final stage are , Respectively. therefore , N of the N / M divider circuit 110 shown in Fig. 1 .

이때 제어신호 발생회로들(410∼414)은 각각 대응하는 D 플립플롭에 입력되는 차동의 클럭신호 CLK,를 일정 지연시켜 해당 D 플립플롭의 분주 출력의 천이시점으로부터 쉬프트되게 제1,제2제어신호,를 발생한다. 이러한 예를 도 6으로 보였다. 상기 도 6은 편의상 첫 번째단의 제어신호 발생회로(410)로부터 발생되는 제1,제2제어신호,와 두 번째단의 제어신호 발생회로(412)로부터 발생되는 제1,제2제어신호,만을 보인 것이다. 그리고 차동의 클럭신호 CLK,는 첫 번째단의 D 플립플롭(400)과 제어신호 발생회로(410)에 입력되는 상태를 보인 것이고, Q1는 D 플립플롭(400)의 비반전출력이며, Q2는 D 플립플롭(402)의 비반전출력이다. 상기 도 6에서 보는 바와 같이 제1,제2제어신호,는 차동의 클럭신호 CLK,로부터 발생시키므로 D 플립플롭들(400)의 비반전 출력 Q1이 하이레벨일 때, 즉 고전력 소비상태일 때 제1제어신호가 하이로 되고 제2제어신호가 로우로 된다. 이와 반대로 D 플립플롭들(400)의 비반전 출력 Q1이 로우레벨일 때, 즉 저전력 소비상태일 때 제1제어신호가 로우로 되고 제2제어신호가 하이로 된다. 그러므로 이러한 제1,제2제어신호,에 따라 고,저전력 소비상태를 구분할 수 있다. 또한 제1,제2제어신호,의 쉬프트구간t1,t2는 D 플립플롭들(400∼404)의 천이(transition)상태에서 제어신호,가 인가되는 것을 방지함과 아울러 제어신호 발생회로 자체의 지연을 고려한 것이다.At this time, the control signal generating circuits 410 to 414 output the differential clock signals CLK, Flops are shifted from the transition point of the divided output of the corresponding D flip-flop so that the first and second control signals , . An example of this is shown in Fig. 6, the first and second control signals generated from the control signal generating circuit 410 of the first stage, , And the first and second control signals generated from the control signal generation circuit 412 of the second stage , . The differential clock signal CLK, Q1 is the noninverted output of the D flip-flop 400, Q2 is the noninverting output of the D flip-flop 402, and Q2 is the noninverting output of the D flip- Non-inverting output. As shown in FIG. 6, the first and second control signals , The differential clock signal CLK, Inverted output Q1 of the D flip-flops 400 is at a high level, that is, in a high power consumption state, the first control signal < RTI ID = 0.0 > And the second control signal < RTI ID = 0.0 > Becomes low. On the other hand, when the non-inverting output Q1 of the D flip-flops 400 is low level, that is, in the low power consumption state, And the second control signal < RTI ID = 0.0 > Becomes high. Therefore, the first and second control signals , The high and low power consumption states can be distinguished. The first and second control signals , Shift section t1, t2 indicates a transition state of the D flip-flops 400 to 404, , And the delay of the control signal generating circuit itself is taken into consideration.

그리고 차동의 클럭신호 CLK,를 2분주 출력하는 D 플립플롭들(400∼404)은 종래와 달리 도 5와 같이 구성하며, 분주 출력의 스윙전압을 일정하게 유지하면서 제1,제2제어신호,에 의한 고,저전력 소비상태 변화에 대응되게 바이어스전류를 고,저전류상태간에 교호적으로 변화시킨다. 상기 도 5는 편의상 D 플립플롭들(400∼404)중에 첫 번째단의 D 플립플롭(400)의 구성을 보인 것이며, 제1,제2전류모드 로직(500,502)은 전술한 도 3의 제1,제2전류모드 로직(300,302)과 동일하다. 다만, 제1,제2전류원(508,510)에 의한 바이어스전류를 도 3의 제1,제2전류원(304,306)과 달리 제1제어신호에 따라 고,전류상태간에 교호적으로 가변되도록 하고, 제1,제2부하저항부(504,506)의 저항값을 도 3의 부하저항들(R1∼R4)과 달리 제2제어신호에 따라 고,저저항상태간에 교호적으로 스위칭되도록 구성한 것이다.The differential clock signal CLK, The D flip-flops 400 to 404 for dividing the D flip-flops 400 to 404 are configured as shown in FIG. 5, and the first and second control signals , And the bias current is alternately changed between the high and low current states in accordance with the change in the low power consumption state caused by the high current. 5 shows the configuration of the D flip-flop 400 of the first stage among the D flip-flops 400 to 404 for the sake of convenience. The first and second current mode logic 500, , And second current mode logic (300, 302). 3. However, unlike the first and second current sources 304 and 306 in FIG. 3, the bias currents generated by the first and second current sources 508 and 510, And the resistance values of the first and second load resistance sections 504 and 506 are different from those of the load resistors R1 to R4 of FIG. To switch alternately between high and low resistance states.

그러므로 제1,제2전류모드 로직(500,502)은 전류모드 차분쌍을 이루며 차동의 클럭신호 CLK,와 반전 귀환 입력하는 분주 출력의 차동상태 Q1,에 의해 2분주 출력을 발생한다. 그리고 제1,제2전류원(508,510)은 외부로부터 입력되는 바이어스 전압 Vnb에 의해 설정되는 바이어스전류를 제1제어신호에 따른 고,저전력 소비상태 변화에 대응되게 고,저전류상태간에 교호적으로 가변시켜 제1,제2전류모드 로직(500,502)에 제공한다. 이와같이 바이어스전류를 두가지 크기의 전류상태로 가변시키는 것은 본 발명의 기술분야에서 공지된 기술이므로 상세한 설명을 생략한다. 또한 제1,제2부하저항부(504,506)는 각각 전원전압 Vdd와 제1,제2전류모드 로직(500,502)간에 접속되며 제2제어신호에 따른 고,저전력 소비상태 변화에 대응되게 저,고저항상태간에 교호적으로 스위칭된다. 이러한 제1부하저항부(504)는 게이트단자가 접지되어 항상 온상태를 유지하는 P모스 트랜지스터들(M11,M14)과 그에 병렬 연결되고 게이트단자에 인가되는 제2제어신호에 의해 스위칭되는 P모스 트랜지스터들(M12,M13)의 쌍으로 구성된다. 그리고 제2부하저항부(506)는 게이트단자가 접지되어 항상 온상태를 유지하는 P모스 트랜지스터들(M21,M24)과 그에 병렬 연결되고 게이트단자에 인가되는 제2제어신호에 의해 스위칭되는 P모스 트랜지스터들(M22,M23)의 쌍으로 구성된다.Therefore, the first and second current mode logic 500 and 502 form a current mode differential pair and generate differential clock signals CLK, And the differential state Q1 of the divided output to which the inverted feedback is inputted, To generate a two-divided output. The first and second current sources 508 and 510 generate a bias current, which is set by a bias voltage Vnb input from the outside, And provides the first and second current mode logic 500 and 502 with alternately varying between the high and low current states corresponding to the high and low power consumption state changes according to the first and second current mode logic 500 and 502, respectively. It is well known in the technical field of the present invention that the bias current is changed to the two-magnitude current state, so a detailed description thereof will be omitted. The first and second load resistance sections 504 and 506 are connected between the power supply voltage Vdd and the first and second current mode logic 500 and 502, And the low and high resistance states are alternately switched to correspond to the high and low power consumption state changes. The first load resistance section 504 includes p-MOS transistors M11 and M14, which are grounded at their gate terminals and are always in an on state, and a second control signal And a pair of PMOS transistors M12 and M13 which are switched by the PMOS transistors M12 and M13. The second load resistance section 506 includes PMOS transistors M21 and M24 whose gate terminals are grounded and are kept in an ON state, and a second control signal And the PMOS transistors M22 and M23 switched by the PMOS transistors M22 and M23.

이러한 상태에서 고전력 소비상태일때는 제1,제2전류원(508,510)에 의한 바이어스전류가 고전류상태로 됨과 동시에 제1,제2부하저항부(504,506)가 저저항상태로 되고, 고전력 소비상태일때는 바이어스전류가 저전류상태로 됨과 동시에 부하저항부(504,506)가 고저항상태로 된다. 여기서 고전력 소비상태는 전술한 바와 같이 도 5와 같이 구성되는 D 플립플롭의 비반전출력이 하이레벨일때이고 저전력 소비상태는 D 플립플롭의 비반전출력이 로우레벨일때이다. 그리고 바이어스전류량과 부하저항값은 고,저전력 소비상태간에 서로 동일한 비율로 반비례하도록 설정한다. 이하의 설명에서는 예를들어 고전류상태의 바이어스전류량을 I라 하면 저전류상태의 전류량은 I/2로 설정하고, 고저항상태의 저항값을 R이라 하면 저저항상태의 저항값은 R/2로 설정한다. 이때 상기 R은 항상 온상태에 있는 P모스 트랜지스터들(M11,M14,M21,M24) 각각의 등가저항값이고, R/2은 P모스 트랜지스터들(M12,M13,M22,M23)도 온상태가 될 때 P모스 트랜지스터들(M11∼M14,M22∼M23)중에 쌍을 이루는 P모드 트랜지스터들의 병렬합성 등가저항값이다.In this state, when the high power consumption state, the first and second current sources 508 and 510 cause the bias current to be in a high current state and the first and second load resistance portions 504 and 506 to be in a low resistance state. The bias current flows into the low current state and the load resistance sections 504 and 506 become the high resistance state. Here, the high power consumption state is when the non-inverted output of the D flip-flop constructed as shown in FIG. 5 is high level and the low power consumption state is when the non-inverted output of the D flip flop is low level. And the bias current amount and the load resistance value are set to be inversely proportional to each other between the high and low power consumption states. In the following description, for example, if the amount of bias current in the high current state is I, the amount of current in the low current state is set to I / 2 and the resistance value in the high resistance state is R, Setting. At this time, R is an equivalent resistance value of each of the PMOS transistors M11, M14, M21, and M24 that are always on, and R / 2 is an equivalent resistance value of the PMOS transistors M12, M13, M22, Is a parallel synthetic equivalent resistance value of P-mode transistors which form a pair in the PMOS transistors M11 to M14 and M22 to M23 when the PMOS transistors M11 to M14 are turned on.

상기와 같은 상태에서 제1제어신호가 하이일때는 고전력 소비상태로서 D 플립플롭이 로우에서 하이로 천이할 때 큰 전류가 필요한 상태이다. 이때 바이어스전류는 고전류상태로서 I가 흐르고 P모스 트랜지스터들(M12,M13,M22,M23)은 온상태가 되므로 항상 온상태에 있는 P모스 트랜지스터들(M11,M14,M21,M24)과 병렬상태가 되어 부하저항값은 저저항상태인 R/2가 된다. 이때 항상 온상태에 있는 P모스 트랜지스터들(M11,M14,M21,M24)의 드레인-소스간의 전압강하와 바이어스전류 I에 의해 스윙전압 Vs가 결정된다. 이와달리 제1제어신호가 로우일때는 저전력 소비상태로 바이어스전류는 I/2가 흐르고 P모스 트랜지스터들(M12,M13,M22,M23)은 오프상태가 되므로 부하저항값은 P모스 트랜지스터들(M11,M14,M21,M24)에 의한 등가저항값만이 나타나므로 R이 된다. 이때 바이어스전류가 1/2로 되는 반면에 부하저항값이 2배로 되므로 P모스 트랜지스터들(M11,M14,M21,M24)의 드레인-소스 전압이 고전력 소비상태와 마찬가지로 스윙전압 Vs만큼 유지하게 된다.In the above state, Is high, a high current is required when the D flip-flop transitions from low to high as a high power consumption state. At this time, since the bias current flows in the high current state I and the PMOS transistors M12, M13, M22, and M23 are turned on, they are in parallel with the PMOS transistors M11, M14, M21, And the load resistance value becomes R / 2 which is a low resistance state. At this time, the swing voltage Vs is determined by the voltage drop between the drain and the source of the PMOS transistors M11, M14, M21, and M24 that are always on and the bias current I. Alternatively, the first control signal The bias current flows through I / 2 while the PMOS transistors M12, M13, M22 and M23 are turned off in the low power consumption state, so that the load resistance value becomes the PMOS transistors M11, M14, M21 and M24 ), So that it becomes R. At this time, the bias current is halved while the load resistance value is doubled, so that the drain-source voltage of the PMOS transistors M11, M14, M21, and M24 is maintained at the swing voltage Vs as in the high power consumption state.

따라서 전류모드 D 플립플롭에서 저전력 소비상태일때 스윙전압은 일정하게 유지하면서도 전류를 작게함으로써 소비전력을 최소화할 수 있다. 즉, 기존의 전류모드 D 플립플롭은 고정된 바이어스전류로 입력신호를 분주함에 따라 바이어스전류에 비례하는 전력소모를 야기시켰으나, 본 발명은 전력 소비상태에 따라 바이어스전류를 가변함으로써 소비전력을 최소화한다.Therefore, in the current mode D flip-flop, the power consumption can be minimized by reducing the current while keeping the swing voltage constant in the low power consumption state. That is, the conventional current mode D flip-flop causes power consumption proportional to the bias current as the input signal is fed with a fixed bias current. However, the present invention minimizes power consumption by varying the bias current according to the power consumption state .

상술한 바와 같이 본 발명은 분주 출력신호의 스윙전압은 일정하게 유지하면서도 저전력 소비상태에는 바이어스전류를 작게 하여 소비전력을 최소화함으로써 이동 통신 단말기와 같이 전지에 의해 동작되는 장치에 유용히 사용할 수 있는 잇점이 있다.As described above, the present invention minimizes the power consumption by reducing the bias current in the low power consumption state while maintaining the swing voltage of the frequency division output signal constant, thereby providing an advantage of being usefully used in a device operated by a battery like a mobile communication terminal have.

Claims (9)

고속 분주회로에 있어서,In the high-speed frequency divider circuit, 입력신호를 2분주하는 전류모드 D 플립플롭의 분주 출력신호의 스윙전압을 일정하게 유지하면서 고,저전력 소비상태 변화에 대응되게 바이어스전류를 고,저전류상태간에 교호적으로 변화시킴을 특징으로 하는 고속 분주회로.The bias current is alternately changed between the high and low current states in correspondence with the high and low power consumption state changes while maintaining the swing voltage of the divided output signal of the current mode D flip flop which divides the input signal by two, High speed divider circuit. 고속 분주회로에 있어서,In the high-speed frequency divider circuit, 분주할 신호를 차동의 클럭신호로 입력하여 2분주 출력하며, 분주 출력신호의 스윙전압을 일정하게 유지하면서 차동의 제1,제2제어신호에 따른 고,저전력 소비상태 변화에 대응되게 바이어스전류를 고,저전류상태간에 교호적으로 변화시키는 전류모드 D 플립플롭과,A bias current is generated corresponding to the change of the high and low power consumption states according to the first and second control signals of the differential while keeping the swing voltage of the divided output signal constant, A current mode D flip-flop that alternately changes between high and low current states, 상기 차동의 클럭신호로 입력하여 상기 분주 출력신호의 논리 레벨의 교호적인 변화에 대응되는 고,저전력 소비상태를 교호적으로 나타내는 상기 차동의 제1,제2제어신호를 발생하는 제어신호 발생회로를 구비함을 특징으로 하는 고속 분주회로.And a control signal generating circuit for generating the differential first and second control signals alternately indicating the high and low power consumption states corresponding to the alternate change of the logic level of the divided output signal by the differential clock signal And a high-frequency divider circuit. 제2항에 있어서, 상기 D 플립플롭이,3. The method of claim 2, wherein the D flip- 서로 전류모드 차분쌍을 이루며 상기 차동의 클럭신호와 반전 귀환 입력하는 상기 분주 출력신호의 차동상태에 의해 상기 2분주 출력을 발생하는 제1,제2전류모드 로직과,First and second current mode logic for generating the divided output according to a differential state of the differential clock signal and the divided output signal to be inverted fed back, 외부로부터 입력되는 바이어스 전압에 의해 설정되는 바이어스전류를 상기 제1제어신호에 따른 상기 고,저전력 소비상태 변화에 대응되게 고,저전류상태간에 교호적으로 가변시켜 상기 제1,제2전류모드 로직에 제공하는 제1,제2전류원과,A second current mode logic unit that alternately changes the bias current set by the bias voltage input from the outside to correspond to the high and low power consumption state changes according to the first control signal, The first and second current sources, 상기 제1,제2전류모드 로직에 부하저항으로서 각각 접속되며 상기 제2제어신호에 따른 상기 고,저전력 소비상태 변화에 대응되게 저,고저항상태간에 교호적으로 스위칭되는 제1,제2부하저항부를 구비함을 특징으로 하는 고속 분주회로.First and second loads connected respectively to the first and second current mode logics as load resistors and alternately switched between low and high resistance states corresponding to the high and low power consumption state changes according to the second control signal, And a resistor unit. 제3항에 있어서, 상기 제1,제2전류원 및 상기 제1,제2부하저항부가, 상기 고전력 소비상태일때는 각각 상기 고전류상태 및 상기 저저항상태로 되고, 상기 고전력 소비상태일때는 상기 저전류상태 및 고저항상태로 됨을 특징으로 하는 고속 분주회로.The method of claim 3, wherein when the first and second current sources and the first and second load resistance units are in the high power consumption state, the high current state and the low resistance state, respectively, Current state and a high-resistance state. 제4항에 있어서, 상기 제어신호 발생회로가, 상기 차동의 클럭신호를 일정 지연시켜 상기 D 플립플롭의 분주 출력신호의 천이시점으로부터 일정 기간동안 쉬프트된 시점에 천이되도록 상기 제1,제2제어신호를 발생함을 특징으로 하는 고속 분주회로.5. The D flip-flop according to claim 4, wherein the control signal generating circuit controls the first and second control signals so that the control signal is shifted at a time point shifted from a transition point of the divided output signal of the D flip- And a signal is generated. 제4항 또는 제5항에 있어서, 상기 바이어스전류량과 부하저항값이, 상기 고,저전력 소비상태간에 서로 동일한 비율로 반비례함을 특징으로 하는 고속 분주회로.The high-frequency division circuit according to claim 4 or 5, wherein the bias current amount and the load resistance value are inversely proportional to each other between the high and low power consumption states. 제6항에 있어서, 상기 제1,제2부하저항부가, 각각 전원전압과 상기 제1,제2전류모드 로직간에 접속되고 항상 온상태를 유지하는 P모스 트랜지스터들과 이들에 병렬 접속되어 상기 제2제어신호에 의해 스위칭되는 P모스 트랜지스터들의 쌍으로 구성함을 특징으로 하는 고속 분주회로.7. The semiconductor memory device according to claim 6, wherein the first and second load resistance sections are PMOS transistors connected between a power supply voltage and the first and second current mode logic, respectively, 2 < / RTI > transistors switched by two control signals. 제7항에 있어서, 상기 고전력 소비상태는 상기 D 플립플롭의 비반전출력이 하이레벨일때이고, 상기 저전력 소비상태는 상기 D 플립플롭의 비반전출력이 로우레벨일때임을 특징으로 하는 고속 분주회로.The high-frequency divider circuit according to claim 7, wherein the high-power consumption state is when the non-inverted output of the D flip-flop is at a high level, and the low-power consumption state is when the non-inverted output of the D flip-flop is at a low level. 제8항에 있어서, 상기 저전류상태의 전류량이 상기 고전류상태의 전류량의 1/2이고, 상기 저저항상태의 저항값이 상기 고저항상태의 저항값의 1/2임을 특징으로 하는 고속 분주회로.The high-frequency division circuit according to claim 8, wherein the amount of current in the low-current state is 1/2 of the amount of current in the high-current state and the resistance value in the low-resistance state is 1/2 of the resistance value in the high- .