KR19980066118A - Holdover Circuits and Methods in Synchronous Devices - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속하는 기술분야end. The technical field to which the invention described in the claims belongs
동기식장치Synchronous device
나. 발명이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve
동기식장치에서 홀드오버 기능 및 지터 억제 기능을 가진다.Synchronous devices have holdover and jitter suppression.
다. 발명의 해결 방법의 요지All. Summary of the Solution of the Invention
동기식장치에서 입력 기준 클럭의 상태를 검출하는 위상검출부와 상기 입력 클럭이 허용주파수를 초과하면 상기 입력 기준 클럭을 실패로 판단하고 홀드오버 기능을 수행하는 홀드오버선택부로 구성된다.The synchronous device includes a phase detector for detecting a state of an input reference clock and a holdover selector configured to determine the input reference clock as a failure and perform a holdover function when the input clock exceeds an allowable frequency.
라. 발명의 중요한 용도la. Important uses of the invention
동기식장치에서 허용주파수 임계치 이상인 경우를 검출하여, 홀드오버 기능을 즉시 수행할 수 있다.If the synchronous device detects a case above the allowable frequency threshold, the holdover function can be performed immediately.
Description
본 발명은 동기식장치에서 홀드오버 회로 및 방법에 관한 것으로, 특히 공급되는 클럭의 지터 억제 기능을 가지는 홀드오버 회로 및 방법에 관한 것이다.The present invention relates to a holdover circuit and method in a synchronous device, and more particularly to a holdover circuit and method having a jitter suppression function of a supplied clock.
도1은 종래 동기식장치에서 홀드오버 회로의 구성을 나타내는 도면으로서, 기준클럭수신부101과 위상차검출부102와 제어부103과 D/A변환부104와 VCXO105와 분주기106으로 구성된다.Fig. 1 is a diagram showing the structure of a holdover circuit in a conventional synchronous device, which is composed of a reference clock receiver 101, a phase difference detector 102, a controller 103, a D / A converter 104, a VCXO105, and a divider 106.
도1을 참조하여, 종래 동기식장치에서 홀드오버 회로의 동작을 설명한다. 기준클럭수신부101은 동기기준 클럭을 입력받아 위상차검출부102로 전송한다. 위상차검출부102는 8kHz의 클럭에 동기되어 위상차를 검출하여 제어부103으로 인가한다. 제어부103은 위상차검출부102로부터 검출된 위상차에 대한 데이터를 인가받아, D/A변환부104로 전달한다. D/A변환부1014는 제어부103으로부터 전달되는 디지털 신호를 아날로그신호로 변환하여 VCXO105로 전달한다. VCXO105는 19.44MHz의 클럭을 분주기106으로 공급하고, 마더보더로 공급한다. 분주기106은 19.44MHz의 클럭을 공급받아 분주하여 8kHz의 클럭을 위상차검출부102로 공급한다.Referring to Fig. 1, the operation of the holdover circuit in the conventional synchronous device will be described. The reference clock receiver 101 receives the synchronization reference clock and transmits it to the phase difference detector 102. The phase difference detection unit 102 detects the phase difference in synchronization with a clock of 8 kHz and applies it to the control unit 103. The controller 103 receives data on the phase difference detected by the phase difference detector 102 and transmits the data to the D / A converter 104. The D / A converter 1014 converts the digital signal transmitted from the controller 103 into an analog signal and transmits the analog signal to the VCXO105. The VCXO105 supplies a clock of 19.44 MHz to the divider 106 and to the motherboard. The divider 106 receives a clock of 19.44 MHz, divides the clock, and supplies a clock of 8 kHz to the phase difference detector 102.
상기과 같은 동기기준 클럭 또는 데이터 실패가 발생하면, D/A변환부104는 실패 이전에 인가된 값이 계속적으로 인가되어 VCXO105를 제어하는 홀드오버 기능을 수행한다. 즉, 상기 입력 기준 클럭이 모두 실패시 홀드오버 기능으로 전환되어 상기 기준 클럭이 실패되기 이전의 값을 계속 래치하여 이를 D/A변환부104에 인가한다. 상기 가용 기준 클럭이 복구되었을 때 가용기준 클럭은 ±0 ppm 주파수 편차를 가지는 경우 발진기 캡쳐 범위내 임의의 값에 래치된 상태에서 홀드모드로 진입하였다면 다시 디지털 PLL기능을 수행해야하므로 망 동기 시간이 지연되고, 지터가 증가하는 문제점이 있다. 또한, 작동/보호 유니트 모두 시스템 클럭이 마더보더에 공급되므로 시스템내의 지터가 증가하는 문제점이 있다. 각 타이밍 모드의 주파수허용 임계치 이상에서도 트래킹함으로 망 품질이 저하되는 문제점이 있다.When the synchronization reference clock or data failure as described above occurs, the D / A converter 104 continuously applies a value applied before the failure to perform a holdover function of controlling the VCXO105. That is, when all of the input reference clocks fail, the switch is switched to the holdover function, and the latched value before the reference clock fails is continuously applied to the D / A converter 104. When the available reference clock is restored, if the available reference clock has ± 0 ppm frequency deviation, the network synchronization time is delayed because the digital PLL function must be performed again when the hold mode is entered while latched to any value within the oscillator capture range. And jitter increases. In addition, since the system clock is supplied to the motherboard in both the operation / protection unit, there is a problem in that jitter in the system is increased. There is a problem that the network quality is degraded by tracking even above the frequency tolerance threshold of each timing mode.
따라서, 본 발명의 목적은 동기식장치에서 홀드오버 회로 및 방법을 제공함에 있다.It is therefore an object of the present invention to provide a holdover circuit and method in a synchronous device.
본 발명의 다른 목적은 동기식장치에서 허용주파수 임계치 이상 입력시 홀드 오버 회로 및 방법을 제공함에 있다.Another object of the present invention is to provide a hold over circuit and a method for inputting a threshold frequency threshold or more in a synchronous device.
본 발명의 또 다른 목적은 동기식장치에서 지터를 억제하는 홀드오버 회로 및 방법을 제공함에 있다.It is yet another object of the present invention to provide a holdover circuit and method for suppressing jitter in a synchronous device.
이러한 목적들을 달성하기 위한 본 발명은 동기식장치에서 입력 기준 클럭의 상태를 검출하는 위상검출부와 상기 입력 클럭이 허용주파수를 초과하면 상기 입력 기준 클럭을 실패로 판단하고 홀드오버 기능을 수행하는 홀드오버선택부로 구성되는 것을 특징으로 한다.According to an aspect of the present invention, a phase detector for detecting a state of an input reference clock in a synchronous device and a holdover selection for determining the input reference clock as a failure and performing a holdover function when the input clock exceeds an allowable frequency It is characterized by consisting of parts.
도 1은 종래 동기식장치에서 홀드오버 회로의 구성을 나타내는 도면.1 is a diagram showing the configuration of a holdover circuit in a conventional synchronous device.
도 2는 본 발명의 실시예에 따른 동기식장치에서 홀드오버 회로의 구성을 나타내는 도면.2 is a diagram showing the configuration of a holdover circuit in a synchronous device according to an embodiment of the present invention;
도 3은 본 발명의 실시예에 따른 동기식장치에서 출력 회로의 구성을 나타내는 도면.3 is a diagram showing the configuration of an output circuit in a synchronous device according to an embodiment of the present invention;
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명의 실시예에 따른 동기식장치에서 홀드오버 회로의 구성을 나타내는 도면으로서, 기준클럭수신부101과 위상검출부102와 제어부103과 D/A변환부104와 VCXO105와 분주기106,202와 홀드오버선택 및 판단부200과 TCXO201로 구성된다.FIG. 2 is a block diagram illustrating a holdover circuit in a synchronous device according to an embodiment of the present invention, wherein a reference clock receiver 101, a phase detector 102, a controller 103, a D / A converter 104, a VCXO105, a divider 106, 202, and a holdover circuit are shown in FIG. It consists of a selection and determination unit 200 and TCXO201.
도3은 본 발명의 실시예에 따른 동기식장치에서 출력회로의 구성을 나타내는 도면으로서, 제어부103과 VCXO105와 출력부300으로 구성된다.3 is a diagram showing the configuration of an output circuit in a synchronous device according to an embodiment of the present invention, which is composed of a control unit 103, a VCXO105, and an output unit 300. As shown in FIG.
도2 및 도3을 참조하여, 본 발명의 실시예에 따른 동기식장치에서 홀드오버 회로의 동작을 설명한다. 기준클럭수신부101은 동기기준 클럭을 입력받아 위상차검출부102로 전송한다. 위상차검출부102는 8kHz의 클럭에 동기되어 위상차를 검출하여 제어부103으로 인가한다. 제어부103은 위상차검출부102로부터 검출된 위상차에 대한 데이터를 인가받아, D/A변환부104로 전달한다. D/A변환부104는 제어부103으로부터 전달되는 디지털 신호를 아날로그신호로 변환하여 VCXO105로 전달한다. VCXO105는 19.44MHz의 클럭을 분주기106으로 공급하고, 마더보더로 공급한다. 분주기106은 19.44MHz의 클럭을 공급받아 분주하여 8kHz의 클럭을 홀드오버 선택 및 판단부200으로 공급한다. 홀드오버 선택 및 판단부200은 입력 기준 클럭이 모두 실패하면, 이를 검출하여 홀드오버 모드 진입 여부를 검출한다. TCXO201은 분주되는 8kHz 클럭의 상태를 판단하여 양호하면, 이를 기준 클럭으로 결정한다. TCXO201에서 기준 클럭은 약 ±6ppm의 주파수 편차를 갖고, 디지털 위상 고정 루프 동작을 수행한다. 상기 위상 고정 루프는 약 ±0ppm의 TCXO 주파수와 고정상태를 이루면 더 이상의 위상제어를 중지하고 고정상태를 선언한다. 가용 기준 입력 클럭이 수신되면, 기준 클럭 수신부101은 상기 클럭의 상태를 감시하여 양호하면, TCXO 분주 클럭을 기준 클럭으로 잡고 있던 상태에서 양호한 입력 기준 클럭 절체를 수행하여 디지털 위상 고정 루프 기능을 수행한다. 한편, 제어부103은 동작/보호 유니트의 상태를 감시하여 동작 유니트일 경우에만 제어신호를 버퍼에 인가하여 출력이 송출되도록 한다. 허용 주파수가 임계치 이상일 경우 제어부103에서 이를 검출하여 클럭 실패를 선언하여 홀드오버기능을 즉시 수행한다.2 and 3, the operation of the holdover circuit in the synchronous device according to the embodiment of the present invention will be described. The reference clock receiver 101 receives the synchronization reference clock and transmits it to the phase difference detector 102. The phase difference detection unit 102 detects the phase difference in synchronization with a clock of 8 kHz and applies it to the control unit 103. The controller 103 receives data on the phase difference detected by the phase difference detector 102 and transmits the data to the D / A converter 104. The D / A converter 104 converts the digital signal transmitted from the controller 103 into an analog signal and transmits the analog signal to the VCXO105. The VCXO105 supplies a clock of 19.44 MHz to the divider 106 and to the motherboard. The divider 106 receives a clock of 19.44 MHz, divides the clock, and supplies a clock of 8 kHz to the holdover selection and determination unit 200. If all of the input reference clocks fail, the holdover selection and determination unit 200 detects whether the holdover mode has been entered or not. The TCXO201 determines the state of the divided 8 kHz clock and, if good, determines it as the reference clock. In TCXO201, the reference clock has a frequency deviation of approximately ± 6ppm and performs digital phase locked loop operation. The phase locked loop stops further phase control and declares a locked state when it is locked with a TCXO frequency of about ± 0 ppm. When an available reference input clock is received, the reference clock receiver 101 monitors the state of the clock, and if it is satisfactory, performs the digital phase locked loop function by performing a good input reference clock switching while holding the TCXO divided clock as the reference clock. . On the other hand, the control unit 103 monitors the state of the operation / protection unit to apply the control signal to the buffer only in the case of the operation unit to output the output. If the allowable frequency is greater than or equal to the threshold, the controller 103 detects this and declares a clock failure to immediately perform the holdover function.
상술한 바와 같이 본 발명은 동기식장치에서 홀드오버 모드 진입시 내부 발진기를 이용하여 0ppm 근처에서 주파수 편차를 유지하여 신속히 망 동기가 이뤄진다. 또한, 동작유니트에만 출력이 송출되어 시스템에 지터가 상승되는 것을 억제할 수 있다.As described above, the present invention maintains the frequency deviation near 0 ppm by using the internal oscillator when the synchronous device enters the holdover mode, thereby quickly performing network synchronization. In addition, the output is sent only to the operation unit, thereby suppressing the increase of jitter in the system.
Claims (3)
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Application Number | Priority Date | Filing Date | Title |
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KR1019970001467A KR19980066118A (en) | 1997-01-20 | 1997-01-20 | Holdover Circuits and Methods in Synchronous Devices |
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KR1019970001467A KR19980066118A (en) | 1997-01-20 | 1997-01-20 | Holdover Circuits and Methods in Synchronous Devices |
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KR1019970001467A KR19980066118A (en) | 1997-01-20 | 1997-01-20 | Holdover Circuits and Methods in Synchronous Devices |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990056135A (en) * | 1997-12-29 | 1999-07-15 | 윤종용 | Holdover Control Circuit in Digital Phase Synchronizer |
KR100545501B1 (en) * | 1998-12-04 | 2006-01-24 | 후지쯔 가부시끼가이샤 | Semiconductor integrated circuit |
-
1997
- 1997-01-20 KR KR1019970001467A patent/KR19980066118A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR19990056135A (en) * | 1997-12-29 | 1999-07-15 | 윤종용 | Holdover Control Circuit in Digital Phase Synchronizer |
KR100545501B1 (en) * | 1998-12-04 | 2006-01-24 | 후지쯔 가부시끼가이샤 | Semiconductor integrated circuit |
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