KR19980064019A - 반도체 장치 - Google Patents

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데라이고우지
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가네꼬히사시
닛폰덴키(주)
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Abstract

반도체 장치는 트랜지스터와 보호저항소자를 포함하고 있다. 상기 트랜지스터는 기판의 표면위에 형성된 제1 전도형태의 제1과 제2 불순물 영역들, 즉 소스와 드레인으로 작용하는 영역들과, 게이트 절연층을 통해 제1 과 제2 불순물영역들 사이에 있는 채널영역위에 형성된 게이트 전극을 가지고 있다. 보호저항소자는 제2 불순물영역과는 소정의 거리만큼 떨어져 있으며, 기판의 표면위에 형성된 제1 전도형태의 제3 불순물 영역과, 제2 와 제3 불순물 영역들 사이에 있는 표면영역내의 절연층을 통해서, 기판위에 형성된 제어전극과, 제2 와 제3 불순물 영역들과 접촉상태에 있도록 그들 사이에 있으며, 기판의 표면위에 형성된 제1 전도형태의 웰(well)을 가지고 있다. 제어전극은 제2 불순물 영역에 연결되어 있으며, 웰은 제2 와 제3 불순물 영역들의 불순물 농도보다 더 낮은 농도를 가지고 있다.

Description

반도체 장치
본 발명은 CMOS(Complementary Metal-Oxide Semiconductor) 구조를 가지고 있는 반도체 장치에 관한 것으로서, 특히, 입력/출력 회로로서 동작하는 보호저항소자를 가지고 있는 반도체장치에 관한 것이다.
종래의 반도체 장치는 내부회로를 보호하기 위해서, 입력단자와 내부회로 사이에 배열된 보호저항소자를 가지고 있다. 도3은 이러한 종래의 반도체 장치를 도시하고 있다. 도3을 참조하면, p 형태 웰(5)이 평평한 주요부분(3)을 가지고 있는 p형태 실리콘 기판(1)의 표면내에서 형성되어 있다. n-채널 MOS구조를 가지고 있는 트랜지스터(52)는 p형태 웰(5)내에 형성되어 있다. 제1 n형태 웰(4)은 분리영역에 의해서 p형태 웰(5)로부터 떨어져 형성되어 있다. p채널 MOS 구조를 가지고 있는 트랜지스터(51)는 제1 n형태 웰(4)내에 형성된다.
제2 n 형태 웰(6)은 p 형태 웰(5)의 가까운 곳에 형성된다. 제2 n 형태 웰(6)은 보호회로로서 동작하는 보호저항소자(53)의 확산막으로 작용한다. 각각의 영역들은 선택적 산화과정 즉 LOCOS(LOcal Oxidation of Silicon)을 통해 기판(1)위에 선택적으로 형성된 실리콘 산화층(2)에 의해서 분리되어진다. 실리콘 산화층(2)은 기판(1)의 주요표면(3)으로부터 400nm의 깊이를 가지고 있으며, 총 800 nm의 두께를 가지도록 형성된다.
트랜지스터(51)에서는, p+ 형태 소스(12), p+형태 드레인(13)과 n+형태 기판 접촉영역(11)은 제1 n형태 웰(4)과 대응하는 기판(1)의 주요표면(3)내에 형성된다. 폴리실리콘 게이트 전극(22)은 30nm 에서 50 nm의 두께를 가지고 있는 게이트 절연층(21)을 통해 제1 n 형태 웰(4)의 채널 영역(31)내에 형성된다. 측벽(29)은 게이트 전극(22)의 두 면들을 덮을 수 있도록 형성된다.
트랜지스터(52)에서는, n+ 형태 소스(15), 드레인인 n+형태 불순물 영역(16)과 p+형태 기판 접촉영역(14)들이 p 형태 웰(5)에 대응하는 기판(1)의 주요부분(3)내에 형성된다.
폴리실리콘 게이트 전극(24)은 30 nm에서 50nm의 두께를 가지고 있는 게이트 절연층(23)을 통해 p 형태 웰(5)의 채널영역(32)위에 형성된다. 다른 측벽(29)은 게이트 전극(24)의 두 면들을 덮을 수 있도록 형성된다.
보호저항소자(53)에서는, 제2 n 형태 웰(6)이 제1 n형태 웰(4)과 함께 동시에 확산에 의해서 형성된다. 제2 n형태 웰(6)의 n형태 불순물 농도는 저항소자의 저항을 결정하며, 표면영역(33)에서는 1*1015cm-3이 된다. n+형태 불순물 영역(17)은 제2 n형태 웰(6)과 대응하는 기판(1)의 주요부분(3)내에 형성된다. 트랜지스터(52)의 p 형태 웰(5)내에 형성된 불순물 영역(16)은 제2 n형태 웰(6)까지 연장되어 있다.
폴리실리콘 제어전극(26)은 표면영역(33)(채널)내에서 형성되며, 10nm에서 70nm의 두께를 가지고 있는 절연층(25)을 통해서 흐르는 제2 n형태 웰(6)내의 전류에 대한 저항기로서 동작한다. 다른 측벽(29)이 제어전극(26)의 두 면들을 덮을 수 있도록 형성된다.
소스(12), 기판접촉영역(11)과 트랜지스터(51)의 게이트 전극(22)과 보호저항소자(53)의 제어전극(26)은 전원라인(41)에 연결되어 있으며, 고전위의 전원공 급전압인 양의 전압(VDD)은 상기 소자들에게 공급된다. 소스(15), 기판접촉영역(14)과 트랜지스터(52)의 게이트 전극(24)은 GND 라인(44)을 통해서, 낮은 전위의 전원공급인 접지전위(VGND)에 연결되어 있다.
보호저항소자(53)의 불순물 영역(17)과 트랜지스터(51)의 드레인(13)은 입력접촉(42)과 내부회로에 연결되어 있는 출력접촉(43)사이에 연결되어 있다. 즉, 상술된 보호회로는 외부입력과 내부회로사이에서 행(hang)이 되도록 연결되어 있다.
상기 구조에서는, 비정상적인 전압이 외부에서 인가될 때에, 상술한 보호회로는 비정상적인 전압을 GND 라인(44)으로 보내기 위해서, 스냅-백(snap-back) 상태로 설정된다. 내부회로를 구성하는 트랜지스터의 게이트 절연층이 브레이크다운을 일으키기 전에, 스냅-백 상태가 진행중일 때에는, 내부회로가 보호된다.
드레인인 불순물 영역(16)과 트랜지스터(52)의 n+형태 소스(15)는 LDD 구조를 형성하기 위해서, n- 형태 영역(16')과 n-형태 영역(15')에 각각 연결되어 있다. 이와 같이, 보호저항소자(53)에서는, 불순물 영역(17)과 불순물 영역(16)은 각각 제어전극(26)아래에 있는 영역을 통해 n-형태 영역(17')과 n- 형태 영역(16')에 연결되어 있으므로, LDD구조를 형성하게 된다.
이러한 LDD 구조들은 상기 구조들에 인가된 전계를 조절하기 위해서, 불순물 농도 그라디엔트를 평활하게한다. n+형태 영역과 n+형태 소스와 드레인은 동시에 형성되며, n형태 표면 불순물 농도는 5*1020cm-3이다. LDD구조를 형성하고 있는 n- 형태 영역의 표면 불순물 농도는 1*1017cm-3이다.
실리사이드가 형성됨으로써, 소스와 드레인을 형성하는 p+와 n+ 형태 영역들의 각각의 표면에서 고속 작업을 실현하기 위해서, 실리사이드 층(30)은 실리콘 산화층(2)과 대응하는 측벽(29)을 마스크로 이용함으로써, 그리고, 자기정열( self alignment)을 이용함으로써, 형성된다. 이와 같이, 다른 실리사이드 층(30)은 대응하는 측벽(29)을 마스크로 이용함으로써, 각각의 게이트 전극의 상부표면위에서, 자기 정열에 의해 형성된다.
이러한 실리사이드 형성은 CMOS 반도체 장치의 마이크로 패터닝(micropatterning)과 동작속도의 증가와 함께, 필요하게 되었다. 실리사이드 형성 기술에 따라서, 내화 금속층이 소스, 드레인들을 포함하는 실리콘 기판의 표면과 실리콘 게이트 전극의 표면위에 형성되고, MOS트랜지스터를 위해 더 빠른 동작속도를 얻기 위해서, 어닐링(annealing)이 될 때에는, 실리사이드 박층(thin film)이 자기정열에 의해 이러한 표면들 위에 형성되머, 표면저항을 감소시키게 된다.
상술한 바와 같이, 보호저항소자(53)가 기판(1)위에 형성되므로, 트랜지스터(52)의 드레인(16)에 들어가는 신호입력은 보호저항소자(53)를 통과하게 된다. 결과적으로, 드레인(16)에 대한 신호입력이 비정상적인 전압일지라도, 전압강하가 발생하기 때문에, 높은 비정상적인 전압은 트랜지스터(52)에 인가되지 않게 된다.
게이트 전극 구조(제어전극 :26)은 보호저항 소자(53)의 확산막의 표면위에 형성되므로, 실리사이드 형성방법이 이용되더라도, 실리사이드층은 이러한 표면영역내에서 형성되지 않는다. 표면영역의 저항이 감소되는 문제가 해결되기 때문에, 서지(surge) 전압의 피크(peak) 값을 감소시키기에 충분한 소정의 저항은 작은 면적을 가지고 있는 확산막(n형태 웰 :6)에 의해서 얻어진다.
실리사이드 층의 형성을 방지하기 위해서, 소자의 분리영역과 같이 두거운 산화층이 형성돨 수도 있다. 이 경우에서는, 두꺼운 산화층의 끝 부분위에 형성된 새의 부리모양 때문에, 여분의 면적이 필요하게 된다. 산화층은 각 면에서 0.5μm만큼 연장된다. 사실, 단지, 약 10nm에서 70nm의 두께를 가지고 있는 얇은 게이트 절연층은 보호저항소자(53)의 확산막의 표면영역내에 형성되므로, 이러한 여분의 부분은 제거될 수 있다. 결과적으로, 집적도를 증가시키는 일이 가능하게 된다. 또한, 두거운 산화층의 끝 부분에서 결정들의 무질서에 의해서 발생되는 캐리어 트래핑(carrier trapping) 문제가 발생되지 않는다.
보호저항소자(53)의 제어 또는 게이트 전극(26)이 고정된 전위에 있을 때에, 이러한 보호저항소자(53)는 안정된 저항을 가지고 있는 보호저항소자를 형성하게 된다. 좀 더 자세히 설명하자면, 몇몇 절연층들은, 즉, 층간 절연층 또는 패시베이션(passivation)층이 종래의 보호저항소자의 확산막의 표면에 형성된다. 이 경우에서는, n 형태 확산막의 캐리어들과 같은 전자들은 절연층, 즉, 실리콘 산화층에 의헤 트랩된다.(trapped). 저항을 결정하며, 확산막의 표면영역에 흐르는 전류는 변화되며, 출력특성들도 변화한다. 이와는 대조적으로, 보호저항소자(53)의 제어전극(26)이 양의 전위에 있는 VDD에 고정되어 있다면, 이러한 문제는 발생되지 않는다.
보호저항소자(53)는 출력접촉(43 :입력접촉 :42)과 소스로서 동작되는 트 트랜지스터(52)의 불순물 영역(16) 사이에서 형성된다. 이와는 대조적으로, 트랜지스터(51)의 드레인(13)은 보호저항소자(53)를 통해서가 아니라, 직접 입력접촉(42)에 연결되어 있다. 상기 구조에 대한 이유는 다음과 같다. n 채널 MOS 트랜지스터의 다수 캐리어들은 전자들이기 때문에, 그것의 이동도는 크며, 따라서, MOS 트랜지스터는 스냅-백 상태로 쉽게 설정된다. p 형태 웰의 전위(기판의 전위)는 증가하며, ESD 브레이크다운 전압은 감소된다. 이와는 반대로, p 채널 MOS 트랜지스터에서는, 다수의 캐리어들이 홀(holes)이기 때문에, MOS 트랜지스터는 쉽게 스냅-백 상태가 되지 않으며, ESD 브레이크다운 전압은 n 채널 MOS 트랜지스터의 브레이크다운 전압보다 더 높아지게 된다. p 채널 MOS 트랜지스터에 관해서는, 그의 신뢰도는 보호저항소자를 이용함으로써,더욱 개선되어진다.
상술한 종래의 구조는 다음과 같은 문제점들을 가지고 있다. 상기 구조에서는, 보호저항소자(53)의 제어전극(26)이 전원라인(41)이 연결되어 있으며, 고전위 전원공급전압이되는 양의 전압 VDD에 고정되어 있다. 그러므로, 전원라인(41)의 전위가 0에서 VDD로 변하기 때문에, 제2 n형태 웰(6)과 제어전극(260 사이의 전위는 VDD에서 0으로 변화된다. 그리고, n형태 웰도 도한 그에 따라서 변하게 된다. 종래의 구조에서는 설계가 어렵다.
전원라인(41)의 전위가 접지전위와 사실상 같으며, 양의 서지가 GND라인(44)에 인가된다고 가정하자. 이러한 상태에서는, 입력 접촉(420의 전위가 증가할 때에, 스트레스(stress)가 제2 n형태웰(6)과 제어전극(26)사이에 있는 얇은 절연층(25)에 인가된다. 그리고, 절연층(25)에 의해서 캐리어들은 트랩이된다. 캐리어들이 이러한 방법으로 트랩이 될 때에는, 제2 n형태 웰(6)의 저항이 변하게 된다. 가장 나쁜 경우에서는, 제2 n형태 웰(6)과 제어전극(26)사이에 있는 절연층(25)의 브레이크 다운이 발생한다.
종래의 구조에서는, 보호저항소자(53)가 기판(1)위에 형성되기 때문에, 더 높은 전위가 내부회로에 입력된다. 그러므로 서지가 인가될 때에는, 더 높은 전압이 내부회로에 입력되어진다. 그 이유는 보호저항소자(53)으로 흐르는 전류 때문에 입력되어진다. 이 경우에서는, 내부회로가 보호되지 않으며, 가장 나쁜 경우에서는, 내부회로를 구성하는 트랜지스터의 게이트 절연층이 브레이크 다운을 일으키게 된다.
본 발명은 쉽게 설계될 수 있으며, 어떠한 경우에서도, 비정상적인 전압으로부터 보호될 수 있는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 따라, 반도체 기판의 표면위에 형성되어 있으며, 소스와 드레인으로 각각 동작하며, 제1 전도형태로 되어 있는 제1 과 제2 확산막들을 가지고 있는 전계효과 트랜지스터와, 게이트 절연층을 관통하고, 제1 괴 제2 확산막들 사이에 존재하는 영역위에 형성되어 있는 게이트 전극과, 제2 확산막으로부터 소정의 거리만큼 떨어져 있는 반도체 기판의 표면위에 형성되어 있는 제1 전도형태의 제3 확산막을 가지고 있는 저항보호소자와, 제2 와 제3 확산막들 사이에 존재하는 영역내의 절연층을 통해서 반도체 기판위에 형성되어 있는 제어전극과, 제2 와 제3 확산막들과 접촉하기 위해서, 제2 와 제3 확산막들 사이에 존재하는 영역내의 반도체 기판의 표면위에 형성되어 있는 제1 전도형태의 웰로 구성되어 있는 반도체 장치가 제공되어 있으며, 상기 제어전극은 제2 확산막에 연결되어 있으며, 웰은 제2 와 제3 확산막들보다 더 낮은 불순물 농도를 가지고 있다.
도1a는 본 발명의 제1 실시예에 따르는 반도체 장치의 주요부분을 도시한 단면도.
도1b는 도1a에 도시된 반도체 장치를 수정한 장치의 주요부분을 도시한 단면도.
도2a는 도2b의 라인 A-A'를 따라 잘랐을 때의 단면도.
도2b는 본 발명의 제2 실시예에 따르는 반도체 장치의 주요부분을 도시한 도면.
도3은 종래의CMOS의 주요부분을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
117 : 불순물 영역 152 : 트랜지스터
122 : 게이트 전극 129 : 측벽
132 : 채널영역
본 발명은 첨부된 도면을 참조하여 자세히 설명되어질 것이다.
(제1 실시예)
도1a는 본 발명의 제1 실시예에 따르는 반도체 장치의 주요부분을 도시하고 있다. 제1 실시예의 특성은 제어전극(126)이 불순물 영역(117)에 연결되어 있다는 것이다. 이것을 제외하고는, 제1 실시예의 구조는 상술한 바와 같이 종래의 구조와 동일하다.
도3을 참조하면, p 형태 웰(105)은 평평한 주요 표면(103)을 가지고 있는 p-형태실리콘 기판(101)의 표면내에서 형성된다. n 채널 MOS 구조를 가지고 있는 트랜지스터(152)는 p 형태 웰(105)내에서 형성된다. 제1 n형태 웰(104)은 분리영역에 의해서 p 형태 웰(105)로부터 분리되어진다. p채널 MOS구조를 가지고 있는 트랜지스터(151)는 제1 n형태 웰(104)내에서 형성된다.
제2 n형테 웰(106)은 p 형태 웰(105)의 가까운 곳에 형성된다. 제2 n형태 웰(106)은 보호회로를 가지고 있는 보호저항소자(153)의 확산막으로 동작한다. 각각의 영역들은 선택적 산화과정 예를 들면 LOCOS와 같은 산화방법에 의해 기판(101)위에 선택적으로 형성된 실리콘 산화층(102)애 의해 분리되어 진다. 실리콘 산화층(102)은 기판(101)의 주요표면(103)으로부터 400nm의 깊이 까지 확산되어 있다. 그리고, 총 800nm의 두께를 가지도록 형성된다. 제2 n형태 웰(106)은 불순물 영역(116 : 나중에 기술됨)과 상기 영역부근에 있는 불순물 영역(117) 사이에 있는 제어전극(126)아래에 있는 영역내에서 형성된다.
트랜지스터(151)에서는, p+ 형태 소스(112), p+형태 드레인(113)과 n+ 형태 기판접촉 영역(111)은 제1 n형태 웰(104)에 대응하는 기판(101)의 주요표면(103)내에서 형성된다. 폴리실리콘 게이트 전극(122)은 30nm에서 50nm의 두께를 가지고 있는 게이트 절연층(123)을 관통하고, 제1 n형태 웰(104)의 채널 영역(131)위에 형성된다. 측벽(129)은 게이트 전극(122)의 두 면들을 덮을 수 있도록 형성된다.
트랜지스터(152)에서는, n+ 형태 소스(115), 드레인인 n+형태 불순물 영역(116)과 p+ 형태 기판접촉 영역(114)은 p형태 웰(105)에 대응하는 기판(101)의 주요표면(103)내에서 형성된다. 폴리실리콘 게이트 전극(124)은 30nm에서 50nm의 두께를 가지고 있는 게이트 절연층(123)을 관통하고, p형태 웰(105)의 채널 영역(132)위에 형성된다. 다른 측벽(129)은 게이트 전극(124)의 두 면들을 덮을 수 있도록 형성된다.
트랜지스터들(151,152)은 소자분리영역(102)을 사이에 두고 배치될 수 있도록 기판(101)위에 형성된다. 보호저항소자(153)는 트랜지스터(152)에 대해 연속적이 되도록 형성된다.
보호저항소자(153)에서는, 제2 n형태 웰(106)이 제1 n형태 웰(104)과 동시에 확산에 의해서 형성된다. 제1 n형태 웰(106)의 n 형태 불순물 농도는 저항소자의 저항을 결정하며, 표면영역(133)에서 1*1015cm-3이 된다. n+형태 불순물 영역(117)은 제2 n형태 웰(106)과 대응하는 기판(101)의 주요표면(1030내에서 형성된다. 트랜지스터9152)의 p 형태 웰(105)내에 형성된 불순물 영역(116)은 제2 n형태 웰(106)까지 연장되어 있다.
폴리실리콘 제어전극(126)은 표면영역(133 : 채널)내에서 형성된다. 상기 표면영역은 저항기로서 동작하며, 10nm에서 70nm의 두께를 가지고 있는 절연층(125)을 관통하며, 제2 n 형태 웰(106)의 제1 과 제2 불순물 영역(116,117) 사이에 존재한다. 또 다른 측벽(129)은 제어전극(126)의 두 면들을 덮을 수 있도록 형성된다. 보호저항소자(153)에서는, 제어전극(126)이 형성되어 있는 절연층(125)의 아래에 있는 불순물 영역(117)과 표면영역(133)이 MOS트랜지스터를 구성하고 있다.
트랜지스터(151)의 소스(112), 기판 접촉영역(111)과 게이트 전극(122)은 전원라인(141)에 연결되어 있으며, 양의 전압(VDD)은 고전위의 전원공급전압으로서 상기 소자들에 공급된다. 트랜지스터(152)의 소스(115), 기판 접촉영역(114)과 게이트 전극(124)은 GND라인(144)을 통해 저전위의 전원공급전압인 접지전위(VGND)에 연결되어 있다.
제1 실시예에서는, 외부신호가 제어전극(126)과,입력접촉(142)에 연결되어 있는 보호저항소자(153)의 불순물 영역(117) 및 트랜지스터(151)의 드레인에 입력되된다. 트랜지스터(151)의 p+형태 드레인(113)은 내부회로에 연결되어 있는 출력단자(143)에 연결되어 있다.
상기 연결구조에서는, 전원라인(141)의 전위가 접지전위와 사실상 동일할 때에, 양의 서지가 GND 라인(144)에 인가되더라도, 절연층(25)에 인가된다. 그 이유는, 제어전극(126)이 불순물 영역(117)의 전위와 동일한 전위로 설정되기 때문이다. 제2 n형태 웰(106)과 제어전극(126) 간의 전위차이는 최대 약 1/10 VDD이다. 보호저항소자(153)의 저항기로서 동작하는 제2 n형태 웰(106)의 저항의 변화가 작기 때문에, 설계에 도움을 준다.
제2 n형태 웰(106)의 저항변화는 서술될 것이다. 저항기로서 동작하는 제2 n형태 웰(106)의 전기 전도성은 전자들(캐리어들)의 드리프트 전류(drifr current)에 의해 주로 결정된다.
드리프트 전류(Ie)는 다음 수식(1)에 의해 정의된다.
Ie = e·n·μe·F = e·n·ve ...........(1)
이 때, e는 기본적인 전하이며, n은 전자밀도, μe는 전자 이동도, ve는 드리프트 속도, F는 전계를 의미한다. 이 경우에서는, 전계(F)는 ( 드레인/소스전압)/게이트 길이와 동일하다는 것에 주목해야한다.
전자밀도는 제어전극(126)과 제2 n형태 웰(106) 간의 전위차이에 따라 변화된다. 게이트 전압이 드레인 전압보다 더 높을 때에, 전자적층막이 게이트 전극 아래엥 있는 영역내에서 형성되며, 전자 밀도는 그에 따라 증가한다. 좀 더 자세히 설명하자면, 드레인 전압이 게이트 전압에 대해서 변화될 때에, 제어전극(1260아래에 있는 전자밀도는 변화되며, 제2 n 형태 웰(106)내의 드리프트 전류도 변화된다. 결과적으로, 제2 n형태 웰(106)의 전기 전도성은 변화되며, 제2 n형태 웰(106)의 저항도 그에 따라 증가한다.
그러나, 상술한 바와 같이, 불순물 영역(117)의 전위와 동일한 전위로 설정되어 있는 제어전극(126)은 불순물 영역(117)(드레인)에 연결되어 있기 때문에, 제2 n 형태 웰(106)의 저항은 변화되지 않는다.
제1 실시예에 따라, 제어전극(126)은 불순물 영역(117)(드레인)에 연결되어 있기 때문에, 보호저항소자(153)의 저항기로서 동적하는 제2 n형태 웰(106)의 저항은 사실상 변화되지 않는다. 양의 서지가 GND 라인(144)에 인가되더라도, 절연층(125)에는 어떠한 스트레스도 인가되지 않는다.
제1 실시예에서는, 내부회로에 대한 입력이 불순물 영역(116)으로부터 도출되기 때문에, 보호저항소자(153)가 존재하더라도, 반드시 고전위가 내부회로에 인가되지 않는다.
제어전극(126)과 불순물 영역(117)의 연결은 제2 n형태 웰(106)의 영역내에서 형성되는 것이 바람직하다. 이것은 다음과 같은 이유 때문이다. 양의 서지가 GND 라인(144)에 인가될 때에, 연결부분(접촉 부분)이 제2 n형태 웰(106)이 아닌 p형태 영역위에 위치해 있다면, 이러한 p 형태 영역은 훙전위에 고정되어 있기 때문에, 높은 전계가 제어전극(126)과 불순물 영역(117)사이의 연결부분에 인가되어, 그 연결부분을 분리시킨다.
이와는 반대로, 제어전극(126)과 불순물 영역(117)의 연결부분이 제2 n형태 웰(106)의 영역내에서 형성된다면, 제2 n형태 웰(106)과 연결부분은 동일한 전위이기 때문에, 연결부분은 브레이크다운을 발생시키지 않는다.
제1 실시예는 전원공급보호에 사용되며, CMOS 트랜지스터를 가지고 있는 보호회로에 관해서 서술되었지만, 본 발명은 이 사실에만 제한되어 있지 않고 있다. 도1b에 도시된 바와 같이, 도1a에 도시된 구조는 신호출력보호를 위해서 사용된다.
도1b를 참조하면, 소스(112)와 기판접촉영역(111)은 전원라인(141)에 연결되어 있으며, 게이트 전극(122,124)은 입력 점촉(142)에 연결되어 있다. 소스(115)와 기판접촉영역(114)은 GND 라인(144)을 통해, 저전위의 전원공급전압으로 동작하는 접지전위(VGND)에 연결되어 있다. 드레인(113), 불순물 영역(117)과 제어전극(126)은 출력단자(143)에 연결되어 있다.
이러한 구조에서는, 보호저항소자가 입력접촉(142)으로부터 나온 신호에 응답하여, 내부신호를 출력시키는 CMOS 트랜지스터와, 출력단자(143)에서 나온 혼합된 서지에 대해서 보호회로로동작한다.
(제2 실시예)
도2a는 본 발명의 제2 실시예에 따르는 반도체 장치의 주요부분을 도시하고 있다. 제2 실시예의 특징은 제3 n형태 웰(105')이 트랜지스터(152)의 소스(115)아래에 형성된다는 것이다.
도2a를 참조하면, 제1 n형태 웰91040, p 형태 웰(1050과 제2 n형태 웰(106)은 기판(101)의 소자분리를 위해 동작하는 실리콘 산화층(102)에 의해 분리된 영역들 내의 소정의 위치들에서 형성된다. 제2 n형태 웰(106)은 p 형태 웰(105)부근에 위치해 있다.
제2 실시에에서는, 트랜지스터(151, 152)의 형성 영역과 보호저항소자(153)는 가드 링(guard rings: 111 a, 114a)에 의해 각각 둘러싸여져 있다. 가드 링(111a)은 기판(101)의 주죠부분(103)중에서 형성된 n+형태 불순물 영역이며, 가드 링(114a)은 기판(101)의 주죠부분(103)중에서 형성된 p+형태 불순물 영역이다.
도2b에 도시된 바와 같이, 가드링(111a)은 p 채널 MOS구조를 가지고 있는 트랭지스터(151)를 둘러쌀 수 있도록 형성된다. 가드링(111a)은 n채널 MOS구조를 가지고 있는 트랭지스터(152)와 보호저항소자(153)를 둘러쌀 수 있도록 형성된다. 도2a는 도2b의 라인 A-A'를 따라 잘랐을 때의 단면도이다.
전극(도시되지 않음) 와이어들은 실리사이드층(130)을 통해 소스(112), 소스(115)와 드레인(113)을 통해 추출된다. 전극 와이어들은 소정의 크기를 가지고 있는 다수의 접촉들을 통해서 각각의 연결영역들 내에 연결되어 있다. 한 개의 접촉은 각각의 접촉영역의 전체부분을 사실상 덮기 위해서 형성되며, 각각의 전극 와이어들은 대응하는 접촉을 통해서, 서로 연결되어 있다. 이것은 접촉부분들에 있는 전류농도를 조절하며, 전류가 균일하게 흐르도록한다. 그러므로, 더 높은 보호기능을 제공하게 된다.
도2b는 반도체 장치가 p채널을 각각 가지고 있는 두 개의 트랜지스터들과, n 채널을 가각 가지고 있는 두 개의 트랜지스터들과, 두 개의 보호저항소자들로 구성되어 있는 상태를 도시하고 있다. 좀 더 자세히 설명하자면, 가드 링(111a)에 의해 둘러싸여 있는 제1 n형태 웰(104)상의 영역내에서는, 소스(112a)와, 드레인(113), 그리고 게이트 전극(122a)으로 구성된 트랜지스터와 소스(112)와, 드레인(113), 그리고 게이트 전극(122)으로 구성된 트랜지스터(151)가 형성된다.
가드 링(114a)에 의해 둘러싸여 있는 영역내에서는, 소스(115)와, 드레인인 불순물 영역(116), 그리고 게이트 전극(124)으로 구성된 트랜지스터와, 소스(115a)와, 드레인인 불순물 영역(116a), 그리고 게이트 전극(124a)으로 구성된 트랜지스터(151)가 p 형태 웰(105)과 p 형태 웰(105a)상에서 형성된다.
게다가, 불순물 영역(116), 불순물 영역(117)과 제어전극(126)으로 구성된 보호저항소자(153)와, 불순물 영역(116a), 불순물 영역(117)과 제어전극(126a)으로 구성된 다른 보호저항소자(153)는 제2 n형 웰(106)상에서 형성된다.
제2 실시예에서는, 제3 n형태 웰(105')이 n 채널 MOS구조를 가지고 있는 트랜지스터(153)의 소스 아래에 형성된다. 제3 n 형태 웰(105')은 소스(115)보다 더 낮은 불순물 농도를 가지고 있다.
제2 실시예에 따르면, 가드링 구조가 사용되었지만, 제어전극(126)은 제1 실시예에와 같이 불순물 영역(117)에 연결되어 있다. 그러므로, 보호저항소자의 저항기로서 동작하는 제1 n형태 웰(106)의 저항은 사실상 변화되지 않는다. 양의 서지가 GND 라인(144)에 인가되더라도, 절연층(125)에는 스트레스가 가해지지 않는다.
종래의 구조에서는, 서지가 인가될 때에, 더 높은 전압이 내부회로에 입력된다. 그 이유는 보호저항소자로 흐르는 전류에 의해 발생된 전압증가 때문이다. 제2 실시예에서는, 내부회로에 대한 입력은 제1 실시예와 같이 불순물 영역(116)으로부터 도출된다. 그러므로, 보호저항소자(153)가 존재하더라도, 높은 전위가 내부회로에 반드시 인가되지 않는다.
제2 실시예에서는, 제3 n형태 웰(105')이 형성되므로, 보호회로의 안전도가 향상된다. 좀 더 자세히 설명하자면, 이러한 반도체 장치의 보호회로내에서는, 양의 서지가 GND 라인(144)에 인가될 때에, 서지가 다음과 같이 제거될 수 있다.
양의 서지가 GND 라인(144)에 인가될 때에, 트랜지스터(152)의 드레이으로서 동작하는 불순물 영역(116)의 게이트 앤드(end)는 브레이크 다운을 발생시키며, 서지 전류는 입력접촉(142) --- 제2 n형태 웰(106) --- 불순물 영역(1160 --- p형태 웰(105)(기판 1) ---- 기판 접촉(가드링 114a)의 경로를 따라 흐르게 된다.
p 형태 웰(105)의 저항 때문에, 만약, p형태 웰(105)에 흐르는 전류가 증가한다면, p 형태 웰(105)의 전위는 GND 전위보다 더 높게 증가한다. p 형태 웰(1050의 전위가 증가할 때에, 소스(115)와 p 형태 웰(104)에 의해서 형성된 p-n결합(다이오드)의 전위차이는 순방향 바이어스를 형성하기 위해서, 소정의 전위를 초과한다. 이러한 p-n결합이 순방향 바이어스를 형성할 때에, 트랜지스터(152)의 드레인/ p형태 웰/소스에 의해 형성된 기생(parasitic)npn 바이폴라 트랜지스터는 동작되며, 서지는 입력접촉(142) --- 제2 n형태 웰(106) --- 불순물 영역(1160 ---p 형태 웰(105) --- 소스(115)의 경로를 따라 흘러 나간다.
p형태 웰(105)(기판:101)과 트랜지스터(152)사이의 p-n 결합에 있는 소정의 전위가 낮으면 낮을수록, 이러한 p-n결합에서는 브레이크 다운이 더욱 쉽게 일어난다.
만약 제3 n 형태 웰(105')이 소스(115) 아래레 형성되어, 소스(115)의 농도보다 더 낮은 불순물 농도를 가진다면, 더 낮은 전위상태가 제2 n형태 웰(105')과 p 형태 웰(105)(기판 :101)사이에 있는 인터페이스에서 형성된다. 결과적으로, 이러한 인터페이스에서 형성된 다이오드는 순방향 바이어스를 쉽게 형성시키며, 스냅-백 상태를 쉽게 발생시킨다.
본 발명에 따르는 반도체 장치의 구조는 입력보호에만 제한되어 잇는 것이 아니라, 도1a에 도시된 바와 같이 출력보호에도 비슷하게 적용될 수 있다. 상술한 바와 같이, 입력보호회로에 의해서 보호되는 내부회로는 보호저항소자에 연결될 수 있다.
동일한 정도형태를 가진 두 개의 트랜지스터들 중에서 한 개가 상술한 실시예들 중에 배열되어 있지만, 본 발명은 이것에 국한되어 있지 않다. 동일한 전도형태를 가지고 있는 세 개 또는 그 이상의 트랜지스터로 구성된 다수의 트랜지스터들의 어레이들은 병렬로 배열되어 있다.
단지 한 개의 트랜지스터가 사용된다면, 게이트 폭은 증가되어야만 한다. 이것은 소자배열을 무질서하게 하며, 집적도의 증가를 방해하게 된다. 이와는 반대로, 만약 다수의 트랜지스터들이 사용된다면, 집적도는 더욱 향상된다. 이 경우에서는, 보호저항소자에 연결되어 있는 트랜지스터가 스냅-백 상태에 설정되어 있는 동안에, 상기 보호저항소자에 연결되어 있는 트랜지스터가 브레이크 다운을 일으키는 전압보다 더 낮은 전압이 스냅-백 상태가 진행중인 전압으로 되도록 각각의 보호저항소자의 저항이 설정되어야만한다.
좀더 자세히 설명하자면, 보호저항소자가 이와 같이 연결되고, 스냅-백 상태와 브레이크 다운 사이에서 발생된 전압이 스냅-백 상태가 진행되는 전압보다 낮거나 또는 동일하게 설정될 때에, 한 개의 트랜지스터가 다른 트랜지스터가 스냅-백 상태러 들어가기 이전에, 스냅-백 상태로 설정된다 하더라도, 다수의 다른 분리형 트랜지스터들(divisional transistors)은 스냅-백 상태로 설정될 수 있다.
만약 모든 다수의 트랜지스터들이 스냅-백 상태로 설정된다면, 서지는 균일하게 분산될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 전게효과 트랜지스터의 드레인에 대한 신호입력은 보호저항소자를 통과하므로, 상기 신호힙력은 비정상적인 전압을 가지고 있더라도, 전압강하를 발생시키며, 높은 레벨의 비정상적인 전압은 전게효과 트랜지스터에 직접 인가되지 않는다. 저항기로서 동작하는 웰의 저항은 크게 변화되지 않는다. 결과적으로, 보호저항소자의 저항은 쉽게 변화되지 않으며, 따라서, 보호저항소자의 설계는 쉽게 이루어진다.
전원라인의 전위가 사실상 접지전위와 동일할 때에, 양의 서지가 GND 라인에 인가되더라도, 제어전극 아래에 있는 절연층에는 스트레스가 가해지지 않는다. 그리고 캐리어들은 절연층에 의해서 트랩이 되지 않는다. 결과적으로, 웰 저항의 변화는 캐리어 트래핑에 의해 쉽게 변화되지 않으며, 절연층의 브레이크 다운 저항은 개선될 수 있다.
좀더 자세히 설명하자면, 본 발명에 따라, 설계는 더욱 쉽게 되며, 보호회로 기능은 쉽게 방해받지 않는다. 높은 전위가 내부회로에 입력되기 때문에, 내부회로는 어떠한 경우에서도, 보호될 수 있다.

Claims (7)

  1. 반도체 장치에 있어서,
    소스와 드레인으로 각각 동작하며, 반도체 기판(101)의 표면에 형성된 제1 전도형태의 제1 과 제2 확산막들(115,116)과, 게이트 절연층(123)을 관통하여, 상기 제1 과 제2 확산막들 사이의 영역(132)위에 있는 게이트 전극(124)을 포함하고 있는 전계효과 트랜지스터(152)와,
    상기 제2 확산막으로부터 소정의 거리만큼 떨어져 있는 상기 반도체 기판의 상기 표면위에 형성된 제1 전도형태의 제3 확산막(117)과, 상기 제2 와 제3 확산막들 사이에 있는 영역(133)내의 절연층(125)을 통해 상기 반도체 기판위에 형성되어 있는 제어전극(126)과, 상기 제2 와 제3 확산막들과 접촉되기 위해서, 상기 제2 와 제3 확산막들 사이에 있는 상기 영역(133)내에 있는 상기 반도체 기판의 상기 표면위에 형성된 제1 전도형태의 웰(106)을 포함하고 있는 보호저항소자(153)로 구성되어 있으며,
    상기 제어전극은 상기 제2 확산막에 연결되어 있으며, 상기 웰은 상기 제2 와 제3 확산막들의 농도보다 너 낮은 불순물 농도를 가지고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 확산막과 접촉하기 위해서, 그 아래에 형성된 제1 전도형태의 다른 웰을 추가로 포함하고 있으며, 상기 제1 확산막의 농도보다 더 낮은 불순물 농도를 가지고 있는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 전게효과 트랜지스터와 상기 보호저항소자가 형성되어 있는 영역을 둘러싸기 위해서, 상기 반도체 기판의 상기 표면위에 형성된 제2 전도형태의 확산막으로부터 형성된 가드링(111a,114a)을 추가로 포함하고 있는 반도체 장치.
  4. 제1 항에 있어서, 상기 보호저항소자가 스냅-백 상태로 설정되는 전압이, 상기 전계효과 트랜지스터가 브레이크 다운을 일으키는 전압보다 더 낮게 되는 값으로 상기 보호저항소자의 저항이 설정되는 반도체 장치.
  5. 제1 항에 있어서, 상기 제1 에서 제3 확산막들은 연결 인에이블(enable) 영역의 전체 부분을 통해서, 와이어링 전극들과 접촉되어 연결되어 있는 것을 특징으로하는 반도체 장치.
  6. 제1 항에 있어서, 상기 전극과 상기 제3 확산막 사이의 연결부분은 상기 보호저항소자의 상기 웰의 한 영역위에 배열되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치에 있어서,
    게이트 절연층(123)을 통해 반도체 기판(101)위에 형성되어 있는 게이트 전극(124)과, 소스와 드레인으로 각가 동작하며, 상기 게이트 전극 아래의 영역을 사이에 두고 배치되기 위해서, 상기 반도체 기판의 표면위에 형성된 제1 전도형태의 제1 과 제2 확산막들(115,116)을 가지고 있는 전게효과 트랜지스터(152)와,
    상기 제2 확산막에 연결되어 있는 한 개의 끝 부분을 가지고 있는 보호저항소자(153)와,
    상기 보호저항소자의 다른 끝에 연결되어 있으며, 외부 신호입력을 위한 입력접촉(142)과,
    입력외부신호에 응답하여, 한 신호를 출력시키기 위해서, 상기 제2 확산막에 연결되어 있는 출력 단자(143)로 구성되어 있는 것을 특징으로하는 반도체 장치.
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TW (1) TW417161B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911543B1 (ko) * 2006-02-24 2009-08-10 가부시끼가이샤 르네사스 테크놀로지 반도체 벌크 저항소자

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997020348A1 (en) * 1995-11-30 1997-06-05 Micron Technology, Inc. Structure for esd protection in semiconductor chips
JP3317345B2 (ja) * 1999-07-23 2002-08-26 日本電気株式会社 半導体装置
JP3430080B2 (ja) * 1999-10-08 2003-07-28 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6399990B1 (en) * 2000-03-21 2002-06-04 International Business Machines Corporation Isolated well ESD device
JP3467689B2 (ja) * 2000-05-31 2003-11-17 セイコーエプソン株式会社 静電気保護回路が内蔵された半導体装置
US6563175B2 (en) * 2001-09-24 2003-05-13 Texas Instruments Incorporated NMOS ESD protection device with thin silicide and methods for making same
US7638847B1 (en) * 2002-11-14 2009-12-29 Altera Corporation ESD protection structure
JP5210414B2 (ja) * 2011-04-26 2013-06-12 シャープ株式会社 半導体装置
JP6432201B2 (ja) * 2014-03-17 2018-12-05 富士電機株式会社 半導体装置および半導体装置の製造方法
US9344078B1 (en) * 2015-01-22 2016-05-17 Infineon Technologies Ag Inverse current protection circuit sensed with vertical source follower
CN107306129B (zh) * 2016-04-18 2020-09-29 台湾类比科技股份有限公司 集成电路的输出级电路
JP6828588B2 (ja) * 2017-05-22 2021-02-10 株式会社ソシオネクスト 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757363A (en) * 1984-09-14 1988-07-12 Harris Corporation ESD protection network for IGFET circuits with SCR prevention guard rings
JPS61131476A (ja) 1984-11-30 1986-06-19 Fujitsu Ltd 半導体装置
US4763184A (en) * 1985-04-30 1988-08-09 Waferscale Integration, Inc. Input circuit for protecting against damage caused by electrostatic discharge
FR2598852B1 (fr) * 1986-05-16 1988-10-21 Eurotechnique Sa Dispositif de protection d'entree pour circuits integres en technologie cmos.
US5270565A (en) * 1989-05-12 1993-12-14 Western Digital Corporation Electro-static discharge protection circuit with bimodal resistance characteristics
JP2854900B2 (ja) 1989-12-13 1999-02-10 富士通株式会社 半導体装置
DE69231494T2 (de) * 1991-12-27 2001-05-10 Texas Instruments Inc Vorrichtung für ESD-Schutz
FR2689317B1 (fr) * 1992-03-26 1994-06-17 Sgs Thomson Microelectronics Circuit integre constituant un reseau de diodes de protection.
US5838033A (en) * 1993-09-08 1998-11-17 Lucent Technologies Inc. Integrated circuit with gate conductor defined resistor
JPH07161990A (ja) 1993-11-22 1995-06-23 Nec Corp 半導体装置
DE4341170C2 (de) * 1993-12-02 2001-05-03 Siemens Ag ESD-Schutzstruktur für integrierte Schaltungen
JP2737629B2 (ja) 1993-12-28 1998-04-08 日本電気株式会社 Ｃｍｏｓ構成の出力回路を有する半導体装置
US5477413A (en) * 1994-01-26 1995-12-19 Cypress Semiconductor Corp. ESD protection structure for P-well technology
US5576557A (en) * 1995-04-14 1996-11-19 United Microelectronics Corp. Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits
US5623156A (en) * 1995-09-28 1997-04-22 Cypress Semiconductor Corporation Electrostatic discharge (ESD) protection circuit and structure for output drivers
US5701024A (en) * 1995-10-05 1997-12-23 Cypress Semiconductor Corp. Electrostatic discharge (ESD) protection structure for high voltage pins
US5811856A (en) * 1995-11-13 1998-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout of ESD input-protection circuit
US5751042A (en) * 1996-02-15 1998-05-12 Winbond Electronics Corporation Internal ESD protection circuit for semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911543B1 (ko) * 2006-02-24 2009-08-10 가부시끼가이샤 르네사스 테크놀로지 반도체 벌크 저항소자

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