KR19980063892A - Cell base semiconductor device and standard cell - Google Patents
Cell base semiconductor device and standard cell Download PDFInfo
- Publication number
- KR19980063892A KR19980063892A KR1019970066663A KR19970066663A KR19980063892A KR 19980063892 A KR19980063892 A KR 19980063892A KR 1019970066663 A KR1019970066663 A KR 1019970066663A KR 19970066663 A KR19970066663 A KR 19970066663A KR 19980063892 A KR19980063892 A KR 19980063892A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- signal line
- line
- power source
- wiring
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000010410 layer Substances 0.000 description 76
- 239000012535 impurity Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000010374 somatic cell nuclear transfer Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- -1 polycide Inorganic materials 0.000 description 1
- 238000002179 total cell area Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
셀끼리의 신호선 결선(結線)의 자유도를 어느 정도 확보하면서 셀 면적을 축소화한다.The cell area is reduced while securing a degree of freedom of the signal line connection between the cells to some extent.
임의의 조합에 의해 원하는 회로 기능 블록이 구성되는 셀은, 복수의 기본 소자(1, 2), 복수의 기본 소자(1, 2)를 내부 결선시키는 내부 신호선(10), 한 쪽의 양측에 인접하는 셀간에서 상호 접속되며, 기본 소자(1, 2)에 전원 전압을 공급하는 전원선(11, 12)를 구비한다. 내부 신호선(10)은 전원선(11, 12)보다 하층측의 배선층으로 구성되어 있다. 또한, 전원선(11, 12)보다 상층측에 적층되어 있는 신호선용 배선층(도시 생략)은, 서로 다른 셀의 입출력 단자간을 결선시키는 외부 신호선을 구성하고 있다. 이에 의해, 제2층째 이후의 배선층을 전원선으로서 이용할 수 있고, 그 선폭을 종래보다도 가늘게 할 수 있으며, 전원선의 하층측을 유효하게 이용할 수 있으므로, 셀 면적을 축소화할 수 있다.A cell in which a desired circuit function block is formed by any combination includes a plurality of basic elements 1 and 2, an inner signal line 10 for internally connecting the plurality of basic elements 1 and 2, And power supply lines 11 and 12 connected to each other between the cells for supplying the power supply voltage to the basic elements 1 and 2. The internal signal line 10 is composed of a wiring layer on the lower layer side of the power supply lines 11 and 12. Further, a signal line wiring layer (not shown) laminated on the upper layer side of the power source lines 11 and 12 constitutes an external signal line for connecting input and output terminals of different cells. As a result, the second and later wiring layers can be used as a power source line, the line width thereof can be made narrower than in the prior art, and the lower side of the power source line can be effectively utilized, so that the cell area can be reduced.
Description
본 발명은 셀끼리의 신호선 결선의 자유도를 어느 정도 확보하면서, 셀 면적을 축소화할 수 있는 셀 베이스 반도체 장치 및 스탠다드 셀에 관한 것이다.The present invention relates to a cell base semiconductor device and a standard cell capable of reducing a cell area while securing a certain degree of freedom of signal line connection between cells.
종래, 이른바 셀 베이스(또는, 빌딩 블록 방식이라고도 함)의 세미 커스텀(semi-custom) 설계 방법은 ASIC(Application Specific Integrated Circuit) 설계에 널리 채용되고 있다. 이 설계 방법에서는, 라이브러리에 등록되어 있는 공통 설계 자산을 조합시키고, 자동 배치 배선 툴을 사용함으로써 IC 설계의 효율 향상이 도모된다. 셀 베이스 ASIC는, 셀 등록된 단위 논리 회로(또는, 소자 단독이어도 됨)를 조합하여 회로 기능 블록을 구성시키는 스탠다드 셀 방식 및 이미 설계된 회로 기능 블록을 계층 구조로 하여 배치 배선하는 일반 셀 방식으로 크게 나누어진다.Conventionally, a semi-custom design method of a so-called cell base (or a building block method) is widely adopted in the design of ASIC (Application Specific Integrated Circuit). In this design method, the common design assets registered in the library are combined and an automatic layout wiring tool is used to improve the efficiency of the IC design. The cell-based ASIC is a general cell method in which standard cell methods in which circuit functional blocks are combined by combining cell-registered unit logic circuits (or element-independent circuits) and arrangement circuits of already designed circuit function blocks in a hierarchical structure Divided.
도 3 및 도 4는 셀 베이스 ASIC의 설계에 이용되며, 미리 라이브러리에 등록되어 있는 종래의 단위 셀을 예시하는 패턴도이다. 도 3은 2 입력의 NAND 셀, 도 4는 3 입력의 NOR 셀을 나타낸다.3 and 4 are pattern diagrams illustrating a conventional unit cell which is used in the design of a cell-based ASIC and is registered in a library in advance. FIG. 3 shows a 2-input NAND cell, and FIG. 4 shows a 3-input NOR cell.
도 3 및 도 4중, 도면 부호 1은 P 채널 MOS 트랜지스터(이하, PMOS라 함), 2는 N 채널 MOS 트랜지스터(이하, NMOS라 함), 3은 p형 능동 영역, 4는 n형 능동 영역, 5는 게이트 전극, 6은 PMOS(1)의 드레인 영역(p+불순물 확산 영역), 7은 PMOS(1)의 소스 영역(p+불순물 확산 영역), 8은 NMOS(2)의 드레인 영역(n+불순물 확산 영역), 9는 NMOS(2)의 소스 영역(n+불순물 확산 영역), 10은 내부 신호선, 11은 전원 전압 공급선, 12는 GND선(본 발명에서는, 11과 12를 전원선이라고 총칭함)의 각 패턴이다.3 and 4, reference numeral 1 denotes a P-channel MOS transistor (hereinafter referred to as PMOS), 2 denotes an N-channel MOS transistor (hereinafter referred to as NMOS), 3 denotes a p-type active region, Numeral 5 denotes a gate electrode, numeral 6 denotes a drain region (p + impurity diffusion region) of the PMOS 1, numeral 7 denotes a source region (p + impurity diffusion region) of the PMOS 1, (n + impurity diffusion region), 9 a source region (n + impurity diffusion region) of the NMOS 2, 10 an internal signal line, 11 a power supply voltage supply line, 12 a GND line Quot;).
게이트 전극(5)는 예를 들면 제1층째의 폴리실리콘(1PS), 폴리사이드 등으로 구성된다. 각 게이트 전극(5)의 도중에는 입력 단자(TIN)이 설치되어 있다.The gate electrode 5 is composed of, for example, a first layer polysilicon (1PS), a polycide, or the like. An input terminal T IN is provided in the middle of each gate electrode 5.
내부 신호선(10)은 게이트 전극(5) 위에 층간 절연층을 개재하여 적층되는, 예를 들면 제2층째의 폴리 실리콘(2PS), 폴리 사이드, 텅스텐 등의 막으로 구성된다. 내부 신호선(10) 베드의 층간 절연층에 제1 콘택트(1CNT)가 설치되어 있다. 이 1CNT를 통해, 내부 신호선(10)이, PMOS(1)의 드레인 영역(6)과 NMOS(2)의 한 쪽의 드레인 영역(8)에 접속되어 있다. 내부 신호선(10)의 도중에는, 출력 단자(TOUT)가 설치되어 있다.The internal signal line 10 is composed of a film of polysilicon (2PS), polycide, tungsten, or the like, for example, which is laminated on the gate electrode 5 with an interlayer insulating layer interposed therebetween. The first contact 1CNT is provided in the interlayer insulating layer of the inner signal line 10 bed. The internal signal line 10 is connected to the drain region 6 of the PMOS 1 and the drain region 8 of one of the NMOSs 2 through the 1 CNT. In the middle of the internal signal line 10, an output terminal T OUT is provided.
한편, 전원선(11 및 12)는 셀의 상하 부분에서 한 쪽 방향으로 평행하게 배선되며, 이 배선폭이, 종류가 다른 셀 간(이 예에서는, 도 3의 NAND 셀과 도 4의 NOR 셀 사이)에서 통일되어 있다. 이것은, 종류가 다른 셀을 한 쪽 방향으로 배치하는 것만으로 내부의 전원 전압 공급선(11)끼리, GND선(12)끼리가 직렬 접속되기 때문이다. 전원 전압 공급선(11)은, PMOS의 소스 영역에 1CNT를 통해 접속되어 있다. 또한, GND선(12)는 NMOS(2)의 다른 쪽의 소스 영역(9)에 1CNT를 통해 접속되어 있다.On the other hand, the power supply lines 11 and 12 are wired in parallel in one direction at the upper and lower parts of the cell, and the wiring width is different between the different types of cells (in this example, the NAND cell of FIG. 3 and the NOR cell of FIG. ). This is because the internal power supply voltage supply lines 11 and the GND lines 12 are connected in series only by arranging cells of different kinds in one direction. The power supply voltage supply line 11 is connected to the source region of the PMOS via 1 CNT. The GND line 12 is connected to the other source region 9 of the NMOS 2 through 1 CNT.
이처럼 구성되어 있는 단위 셀을 이용한 종래의 셀 베이스 ASIC의 설계에서는, 자동 배치 배선 툴에 고객 사양에 기초한 필요한 기능, 성능 및 제약 조건 등을 부여하면, 이 자동 배치 배선 툴에 의해, 적절한 논리 회로 셀(단위 셀)이 라이브러리로부터 호출되어, 최적의 패턴 설계가 행해진다. 즉, 고객 사양(기능, 성능)을 만족하도록, 종류가 다른 단위 셀을 조합하여 자동 배치한 후, 배치된 각 셀간이 다층 배선에 의해 자동 접속된다.In the design of the conventional cell-based ASIC using the unit cell configured as described above, if necessary functions, performance, and constraint conditions based on the customer specification are given to the automatic placement wiring tool, (Unit cell) is called from the library, and an optimal pattern design is performed. That is, unit cells of different kinds are automatically arranged in combination with each other so as to satisfy the customer specifications (function, performance), and then the arranged cells are automatically connected by the multilayer wiring.
예를 들면, 도 3 및 도 4의 예에서는, 자동 배치한 것만으로 셀열 내부의 전원 전압 공급선(11)끼리, GND선(12)끼리가 각각 상호 접속되며, 상기 자동 배선에서는, 셀간에서 입출력 단자(TIN, TOUT)를 상호 접속시키는 외부 신호선의 배선과, 각 셀열의 전원 전압 공급선(11) 및 각 셀열 GND선(12)를 각각 공통화하는 외부 전원선의 배선이 행해진다.For example, in the examples of FIGS. 3 and 4, the power supply voltage supply lines 11 and the GND lines 12 inside the cell array are mutually connected only by automatic arrangement, and in the automatic wiring, Wiring of an external signal line interconnecting the power supply voltage lines T IN and T OUT and the external power supply line for making the power supply voltage supply line 11 and the cell column GND line 12 of each cell column common are made.
소정 기능의 회로 또는 소자가 미리 인스톨된 단위 셀은, 상술한 바와 같이 고객의 요구에 따라 여러 가지의 회로 기능 블록을 구성하기 위해 제공되므로, 그 설계 단계에서는, 어떠한 회로에도 대응할 수 있도록, 셀간 접속의 배선의 자유도가 큰 것이 요구된다.Since a unit cell in which a predetermined function circuit or element is installed in advance is provided for constituting various circuit functional blocks in accordance with a customer's demand as described above, in the designing step, It is required that the degree of freedom of the wiring of the semiconductor device is large.
구체적으로, 셀간 접속의 배선의 자유도가 크다는 것은, 단위 셀 자신의 패턴이나 접속점이 나중의 외부 신호선의 결선에 장애가 되지 않는 것을 의미한다. 이 때문에, 예를 들면 도 3 및 도 4에서는, 내부 신호선(10), 전원 전압 공급선(11) 및 GND선(12)는 모두 제1층째의 배선층(예를 들면, 텅스텐층)이 사용된다.Specifically, the greater degree of freedom of interconnection of the inter-cell connection means that the pattern or the connection point of the unit cell itself does not interfere with the connection of the external signal line later. 3 and 4, for example, a first-layer wiring layer (for example, a tungsten layer) is used for the internal signal line 10, the power supply voltage supply line 11, and the GND line 12. [
또한, 이러한 배선의 경우에는, 신호 지연의 문제도 고려하지 않으면 안된다. 즉, 가까운 곳을 잇는 신호선은 하층측의 배선을 이용하며, 예를 들면 클록 라인이나 버스 라인과 같은 먼 곳까지 신호를 운반하는 배선은 장애가 적고 배선의 자유도가 높으며 저항이 낮은 상층측의 배선을 이용하는 등, 신호의 종류에 따라 배선층을 구별하여 사용한다.Further, in the case of such a wiring, the problem of signal delay must also be considered. That is, the signal line which is close to the lower layer uses the lower layer wiring. For example, the wiring which carries the signal to the far place such as the clock line or the bus line has a lower degree of freedom of the wiring, The wiring layer is used in accordance with the type of the signal.
한편, 반도체 프로세스의 입장에서는, 배선 구조가 다층으로 이루어질수록, 나중의 프로세스의 용이성을 고려하면 평탄화가 중요해지며, 하층측일수록 막 두께를 얇게 하고, 상층측일수록 두껍게 하는 것이 바람직하다. 아울러, 가공성면에서는, 보다 상층측으로 갈수록 LS(Line and Space) 간격을 넓게 하는 것이 바람직하며, 또한 최하층은 텅스텐막 등의 비교적 고저항의 재료를 어쩔 수 없이 사용하게 되는 경우도 많다.On the other hand, from the standpoint of the semiconductor process, it is preferable that the planarization becomes important as the wiring structure becomes multilayered and the easiness of the later process is taken into account, and the thinner the lower layer and thicker the upper layer. In terms of workability, it is preferable to increase the distance between LS and line (space) to the upper layer side. In addition, the lowest layer often uses a relatively high resistance material such as a tungsten film inevitably.
이상의 관점에 의해, 이 제1층째의 배선층은, 예를 들면, 1 PS, 텅스텐막과 같은 비교적 저항율이 높은 재료로 구성되며, 더욱이 비교적 얇으므로, 인접하는 소자간을 접속하는 내부 배선층으로서 적합하다.From the above viewpoint, the first-layer wiring layer is made of a material having a relatively high resistivity such as 1 PS, a tungsten film, and is relatively thin, so that it is suitable as an internal wiring layer for connecting adjacent elements .
하지만, 대규모의 회로 구성을 취하는 경우가 있는 최근의 셀 베이스 ASIC에서는, 제1층째의 배선층을 셀 내부의 전원선으로 사용함에 따른 불이익이 셀간 배선의 자유도 확보와의 관계에서 상대적으로 커지기 시작했다.However, in recent cell-based ASICs that take a large-scale circuit configuration, the disadvantage of using the first-layer wiring layer as a power source line inside the cell has started to increase relatively in relation to securing the degree of freedom of the inter-cell wiring .
즉, 최근의 IC의 제조 프로세스에서는, 4층, 5층과 같이 배선 구조를 다층화함으로써 배선의 리소스가 증가하고, 이와 함께 배선의 자유도가 증대하고 있다. 또한, 논리 회로의 대규모화 및 고속화에 수반하여, 면적 축소화나 배선 길이의 축소화의 요구가 점점 높아지며, 이전과 같이 셀들 사이에 배선 영역을 설치하지 않고 셀 배선 영역 위에서 대부분의 배선을 행하고 있다.That is, in the recent IC manufacturing process, the wiring structure is made multilayered like the fourth and fifth layers, the resources of the wiring are increased, and the degree of freedom of the wiring is increased. In addition, with the increase in size and speed of the logic circuit, there is a growing demand for reduction in area and reduction in wiring length, and most wiring is performed on the cell wiring region without providing a wiring region between the cells as before.
그런데, 종래의 셀 구조에서는, 시트 저항이 높은 제1층째의 배선층에 의해 셀 내부의 전원선이 구성되어 있으므로, 필연적으로 내부의 전원선폭을 넓게 하지 않을 수 없어, 셀 면적의 축소화가 어려운 실정이었다However, in the conventional cell structure, since the power line inside the cell is constituted by the first-layer wiring layer having a high sheet resistance, it is inevitable to widen the internal power line width, and it is difficult to reduce the cell area
본 발명은 이러한 실정을 감안하여 이루어진 것으로서, 셀끼리의 신호선 결선의 자유도를 어느 정도 확모하면서, 셀 면적을 축소화할 수 있는 셀 베이스 반도체 장치 및 스탠다드 셀을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a cell base semiconductor device and a standard cell capable of reducing the cell area while improving the degree of freedom of signal line connection between cells to some extent.
상술한 종래 기술의 문제점을 해결하고, 상기한 목적을 달성하기 위하여, 본 발명의 셀 베이스 반도체 장치는, 적어도 기본 소자가 미리 형성되어 있는 복수 종류의 셀을 임의로 조합시킴으로써 원하는 회로 기능 블록이 구성되어 있는 셀 베이스 반도체 장치에 있어서, 상기 셀은, 복수의 기본 소자, 상기 복수의 기본 소자를 셀 내부에서 접속시키는 내부 신호선, 및 한 쪽 방향의 양측에 인접하는 셀간에서 상호 접속되며 상기 기본 소자에 전원 전압을 공급하는 전원선을 갖고, 상기 내부 신호선이 상기 전원선보다 하층측의 배선층으로 구성되며, 상기 전원선보다 상층측에 적층되어 있는 신호선용 배선층은 서로 다른 셀의 입출력 단자간을 결선시키는 외부 신호선을 구성하고 있는 것을 특징으로 한다.In order to solve the above-mentioned problems of the prior art and to achieve the above object, a cell-based semiconductor device of the present invention comprises a plurality of types of cells in which at least basic elements are formed in advance, Wherein the cell is connected between a plurality of basic elements, an internal signal line connecting the plurality of basic elements in the cell, and cells adjacent to both sides in one direction, The internal signal line is constituted by a wiring layer on the lower layer side of the power source line and the signal line wiring layer laminated on the upper layer side of the power source line is connected to an external signal line for connecting the input / And the like.
이와 같이, 본 발명의 셀 베이스 반도체 장치에서는, 셀내의 전원선을 내부 신호선보다 상층측의 배선층으로 구성함으로써, 일반적으로 알루미늄 등으로 구성되는 제2층째 이후의 배선층을 전원선으로서 이용할 수 있고, 전원선의 선폭을 종래보다도 좁게 할 수 있다. 또한, 전원선의 하층측에 제1층째의 배선층 패턴이나 콘택트를 형성할 수 있으므로, 셀 면적의 축소화가 용이해진다.As described above, in the cell-based semiconductor device of the present invention, the power line in the cell is constituted by a wiring layer higher in level than the internal signal line, so that the second and subsequent wiring layers generally made of aluminum or the like can be used as a power source line, The line width of the line can be made narrower than in the prior art. Further, since the first layer wiring pattern or contact can be formed on the lower layer side of the power supply line, it is easy to reduce the cell area.
이 결과, 전원선을 종래보다도 상층화하게 되어, 이 의미라면 셀간 배선의 자유도는 약간 저하된다. 하지만, 위에서 기술한 바와 같이 최근의 배선 구조의 다층화에 수반하여 셀간 접속의 자유도가 대폭 증대하고 있는 점을 고려하고 전원선보다 외측에는 내부 신호선을 인출하지 않도록 함으로써, 셀간 접속의 자유도 저하는 그다지 문제가 되지 않으며, 본 발명에 의해, 전원선의 상층화에 의해 셀 면적이 축소화된다고 하는 큰 효과를 얻을 수 있다.As a result, the power supply line is made higher than the conventional one, and if this is the case, the degree of freedom of the inter-cell wiring is slightly lowered. However, as described above, considering the fact that the degree of freedom of inter-cell connection is greatly increased with the recent multilayered wiring structure, taking the internal signal line outside the power line is not taken out, And a large effect of reducing the cell area due to the upper layer of the power source line can be obtained by the present invention.
이러한 셀간 접속의 자유도 확보의 관점에서는, 전원선은 가능한한 하층측의 배선층을 이용하는 것이 바람직하지만, 예를 들면 동일한 기능의 셀이 연속적으로 접속되는 경우에 있어서는, 전원선과 동일한 계층, 혹은 하층측에서 외부 신호선을 배선할 수 있다.From the viewpoint of securing the degree of freedom of inter-cell connection, it is preferable to use the wiring layer on the lower layer side as much as possible. However, when cells having the same function are continuously connected, The external signal line can be wired.
이 경우의 외부 신호선은 전원선과 대략 평행하게 배선되도록, 예를 들면 입출력 단자의 위치를 정해두면, 자유도에는 아무런 문제없이 배선할 수 있다.In this case, the external signal line is wired approximately parallel to the power supply line. For example, if the position of the input / output terminal is determined, wiring can be performed with no problem in the degree of freedom.
본 발명의 스탠다드 셀은, 복수의 기본 소자, 상기 복수의 기본 소자를 셀내에서 접속시키는 내부 신호선, 및 한 쪽 방향의 양측에 인접하는 셀간에서 상호 접속되며 상기 기본 소자에 전원 전압을 공급하는 전원선을 갖는 스탠다드 셀에 있어서, 상기 내부 신호선이 상기 전원선보다 하층측의 배선층으로 구성되어 있는 것을 특징으로 한다.A standard cell of the present invention includes a plurality of basic elements, an internal signal line connecting the plurality of basic elements in a cell, and a power source line connected to each other between adjacent cells in one direction, Wherein the internal signal line is composed of a wiring layer on the lower layer side of the power source line.
도 1은 본 발명의 실시예에 관한 NAND 셀을 도시한 패턴도.1 is a pattern diagram showing a NAND cell according to an embodiment of the present invention.
도 2는 본 발명의 실시예에 관한 NOR 셀을 도시한 패턴도.2 is a pattern diagram showing a NOR cell according to an embodiment of the present invention.
도 3은 종래의 NAND 셀을 도시한 패턴도.3 is a pattern diagram showing a conventional NAND cell.
도 4는 종래의 NOR 셀을 도시한 패턴도.4 is a pattern diagram showing a conventional NOR cell.
도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : PMOS1: PMOS
2 : NMOS2: NMOS
3 : p형 불순물 영역3: p-type impurity region
4 : n형 불순물 영역4: n-type impurity region
5 : 게이트 전극5: gate electrode
6, 8 : 드레인 영역6, 8: drain region
7, 9 : 소스 영역7, 9: source region
10 : 내부 신호선10: Internal signal line
11 : 전원 전압 공급선(전원선)11: Power supply voltage supply line (power supply line)
12 : GND선(전원선)12: GND line (power line)
13 : 콘택트 패드층13: contact pad layer
TIN: 입력 단자T IN : Input terminal
TOUT: 출력 단자T OUT : Output terminal
1CNT, 2CNT, SCNT : 콘택트1 CNT, 2 CNT, SCNT: Contact
다음에, 본 발명에 관한 셀 베이스 반도체 장치 및 스탠다드 셀을 도면을 참조하여 상세히 설명한다.Next, a cell base semiconductor device and a standard cell according to the present invention will be described in detail with reference to the drawings.
도 1 및 도 2는 셀 베이스 ASIC의 설계에 사용되며, 미리 라이브러리에 등록되어 있는 본 실시예에 관한 단위 셀(스탠다드 셀)을 예시하는 패턴도이다.1 and 2 are pattern diagrams illustrating a unit cell (standard cell) according to the present embodiment which is used in designing a cell-based ASIC and which is registered in a library in advance.
본 발명의 스탠다드 셀은 이 패턴도에 특징이 있으며, 본 발명의 셀 베이스 반도체 장치는, 이 패턴도에 예시되는 종류가 다른 셀을 임의로 조합시킴으로써 원하는 회로 기능 블록이 구성되어 있다.The standard cell of the present invention is characterized by this pattern diagram. In the cell base semiconductor device of the present invention, a desired circuit functional block is constituted by arbitrarily combining cells different in the kind illustrated in this pattern diagram.
따라서, 다음의 설명에서는, 본 발명의 요부가 도시되어 있는 도 1 및 도 2의 셀 패턴을 설명함으로써 본 발명의 실시예를 설명한다.Therefore, in the following description, an embodiment of the present invention will be described by explaining the cell patterns of Figs. 1 and 2 in which the main part of the present invention is shown.
도 1은 본 발명의 셀 베이스 ASIC에서의 2 입력의 NAND 셀을 도시하며, 종래예를 도시한 도 3과 대응한다. 또한, 도 2는 본 발명의 셀 베이스 ASIC에서의 3 입력의 NOR 셀을 도시하며, 종래예를 도시한 도 4와 대응한다. 또한, 여기서 도 3 및 도 4에 도시한 종래의 셀과 중복되는 구성은 동일 부호를 부여하여 그에 대한 상세한 설명을 생략한다.1 shows a two-input NAND cell in the cell-based ASIC of the present invention, and corresponds to FIG. 3 showing a conventional example. 2 also shows a 3-input NOR cell in the cell-based ASIC of the present invention, corresponding to FIG. 4 showing a conventional example. 3 and 4 are denoted by the same reference numerals, and a detailed description thereof will be omitted.
도 1 및 도 2에서, 도면 부호 1은 PMOS, 2는 NMOS, 3은 p형 능동 영역, 4는 n형 능동 영역, 5는 게이트 전극, 6은 PMOS(1)의 드레인 영역(p+불순물 확산 영역), 7은 PMOS(1)의 소스 영역(p+불순물 확산 영역), 8은 NMOS(2)의 드레인 영역(n+불순물 확산 영역), 9는 NMOS(2)의 소스 영역(n+불순물 확산 영역), 10은 내부 신호선, 11은 전원 전압 공급선, 12는 GND선(본 발명에서는, 11과 12를 전원선이라고 총칭함)의 각 패턴을 나타낸다.1 and 2, reference numeral 1 denotes a PMOS, 2 denotes an NMOS, 3 denotes a p-type active region, 4 denotes an n-type active region, 5 denotes a gate electrode and 6 denotes a drain region (p + region), 7 is a source region of the PMOS (1) (p + impurity diffusion regions), 8 is the drain of the NMOS (2) region (n + impurity diffusion regions), 9 is the source of the NMOS (2) region (n + impurity 10 is an internal signal line, 11 is a power supply voltage supply line, and 12 is a pattern of a GND line (in the present invention, 11 and 12 are collectively referred to as a power supply line).
또한, 부호 TIN은 입력 단자, TOUT는 출력 단자, 1CNT는 제1 콘택트[제1 배선층과, 소스 영역(7) 또는 드레인 영역(8)과의 접속 구멍]을 나타낸다.Reference symbol T IN denotes an input terminal, T OUT denotes an output terminal, and 1 CNT denotes a first contact (connection hole between the first wiring layer and the source region 7 or the drain region 8).
본 실시예의 셀이 도 3 및 도 4의 종래의 경우와 다른 점은, 첫째, 전원 전압 공급선(11) 및 GND선(12)가 제2층째의 배선층(이하, 제2 배선층이라 함)으로 구성되어 있는 점이다. 구체적으로는, 이 제2 배선층으로서, 예를 들면 제1층째의 Al 배선층(1 AL)이 선택된다. 이 전원선(11, 12)를 제2 배선층으로 구성함으로써, 전원선(11, 12)의 각각의 폭이 이 도면의 경우에 종래의 40%로 가늘게 된다. 또한, 이 전원선(11, 12)의 배선폭은 종래와 마찬가지로 종류가 다른 셀간(본 실시예에서는 도 1의 NAND 셀과 도 2의 NOR 셀간)에서 통일된다.The cell of this embodiment differs from the conventional case of Figs. 3 and 4 in that first, the power supply voltage supply line 11 and the GND line 12 are constituted by a second wiring layer (hereinafter referred to as a second wiring layer) . Specifically, for example, the Al wiring layer (1 AL) of the first layer is selected as the second wiring layer. By configuring the power supply lines 11 and 12 as the second wiring layer, the width of each of the power supply lines 11 and 12 is narrowed to 40% in the case of this figure. In addition, the wiring widths of the power supply lines 11 and 12 are unified in the same manner as in the conventional case between the different types of cells (in this embodiment, between the NAND cell of FIG. 1 and the NOR cell of FIG. 2).
둘째, 이 전원선(11, 12)를 종래보다 상층측의 배선층을 사용함으로써, 트랜지스터(1 또는 2)에 전원 전압을 공급하는 콘택트 구조가 종래와 다르다.Secondly, the contact structure for supplying the power supply voltage to the transistor 1 or 2 is different from that of the prior art by using the upper wiring layer as the power supply lines 11 and 12.
즉, PMOS(1)의 소스 영역(7) 위의 도시하지 않은 절연층 위에, 예를 들면 제2 폴리실리콘막으로 구성되는 콘택트 패드층(13)이 배치되며, 이것이 1CNT를 거쳐 소스 영역(7)에 접속되어 있다. 이 콘택트 패드층(13)은 그 위에 성막되는 도시하지 않은 절연층에 형성되는 제2 콘택트(2CNT)를 거쳐 상층측의 상기 전원 공급선(11)에 접속되어 있다.That is, a contact pad layer 13 composed of, for example, a second polysilicon film is disposed on an insulating layer (not shown) on the source region 7 of the PMOS 1, which is connected to the source region 7 . The contact pad layer 13 is connected to the power supply line 11 on the upper layer side via a second contact 2CNT formed on an insulating layer (not shown) formed thereon.
마찬가지로, NMOS(2)측에서는, 그 소스 영역(9)과 GND선(12)의 사이에는, 각각 절연층을 거쳐 콘택트 패드층(13)이 개재되며, 이 콘택트 패드층(13)은 1CNT를 거쳐 하층측의 소스 영역(9)에 접속되며, 2CNT를 거쳐 상층측의 GND선(12)에 접속된다. 또한, 도 2에서, 도면 부호 SCNT는 1CNT와 2CNT가 콘택트 패드층(13)을 개재하여 중첩된 스택 콘택트의 예를 나타내고 있다.Similarly, on the NMOS 2 side, a contact pad layer 13 is interposed between the source region 9 and the GND line 12 via an insulating layer. The contact pad layer 13 is connected to the GND line 12 through a 1 CNT Is connected to the source region 9 on the lower layer side and is connected to the GND line 12 on the upper layer side via 2CNT. 2, reference numeral SCNT denotes an example of a stack contact in which 1CNT and 2CNT are overlapped with each other via a contact pad layer 13.
셋째, 종래는 전원선이 최하층의 배선층으로 구성되어 있었기 때문에, 이 전원선의 하층측의 영역을 유효하게 이용할 수 없었으나, 본 발명에서는, 전원선을 2층째 이후의 배선층으로 구성함으로써, 이 하층측 영역의 유효 이용을 도모할 수 있게 된 점이다.Thirdly, since the power supply line is conventionally composed of the wiring layer of the lowest layer, the area on the lower side of the power supply line can not be effectively used. However, in the present invention, So that the effective utilization of the area can be promoted.
즉, 종래의 도 3 및 도 4에서는, 동일한 계층의 내부 신호선(10)과의 거리를 확보하기 위하여, 전원선(11, 12)의 내측밖에 배치할 수 없었던 콘택트부(2CNT, SCNT)를 본 실시예에서는 전원선(11, 12)의 바로 아래에 배치하고 있다. 또한, 내부 신호선(10)은 전원선(11, 12)의 바로 아래에서 배선하는 것도 가능해진다.3 and 4 show the contact portions 2CNT and SCNT which can not be disposed outside the power supply lines 11 and 12 in order to secure a distance from the internal signal line 10 of the same layer In the embodiment, it is disposed directly below the power lines 11 and 12. Also, the internal signal line 10 can be wired directly below the power lines 11 and 12.
특별히 도시하지는 않았으나, 이와 같이 구성되어 있는 스탠다드 셀은, 종래와 마찬가지로, 그 배치 배선시에, 고객 사양에 기초하여 다수의 종류를 조합하여 회로 기능 블록을 형성하고, 이 셀간의 입력 단자(TIN)/출력 단자(TOUT)가 더욱 상층측의 제2층째의 Al 배선(2AL), 제3층째의 Al 배선(3AL), …을 사용하여 최적으로 결선된다. 또한, 셀 배선시에 셀열내에서 직렬 접속되는 전원선(11, 12)는 각각 상층측까지 콘택트 플러그나 콘택트 패드층으로 들어올려지고, 상층측의 배선층에 의해 공통화되며, 외부에 인출되어 있다.Although not shown in the drawing, in the conventional standard cell constructed as described above, a circuit functional block is formed by combining a plurality of types on the basis of a customer specification at the time of arrangement wiring, and an input terminal T IN ) / Output terminal (T OUT ) are the second-layer Al wiring 2AL, the third-layer Al wiring 3AL, So that the wiring is optimally wired. The power supply lines 11 and 12 connected in series in the cell row at the time of cell wiring are lifted up to the contact plugs and the contact pad layers up to the upper layer side and commonized by the wiring layer at the upper layer side and drawn out to the outside.
본 실시예의 셀 베이스 ASIC 및 스탠다드 셀은 전원선(11, 12)가 내부 신호선(10)보다 상층측의 배선층으로 구성되어 있으므로, 전원선(11, 12)의 체적 저항율을 변화시키지 않고(또는, 체적 저항율을 낮추면서) 선폭을 가늘게 할 수 있으며, 전원선(11, 12)의 아래에 내부 신호선(10)을 배선할 수 있어, 그 결과, 전체의 셀 면적을 종래보다 축소화할 수 있다. 예를 들면, 도 1 및 도 2의 예에서는, 전원선(11, 12)의 선폭이 종래의 60%, 그 내부 신호선(10)과의 거리가 종래의 40∼50%로 각각 작게 되어, 이 결과, 2할 정도 셀 면적이 축소화된다. 이러한 셀 구조에서는, 전원선(11, 12)와 내부 신호선(10)을 중첩하는 것도 가능하며, 1 AL의 두께에 따라서는 전원선(11, 12)의 폭을 더욱 단축할 수 있는데, 그 경우는 3∼5할의 면적 축소화도 가능하다.The cell base ASIC and the standard cell of the present embodiment are arranged such that the power source lines 11 and 12 are formed as a wiring layer on the upper layer side of the internal signal line 10 so that the volume resistivity of the power source lines 11 and 12 is not changed The line width can be narrowed and the internal signal line 10 can be wired below the power lines 11 and 12. As a result, the total cell area can be reduced as compared with the conventional one. For example, in the examples of Figs. 1 and 2, the line width of the power supply lines 11 and 12 is reduced to 60% of the conventional one and the distance from the internal signal line 10 to the conventional 40 to 50% As a result, the cell area is reduced by about 2%. In this cell structure, the power supply lines 11 and 12 can be overlapped with the internal signal line 10, and the width of the power supply lines 11 and 12 can be further shortened depending on the thickness of 1 AL. In this case, It is also possible to reduce the area by 3 to 50%.
또한, 상기한 설명은, 전원선(11, 12)는 2층째의 배선층을 사용한 경우에 대한 것이었으나, 본 발명은 이에 한정되지 않고, 전원선은 내부 신호선보다 상층측의 배선층을 사용하며, 또한 전원선보다 상층측의 신호선용 배선층은 외부 신호선, 즉 자동 배선할 수 있는 신호선인 것이 요건이다.Although the above description is directed to the case where the power supply lines 11 and 12 use the second wiring layer, the present invention is not limited to this, and the power supply line uses the wiring layer on the upper layer side than the internal signal line, The wiring layer for the signal line on the upper layer side than the power line is an external signal line, that is, a signal line capable of automatic wiring.
따라서, 전원선과 동일한 계층, 또는 하층측에서도 외부 신호선을 존재시켜도 좋다. 이 경우, 배선의 자유도 확보의 관점으로부터는, 상기 외부 신호선은, 전원선과 대략 평행하게 배선되어 있는 것이 바람직하다. 또한, 이 외부 신호선은, 예를 들면 동일한 기능의 셀을 연속적으로 접속시키는 경우에 있어서는, 상기 전원선(11, 12)와 마찬가지로, 신호선 인출 위치와 선폭이 미리 정해지며, 셀을 배치시키는 것만으로 입력 단자(TIN)이 인접 셀의 출력 단자(TOUT)에 자동 접속되는 구성이어도 좋다. 물론, 이 전원선과 동일한 계층 또는 하층측의 외부 신호선은 셀에 미리 형성된 것이 아니라, 자동 배선시에 배선시키는 것이어도 좋다.Therefore, an external signal line may be provided in the same layer as the power line or on the lower layer side. In this case, from the viewpoint of securing the degree of freedom of wiring, it is preferable that the external signal line is wired approximately parallel to the power line. In the case of connecting cells having the same function, for example, to the external signal lines, the signal line lead-out position and the line width are predetermined in the same manner as the power source lines 11 and 12, The input terminal T IN may be automatically connected to the output terminal T OUT of the adjacent cell. It is needless to say that the external signal lines on the same layer or the lower layer side as the power line are not formed in advance in the cell but may be wired in automatic wiring.
위에서 설명한 바와 같이, 본 발명에 관한 셀 베이스 반도체 장치 및 스탠다스 셀에 의하면, 셀끼리의 신호선 결선의 자유도를 어느 정도 확보하면서, 셀 면적을 축소화할 수 있다.As described above, according to the cell-based semiconductor device and the stand-alone cell of the present invention, the cell area can be reduced while securing a degree of freedom of signal line connection between cells.
또한, 전원선의 저저항화가 가능하며, 전압 강하를 작게 할 수 있다.In addition, it is possible to reduce the resistance of the power supply line and reduce the voltage drop.
아울러, 배선층의 하층측의 영역을 유효하게 이용할 수 있다. 즉, 면적 축소화를 위해 이용하는 것 외에, 예를 들면 본 실시예에서와 같이 게이트 전극의 배치 배선의 저항을 저감시키거나, 전원선의 바로 아래에 콘택트를 설치하는 것도 가능해진다.In addition, a region on the lower layer side of the wiring layer can be effectively used. That is, in addition to the use for area reduction, for example, it is possible to reduce the resistance of the arrangement wiring of the gate electrode as in the present embodiment, or to provide a contact just below the power supply line.
Claims (5)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328371A JPH10173055A (en) | 1996-12-09 | 1996-12-09 | Cell-based semiconductor device and standard cell |
| JP96-328371 | 1996-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980063892A true KR19980063892A (en) | 1998-10-07 |
Family
ID=18209509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970066663A KR19980063892A (en) | 1996-12-09 | 1997-12-08 | Cell base semiconductor device and standard cell |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10173055A (en) |
| KR (1) | KR19980063892A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377491B1 (en) * | 2000-03-27 | 2003-03-26 | 가부시끼가이샤 도시바 | Semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110805A (en) | 2000-09-28 | 2002-04-12 | Toshiba Corp | Semiconductor device |
| JP5552775B2 (en) | 2009-08-28 | 2014-07-16 | ソニー株式会社 | Semiconductor integrated circuit |
| KR102083388B1 (en) | 2013-09-24 | 2020-03-02 | 삼성전자주식회사 | Semiconductor device and method of forming the same |
| US9946828B2 (en) | 2014-10-30 | 2018-04-17 | Samsung Electronics Co., Ltd. | Integrated circuit and method of designing layout thereof |
| US9825024B2 (en) | 2015-09-30 | 2017-11-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
| WO2020137746A1 (en) * | 2018-12-26 | 2020-07-02 | 株式会社ソシオネクスト | Semiconductor integrated circuit device |
-
1996
- 1996-12-09 JP JP8328371A patent/JPH10173055A/en not_active Abandoned
-
1997
- 1997-12-08 KR KR1019970066663A patent/KR19980063892A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377491B1 (en) * | 2000-03-27 | 2003-03-26 | 가부시끼가이샤 도시바 | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10173055A (en) | 1998-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0102644B1 (en) | Semiconductor integrated circuit device | |
| US5814844A (en) | Gate array having highly flexible interconnection structure | |
| WO2009130844A1 (en) | Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit | |
| US5321280A (en) | Composite semiconductor integrated circuit device | |
| EP0177336B1 (en) | Gate array integrated device | |
| JP3926011B2 (en) | Semiconductor device design method | |
| US20060027835A1 (en) | Semiconductor integrated circuit device | |
| US4893170A (en) | Semiconductor device with multi-level wiring in a gate array | |
| US5410173A (en) | Semiconductor integrated circuit device | |
| KR100223352B1 (en) | Semiconductor integrated circuit device | |
| US6868001B2 (en) | Semiconductor memory device | |
| JPH0434309B2 (en) | ||
| KR19980063892A (en) | Cell base semiconductor device and standard cell | |
| US4928164A (en) | Integrated circuit device having a chip | |
| JP3115787B2 (en) | Polycell integrated circuit | |
| US5063430A (en) | Semiconductor integrated circuit device having standard cells including internal wiring region | |
| EP0119059B1 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| US4949157A (en) | Large scale integrated circuit | |
| JP2855905B2 (en) | Semiconductor integrated circuit device | |
| JPH0586668B2 (en) | ||
| JP2002009176A (en) | Sram cell and semiconductor integrated circuit incorporating the same | |
| JP3019764B2 (en) | Semiconductor integrated circuit device and multi-stage connection structure of its circuit cells | |
| JPH053252A (en) | Semiconductor integrated circuit device | |
| JP2000277620A (en) | Standard cell and method of laying out power supply wiring using the same | |
| JPH0548052A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |