KR19980060582A - Semiconductor memory device with twin column decoder - Google Patents

Abstract

본 발명은 컬럼 디코더를 컬럼 라인 양쪽에 2개로 구현하여 동작속도를 향상시킨 트윈 컬럼 디코더를 갖는 반도체 메모리 장치에 관한 것으로서, 이를 구현하기 위하여 본 발명의 반도체 메모리 장치는 다수개의 셀 어레이 블럭과, 상기 셀 어레이 블럭 사이에 위치하며 비트라인 센스앰프, 컬럼 트랜지스터등으로 구성된 비트라인 센스앰프 어레이와, 컬럼 어드레스 신호를 프리-디코딩하여 출력하는 컬럼 프리디코딩 수단과, 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 상기 컬럼 트랜지스터의 동작을 제어하는 신호를 전송하는 컬럼 라인들과, 상기 컬럼 라인들의 양끝에 각각 접속되며 상기 컬럼 프리 디코딩 수단의 출력신호에 의해 상기 컬럼 라인들중 어드레스에 의해 선택된 한개의 컬럼 라인을 동시에 인에이블시키는 제 1 및 제 2 컬럼 디코딩 수단을 구비하였다.The present invention relates to a semiconductor memory device having a twin column decoder which improves the operation speed by implementing two column decoders on both sides of a column line. To implement the same, the semiconductor memory device of the present invention includes a plurality of cell array blocks, and A bit line sense amplifier array positioned between the cell array blocks and composed of a bit line sense amplifier and a column transistor, a column predecoding means for pre-decoding and outputting a column address signal, and the bit line sense amplifier and data bus line. Column lines for transmitting signals for controlling the operation of the column transistors for connection and one of the column lines connected to both ends of the column lines and selected by an address among the column lines by an output signal of the column pre decoding means. First and simultaneously enabling column lines Second column decoding means was provided.

Description

트윈 컬럼 디코더를 갖는 반도체 메모리 장치Semiconductor memory device with twin column decoder

일반적으로, 반도체 메모리 소자가 고집적화되어가면서 단위 블럭 셀 어레이(Block Cell Array)의 크기가 증가하여 하나의 컬럼라인에 연결된 셀 블럭(Cell Block)의 수가 증가한다. 이에따라 비트라인센스앰프(Bit Line Sense Amplifier)와 데이타 버스 라인(Data Bus Line)을 연결해 주는 컬럼라인 트랜지스터의 게이트가 컬럼라인에 더욱 많이 연결된다. 이는 컬럼라인이 인에이블될때 부하 커패시터(loading Cap)로 작용하여 칩(chip)의 전반적인 동작속도를 저하시키는 저하시키는 요인이 되었다. 그러면, 첨부된 도면을 참조하여 종래의 문제점에 대해 자세히 살펴보기로 한다.In general, as semiconductor memory devices are highly integrated, the size of a block cell array increases, so that the number of cell blocks connected to one column line increases. Accordingly, more gates of the column line transistors connecting the bit line sense amplifier and the data bus line are connected to the column line. This acts as a loading capacitor when the column line is enabled, which causes a decrease in the overall operating speed of the chip. Next, the conventional problems will be described in detail with reference to the accompanying drawings.

도 1 종래의 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도로서, 메모리 셀 어레이를 구동시키기 위한 컬럼 디코더(120)가 한쪽 끝에만 배치되어 있는 방법을 사용하고 있다.FIG. 1 is a configuration diagram of a semiconductor memory device in which a conventional column line and a column decoder are shown, and a method in which a column decoder 120 for driving a memory cell array is disposed at only one end is used.

도면을 참조하면, 메모리 셀의 집적도가 증가함에 따라 한개의 컬럼 디코더(120)에 의해 구동되어지는 셀 블럭(100_00∼100_63)의 수도 점차 증가됨으로써 이를 구동시키기 위한 컬럼라인의 길이가 그만큼 길어지게 된다. 그리고, 이 컬럼라인에 연결된 컬럼 트랜지스터(비트라인 센스앰프와 데이타 버스라인을 연결해 주는)의 수도 비례해서 증가되기 때문에 한개의 컬럼 디코더(120)에 의해 동작되는 컬럼라인은 많은 부하를 안고 동작해야 하는 문제점이 있다.Referring to the drawings, as the degree of integration of memory cells increases, the number of cell blocks 100_00 to 100_63 driven by one column decoder 120 is gradually increased, so that the length of the column line for driving the same increases. . In addition, since the number of column transistors (which connect the bit line sense amplifier and the data bus line) connected to this column line increases in proportion, the column line operated by one column decoder 120 must operate with a large load. There is a problem.

도 2 는 도 1 에 도시된 컬럼 디코더(120)의 상세회로도를 도시한 것으로, 컬럼 어드레스 신호(bay90/bay67/bay45)를 입력하여 NAND 논리연산하는 제 1 NAND 게이트(NA1)와, 상기 NAND 게이트(NA1)의 출력신호가 '로직로우'일때 '로직하이'를 출력하는 NOR 게이트(NR)와, 상기 NOR 게이트(NR)의 출력신호와 컬럼 프리 디코더(130)의 출력신호(bay0:3)를 각각 입력하는 NAND 논리연산하는 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)와, 상기 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)의 출력단과 컬럼라인에 각각 홀수개(여기서는 3개)로 접속된 인버터들로 구성되어 있다.FIG. 2 is a detailed circuit diagram of the column decoder 120 shown in FIG. 1. The first NAND gate NA1 performs NAND logic operation by inputting column address signals bay90 / bay67 / bay45, and the NAND gate. When the output signal of NA1 is 'logic low', the NOR gate NR outputs 'logic high', the output signal of the NOR gate NR, and the output signal bay0: 3 of the column free decoder 130. To the second and fifth NAND gates NAND2 to NAND5 for respectively NAND logic operations, and to the output terminal and the column line of the second to fifth NAND gates NAND2 to NAND5, respectively, It consists of connected inverters.

상기 컬럼 디코더(120)는 컬럼 프리 디코더(130)로부터의 출력신호에 의해 하나의 컬럼라인을 선택구동하기 위한 것으로, 도 1 에 도시된 바와 같이 컬럼 디코더(120)로부터 가장 가까운 A 노드에 위치한 컬럼라인 트랜지스터의 동작속도는 상기 컬럼 디코더(120)로부터 가장 거리가 먼 B 노드에 위치한 컬럼라인 트랜지스터의 동작속도보다 훨씬 빠르다. 이는 컬럼라인의 길이가 길어짐에 따른 부하 커패시터에 의한 것으로, 도 3 에 나타낸 시뮬레이션 결과에서도 명백히 알 수 있다. 여기서, B 노드상의 컬럼 트랜지스터의 동작속도는 A 노드상에 컬럼 트랜지스터의 동작속도에 비해 2 nsec 정도 딜레이되고 있음을 보이고 있다.The column decoder 120 selects and drives one column line according to an output signal from the column predecoder 130. As shown in FIG. 1, a column located at the A node closest to the column decoder 120 is shown. The operating speed of the line transistor is much faster than that of the column line transistor located at the B node farthest from the column decoder 120. This is due to the load capacitor as the length of the column line becomes longer, which can be clearly seen from the simulation results shown in FIG. 3. Here, the operating speed of the column transistor on the node B is about 2 nsec delayed compared to the operating speed of the column transistor on the node A.

이와같이, 종래의 컬럼라인 및 컬럼 디코더 구조를 갖는 반도체 메모리 장치는 메모리 셀의 집적도가 날로 증가됨에 따라 비례해서 길어지는 컬럼라인에서 생기는 과부하로 칩의 동작속도가 떨어지는 문제점이 있었다.As described above, the conventional semiconductor memory device having the column line and the column decoder structure has a problem in that the operation speed of the chip decreases due to the overload generated in the column line which is proportionally longer as the density of memory cells increases day by day.

따라서 본 발명에서는 컬럼 디코더를 컬럼 라인 양쪽에 2개로 구현하는 동작 속도를 향상시킨 트윈 컬럼 디코더를 갖는 반도체 메모리 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device having a twin column decoder having an improved operation speed of implementing two column decoders on both sides of a column line.

상기 목적을 달성하기 위하여, 본 발명에 의한 트윈 컬럼 디코더를 갖는 반도체 메모리 장치는 다수개의 셀 어레이 블록과, 상기 셀 어레이 블럭 사이에 위치하며 비트라인 센스앰프, 컬럼 트랜지스터등으로 구성된 비트라인 센스앰프 어레이와, 컬럼 어드레스 신호를 프리-디코딩하여 출력하는 컬럼 프리 디코딩 수단과, 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 상기 컬럼 트랜지스터의 동작을 제어하는 신호를 전송하는 컬럼 라인들과, 상기 컬럼 라인들의 양끝에 각각 접속되며 상기 컬럼 프리 디코딩 수단의 출력신호에 의해 상기 컬럼 라인들중 어드레스에 의해 선택된 한개의 컬럼 라인을 동시에 인에이블시키는 제 1 및 제 2 컬럼 디코딩 수단을 구비하였다.In order to achieve the above object, a semiconductor memory device having a twin column decoder according to the present invention includes a plurality of cell array blocks and a bit line sense amplifier array disposed between the cell array blocks and a bit line sense amplifier, a column transistor, and the like. Column pre-decoding means for pre-decoding and outputting a column address signal, column lines for transmitting a signal for controlling an operation of the column transistor for connecting the bit line sense amplifier and a data bus line, and the column First and second column decoding means connected to both ends of the lines and enabling one column line selected by an address among the column lines simultaneously by an output signal of the column pre decoding means.

도 1 은 종래의 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도.1 is a block diagram of a semiconductor memory device showing a conventional column line and a column decoder.

도 2 는 도 1 에 도시된 컬럼 디코더의 회로구성도.FIG. 2 is a circuit diagram of the column decoder shown in FIG. 1; FIG.

도 3 은 도 1에 도시된 A와 B 노드에서의 동작 파형도.3 is an operational waveform diagram at nodes A and B shown in FIG.

도 4 는 본 발명의 실시예에 의한 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도.4 is a block diagram illustrating a semiconductor memory device in which column lines and column decoders according to an embodiment of the present invention are shown.

도 5 는 도 4 에 도시된 컬럼 디코더의 회로구성도.FIG. 5 is a circuit diagram of the column decoder shown in FIG. 4; FIG.

도 6 는 도 4 에 도시된 A와 B 노드에서의 동작 파형도.FIG. 6 is an operational waveform diagram at nodes A and B shown in FIG. 4; FIG.

도 7 은 종래 및 본 발명에 의한 컬럼라인에서의 동작 타이밍을 비교 도시한 동작파형도.7 is an operation waveform diagram showing the operation timing in the column line according to the prior art and the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100_00∼100_63 : 셀 블럭 0∼63100_00 to 100_63: Cell block 0 to 63

110_00∼110_63 : 센스 앰프120,200 : 컬럼 디코더110_00 to 110_63: sense amplifier 120,200: column decoder

130 : 컬럼 프리 디코더140 : 컬럼 어드레스 버퍼130: column free decoder 140: column address buffer

상술한 목적과 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4 는 본 발명의 실시예에 의한 컬럼라인 및 컬럼 디코더가 도시된 반도체 메모리 장치의 구성도를 나타낸 것으로, 컬럼 라인의 양끝에 각각 접속된 제 1 및 제 2 컬럼 디코더(120,200)가 종래의 도 1 에서와 다른 점이다. 상기 제 1 및 제 2 컬럼 디코더(120,200)는 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 컬럼 트랜지스터의 동작을 제어하는 신호를 어드레스 신호에 의해 선택된 컬럼 라인으로 출력하기 위한 것으로, 상기 컬럼 디코더(130)의 출력신호에 의해 두 개의 컬럼 디코더(120,200)가 동시에 동작되게 된다.4 is a block diagram illustrating a semiconductor memory device in which a column line and a column decoder are shown according to an exemplary embodiment of the present invention, and the first and second column decoders 120 and 200 connected to both ends of the column line are illustrated in the related art. This is different from 1. The first and second column decoders 120 and 200 are configured to output a signal for controlling an operation of a column transistor for connecting the bit line sense amplifier and a data bus line to a column line selected by an address signal. The two column decoders 120 and 200 are operated simultaneously by the output signal of 130.

도 5 는 도 4 에 도시된 제 1 및 제 2 컬럼 디코더(120,200)의 회로구성도를 나타낸 것으로, 컬럼 어드레스 신호(bay90/bay67/bay45)를 입력하여 NAND 논리연산하는 제 1 NAND 게이트(NA1)와, 상기 NAND 게이트(NA1)의 출력신호가 '로직로우'일때 '로직하이'를 출력하는 NOR 게이트(NR)와, 상기 NOR 게이트(NR)의 출력신호와 컬럼 프리 디코더(130)의 출력신호(bay0:3)를 각각 입력하는 NAND 논리연산하는 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)와, 상기 제 2 내지 제 5 NAND 게이트(NAND2∼NAND5)의 출력단과 컬럼라인의 한쪽단과 다른 쪽단 사이에 각각 홀수개(여기서는 3개)로 접속된 인버터들로 구성되어 있다.FIG. 5 is a circuit diagram of the first and second column decoders 120 and 200 illustrated in FIG. 4. The first NAND gate NA1 performs NAND logic operation by inputting column address signals bay90 / bay67 / bay45. And a NOR gate NR for outputting 'logic high' when the output signal of the NAND gate NA1 is 'logic low', an output signal of the NOR gate NR, and an output signal of the column predecoder 130. 2nd to 5th NAND gates NAND2 to NAND5 for NAND logic operations respectively inputting bay0: 3, and output ends of the second to 5th NAND gates NAND2 to NAND5, and one end and the other end of the column line. It consists of inverters connected in odd numbers (three in this case) in between.

그러면, 본 발명의 실시예에 대해 도 4를 보면서 계속해서 설명하기로 한다.Next, an embodiment of the present invention will be described with reference to FIG. 4.

본 발명은 종래에 있던 컬럼 디코더(120)와 또 같은 제 2 컬럼 디코더(드라이브 크기만 1/2로 함: 200)를 셀의 반대 방향에 배치시키고, 컬럼 어드레스 버퍼(140)의 출력을 프리디코딩한 컬럼 프리 디코더(130)의 출력을 제 1 컬럼 디코더(120)와 제 2 컬럼 디코더(200)에 동시에 구동시키도록 하였다. 따라서 1 개의 컬럼라인을 구동할때 2개의 제 1 및 제 2 컬럼 디코더(120,200)가 양쪽에서 동시에 구동하게 되어 종래에서 가장 딜레이가 심했던 B 노드(컬럼 디코더에서 제일 먼 곳에 위치한 노드)에서의 딜레이를 제거시켰다. 한번, 본 발명의 구성에서 딜레이가 가장 심한 곳은 컬럼 라인의 총 길이중 중간 지점인 C 노드가 된다. 이 C 노드는 전체 컬럼 라인 노드의 1/2 정도밖에 거치지 않게 된다. 그러므로, 컬럼 디코더에서 가까운 곳에 위치한 A 및 B 노드와 중간 지점인 C 노드에서의 컬럼 트랜지스터의 동작은 도 6 에 도시된 것과 같이 종래의 것에 비해 온/오프 딜레이를 크게 줄였다.According to the present invention, a second column decoder (only one drive size is 1/2: 200), which is the same as the conventional column decoder 120, is disposed in the opposite direction of the cell, and the output of the column address buffer 140 is predecoded. The output of one column free decoder 130 is simultaneously driven by the first column decoder 120 and the second column decoder 200. Therefore, when driving one column line, two first and second column decoders 120 and 200 are driven at the same time on both sides, thereby delaying the delay at the B node (the node farthest from the column decoder) which was the most delayed in the past. Removed. Once, in the configuration of the present invention, the greatest delay is the C node, which is the middle point of the total length of the column line. This C node will only go through half the total column line nodes. Therefore, the operation of the column transistors at the C node, which is intermediate with the A and B nodes located close to the column decoder, greatly reduces the on / off delay compared to the conventional one as shown in FIG.

도 7 에 도시된 것처럼 종래의 회로와 본 발명에 의한 회로에서 컬럼 트랜지스터의동작을 비교해보면 동작속도가 훨씬 개선되었음을 알 수 있다. 또한, 종래에 1 개이던 컬럼 디코더를 2 개로 쪼갤때 그 사이즈를 반으로 줄여서 구성해도 되기 때문에 칩 사이즈에는 크게 변화를 주지 않는다.As shown in FIG. 7, it can be seen that the operation speed is much improved when comparing the operation of the column transistor in the conventional circuit and the circuit according to the present invention. In addition, when dividing a column decoder, which is conventionally one, into two, the size may be reduced by half, so that the chip size is not significantly changed.

이상에서 설명한 바와 같이, 본 발명에 의한 트윈 컬럼 디코더를 갖는 반도체 메모리 장치에서는 컬럼 디코더를 컬럼 라인의 양쪽에 2개로 구현하여 동시에 동작시킴으로써, 컬럼 라인에서 생기는 부하로 인해 동작속도가 저하되는 것을 방지시키는 효과가 있다.As described above, in the semiconductor memory device having the twin column decoder according to the present invention, two column decoders are implemented on both sides of the column line to operate simultaneously, thereby preventing the operation speed from being lowered due to the load generated in the column line. It works.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

본 발명은 반도체 메모리 장치중에서 컬럼 라인을 드라이브하기 위한 컬럼디코더에 관한 것으로, 특히 컬럼 디코더를 상기 컬럼 라인의 양쪽에 2개의 구현하여 동작속도를 향상시킨 트윈 컬럼 디코더를 갖는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a column decoder for driving a column line in a semiconductor memory device, and more particularly, to a semiconductor memory device having a twin column decoder in which two column decoders are implemented on both sides of the column line to improve operation speed.

Claims (2)

반도체 메모리 장치에 있어서,In a semiconductor memory device, 다수개의 셀 어레이 블럭과,A plurality of cell array blocks, 상기 셀 어레이 블럭 사이에 위치하며 비트라인 센스앰프, 컬럼 트랜지스터등으로 구성된 비트라인 센스앰프 어레이와, 컬럼 어드레스 신호를 프리-디코딩하여 출력하는 컬럼 프리 디코딩 수단과, 상기 비트라인 센스앰프와 데이타 버스라인을 접속시키기 위한 상기 컬럼 트랜지스터의 동작을 제어하는 신호를 전송하는 컬럼 라인들과, 상기 컬럼 라인들의 양끝에 각각 접속되며 상기 컬럼 프리 디코딩 수단의 출력신호에 의해 상기 컬럼 라인들중 어드레스에 의해 선택된 한개의 컬럼 라인을 동시에 인에이블시키는 제 1 및 제 2 컬럼 디코딩 수단을 구비하는 것을 특징으로 하는 트윈 컬럼 디코더를 갖는 반도체 메모리 장치.A bit line sense amplifier array positioned between the cell array block and configured of a bit line sense amplifier and a column transistor, column pre decoding means for pre-decoding and outputting a column address signal, the bit line sense amplifier and a data bus line Column lines for transmitting a signal for controlling the operation of the column transistors for connecting the circuit transistors, and one connected to both ends of the column lines and selected by an address among the column lines by an output signal of the column pre decoding means. And first and second column decoding means for simultaneously enabling column lines of the semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 컬럼 디코딩 수단은,The first and second column decoding means, 입력된 컬럼 어드레스 신호에 의해 제 1 논리 신호를 출력하는 제 1 논리 연산부부와, 상기 제 1 논리 연산부의 출력신호가 제 1 논리 신호를 가질때 제 2 논리 신호를 출력하는 제 2 논리 연산부와, 상기 제 2 논리 연산부의 출력신호와 상기 컬럼 프리 디코딩 수단의 출력신호를 각각 입력하여 제 3 논리 신호를 각각 출력하는 제 3 내지 제 6 논리 연산부와, 상기 제 3 내지 제 6 논리 연산부의 출력단과 상기 컬럼 라인의 한쪽 끝단 사이에 홀수개로 접속된 제 1 인버터부와, 상기 제 3 내지 제 6 논리 연산부의 출력단과 상기 컬럼 라인의 다른 한쪽의 끝단 사이에 홀수개로 접속된 제 2 인버터부로 구성된 것을 특징으로 하는 트윈 컬럼 디코더를 갖는 반도체 메모리 장치.A first logic operation unit outputting a first logic signal according to the input column address signal, a second logic operation unit outputting a second logic signal when the output signal of the first logic operation unit has a first logic signal, and Third to sixth logic operators for outputting a third logic signal by respectively inputting an output signal of the second logic operator and an output signal of the column pre-decoding means, an output terminal of the third to sixth logic operator and the column And an odd number of first inverter parts connected between one end of the line and an odd number of second inverter parts connected between an output end of the third to sixth logic operation parts and the other end of the column line. A semiconductor memory device having a twin column decoder.