KR19980048850A - Capacitor Manufacturing Method of Semiconductor Device - Google Patents

Abstract

반도체소자의 커패시터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 층간절연층, 제1 절연층, 제2 절연층 및 제1 도전층을 차례로 적층하는 단계; 상기 제1 도전층을 패터닝하여 도전층 패턴을 형성하는 단계; 상기 도전층 패턴 측벽에 도전물 스페이서를 형성하는 단계; 상기 도전층 패턴 및 도전물 스페이서를 식각마스크로 사용하여 상기 제2 절연층, 제1 절연층 및 층간절연층을 차례로 식각하여 상기 기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계; 상기 스토리지 콘택홀을 매립하고 상기 도전층 패턴 상에 소정두께를 갖는 제2 도전층을 형성하는 단계; 및 상기 제2 도전층을 패터닝하여 소정 형상을 갖는 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 식각에 의한 소오스 영역의 손상을 감소시킬 수 있으며, 스토리지 전극 표면적을 증가시켜 커패시턴스를 증가시킬 수 있다.Disclosed is a method of manufacturing a capacitor of a semiconductor device. This method comprises: sequentially stacking an interlayer insulating layer, a first insulating layer, a second insulating layer, and a first conductive layer on a semiconductor substrate; Patterning the first conductive layer to form a conductive layer pattern; Forming a conductive spacer on sidewalls of the conductive layer pattern; Forming a storage contact hole using the conductive layer pattern and the conductive spacer as an etch mask to sequentially etch the second insulating layer, the first insulating layer, and the interlayer insulating layer to expose a predetermined region of the substrate; Filling the storage contact hole and forming a second conductive layer having a predetermined thickness on the conductive layer pattern; And patterning the second conductive layer to form a storage electrode having a predetermined shape. Therefore, damage to the source region due to etching can be reduced, and capacitance can be increased by increasing the storage electrode surface area.

Description

반도체소자의 커패시터 제조방법Capacitor Manufacturing Method of Semiconductor Device

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 미세한 스토리지 콘택홀 형성시 기판 손상을 방지할 수 있는 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor capable of preventing substrate damage when forming a fine storage contact hole.

반도체 장치가 고집적화됨에 따라 메모리셀 면적이 감소되고 이에 따른 셀커패시턴스 감소는 DRAM (Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이는, 메모리 셀의 독출능력을 저하시키고 소프트 에라율을 증가시킬 뿐만 아니라, 저 전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결해야 할 과제이다.As semiconductor devices are highly integrated, memory cell area is reduced and thus cell capacitance is a serious obstacle to increasing the density of dynamic random access memory (DRAM). This not only reduces the readability of the memory cell and increases the soft error rate, but also makes it difficult to operate the device at a low voltage, thereby consuming excessive power, which is a problem that must be solved for high integration of the semiconductor memory device. .

이와 같이 고집적 DRAM 장치에 적합하도록 용량이 큰 커패시터를 형성하기 위한 한 방법으로 커패시터-오버-비트라인(Capacitor-Over-Bitline, 이하 COB) 공정이 제안되어 있다.A capacitor-over-bitline (COB) process has been proposed as a method for forming a capacitor having a large capacity so as to be suitable for a highly integrated DRAM device.

이 COB 공정은 소오스 영역과 커패시터를 연결하는 스토리지 콘택홀을 형성시, 주위의 또다른 도전층, 예를 들어 워드라인이나 비트라인과 같은 도전층과의 전기적 단락이 유발됨에 따라, 이를 방지하기 위하여 콘택홀을 작게 형성하는 것이 커다란 과제로 대두되고 있다.In order to prevent this COB process, when forming a storage contact hole connecting a source region and a capacitor, an electrical short with another conductive layer, such as a word line or a bit line, is caused. Forming a small contact hole is a big problem.

COB 공정에서 미세한 콘택홀을 형성하기 위한 기술로는 여러 가지 방법이 제안되어 있으며, 포토리소그래피 공정의 한계로 인해 사진공정으로만으로 작은 콘택홀을 형성하기 못함에 따라 추가적인 공정을 사용하여 미세한 콘택홀을 형성하여야 한다. 미세 콘택홀 형성공정으로는 스페이서를 이용한 공정이 가장 보편적으로 사용되는데, 이를 도 1 내지 도 4를 참조하여 설명하고자 한다.As a technique for forming a fine contact hole in the COB process, various methods have been proposed. Due to the limitation of the photolithography process, a small contact hole cannot be formed only by the photo process, and thus, a fine contact hole is used by using an additional process. It must be formed. A process using a spacer is most commonly used as a fine contact hole forming process, which will be described with reference to FIGS. 1 to 4.

도 1 내지 도 4는 종래 기술에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a capacitor manufacturing method according to the prior art.

도 1은 트랜지스터를 형성하는 단계를 도시한 것으로서, 이는 반도체 기판(1) 상에 소자분리를 위한 필드산화막(3)을 형성하는 공정, 필드산화막(3)이 형성된 결과물 상에 게이트 전극(5)을 형성하는 공정, 게이트 전극(5)이 형성된 상기 결과물 전면에 불순물을 주입하여 상기 기판(1) 내에 소오스 및 드레인 활성영역(7)을 형성하는 공정으로 이루어진다.FIG. 1 illustrates a step of forming a transistor, which is a process of forming a field oxide film 3 for device isolation on a semiconductor substrate 1, and a gate electrode 5 on a resultant in which the field oxide film 3 is formed. Forming a source and a drain active region 7 in the substrate 1 by implanting impurities into the entire surface of the resultant on which the gate electrode 5 is formed.

도2는 스토리지 콘택홀(h)을 형성하는 단계를 도시한 것으로서, 이는 상기 결과물 전면에 절연층(도시되지 않음)을 형성하는 공정, 상기 절연층을 패터닝하여 상기 기판의 드레인 영역을 노출시키는 비트라인 콘택홀(도시되지 않음)을 형성하는 공정, 상기 비트라인 콘택홀을 매립하고 그 위에 소정두께를 갖는 비트라인(도시되지 않음)을 형성하는 공정, 비트라인이 형성된 결과물 전면에 층간절연층(9)을 형성하는 공정, 상기 층간절연층(9)을 패터닝하여 상기 기판(1)의 소정영역을 노출시키는 스토리지 콘택홀(h)을 형성하는 공정으로 이루어진다.2 illustrates a step of forming a storage contact hole (h), which is a step of forming an insulating layer (not shown) on the entire surface of the resultant, and patterning the insulating layer to expose a drain region of the substrate. Forming a line contact hole (not shown), embedding the bit line contact hole and forming a bit line (not shown) having a predetermined thickness thereon, and an interlayer insulating layer on the entire surface of the resultant bit line ( 9), and forming the storage contact hole (h) to expose a predetermined region of the substrate 1 by patterning the interlayer insulating layer (9).

도 3은 스페이서(11)를 형성하는 단계를 도시한 것으로서, 이는 스토리지 콘택홀(h)이 형성된 상기 결과물 전면에 절연물을 증착하는 공정, 상기 절연층을 이방성식각하여 상기 스토리지 콘택홀 측벽에 스페이서(11)를 형성하는 공정으로 이루어진다.3 illustrates a step of forming a spacer 11, which is a process of depositing an insulator on the entire surface of the resultant in which a storage contact hole h is formed, and anisotropically etching the insulating layer to form a spacer on a sidewall of the storage contact hole. 11) is formed.

여기에서, 상기 스페이서(11)는 상기 게이트 전극(5) 및 비트라인과 상기 스토리지 전극과의 단락을 방지하기 위해 형성한다.Here, the spacer 11 is formed to prevent a short circuit between the gate electrode 5 and the bit line and the storage electrode.

도 4는 스토리지 전극(13)을 형성하는 단계를 도시한 것으로서, 이는 스페이서(11)가 형성된 결과물 전면에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 상기 콘택홀을 매립하고 상기 층간절연층 상에 소정두께를 갖도록 증착하는 공정, 상기 도전층을 소정 형상으로 패터닝하여 스토리지 전극(13)을 형성하는 공정으로 이루어진다.FIG. 4 illustrates a step of forming a storage electrode 13, which fills the contact hole with a polysilicon doped with a conductive material, such as impurities, on the entire surface of the spacer 11. To form a storage electrode 13 by patterning the conductive layer into a predetermined shape.

상기 종래의 COB 방법에 따르면 다음과 같은 문제가 발생된다. 첫째, 미세한 콘택을 형성하기 위해 스토리지 콘택홀 형성을 위한 층간절연층(9) 식각후, 스페이서(11) 형성을 위한 식각공정을 하게 되므로, 스토리지 전극과 연결되는 소오스 영역이 두 번의 식각공정에서 노출된다. 이에 따라 소오스 영역이 손상되어 접합 누설전류가 증가하고 리프레쉬 특성이 취약해진다.According to the conventional COB method, the following problem occurs. First, after etching the interlayer insulating layer 9 for forming the storage contact hole to form a fine contact, an etching process for forming the spacer 11 is performed, so that the source region connected to the storage electrode is exposed in two etching processes. do. As a result, the source region is damaged, thereby increasing the junction leakage current and weakening the refresh characteristics.

둘째, 스토리지 콘택홀 형성후, 스페이서 형성을 위한 절연층 증착공정과 이방성식각공정을 수행하기 때문에 공정시간이 지연되고, 이에 따른 폴리머 등의 파티클이 발생되어 스토리지 콘택홀이 오픈되지 않는 불량을 유발할 수 있다.Second, after the storage contact hole is formed, the process time is delayed because the insulating layer deposition process and the anisotropic etching process for forming the spacer are performed. Accordingly, particles such as polymer are generated, which may cause a defect in which the storage contact hole is not opened. have.

본 발명이 이루고자 하는 기술적 과제는, 미세한 스토리지 콘택홀 형성시 기판 손상을 방지할 수 있는 커패시터 제조방법을 제공하는 것이다.An object of the present invention is to provide a capacitor manufacturing method that can prevent substrate damage when forming a fine storage contact hole.

도 1 내지 도 4는 종래 기술에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a capacitor manufacturing method according to the prior art.

도 5 내지 도 11은 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.5 to 11 are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

상기 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 층간절연층, 제1 절연층, 제2 절연층 및 제1 도전층을 차례로 적층하는 단계; 상기 제1 도전층을 패터닝하여 도전층 패턴을 형성하는 단계; 상기 도전층 패턴 측벽에 도전물 스페이서를 형성하는 단계; 상기 도전층 패턴 및 도전물 스페이서를 식각마스크로 사용하여 상기 제2 절연층, 제1 절연층 및 층간절연층을 차례로 식각하여 상기 기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계; 상기 스토리지 콘택홀을 매립하고 상기 도전층 패턴 상에 소정두께를 갖는 제2 도전층을 형성하는 단계; 및 상기 제2 도전층을 패터닝하여 소정 형상을 갖는 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of laminating an interlayer insulating layer, a first insulating layer, a second insulating layer and a first conductive layer on a semiconductor substrate; Patterning the first conductive layer to form a conductive layer pattern; Forming a conductive spacer on sidewalls of the conductive layer pattern; Forming a storage contact hole using the conductive layer pattern and the conductive spacer as an etch mask to sequentially etch the second insulating layer, the first insulating layer, and the interlayer insulating layer to expose a predetermined region of the substrate; Filling the storage contact hole and forming a second conductive layer having a predetermined thickness on the conductive layer pattern; And patterning the second conductive layer to form a storage electrode having a predetermined shape.

이때, 스토리지 전극을 형성하는 상기 단계 후, 상기 제2 절연층을 제거하여 스토리지 전극의 하단면을 노출시켜 스토리지 전극 표면적을 증가시키는 단계를 더 구비하는 것이 바람직하며, 상기 제1 도전층, 상기 도전물 스페이서 및 상기 제2 도전층은 동일한 불순물 농도를 갖는 폴리실리콘으로 형성하는 것이 바람직하다.In this case, after the forming of the storage electrode, the step of removing the second insulating layer to expose the bottom surface of the storage electrode to further increase the storage electrode surface area, the first conductive layer, the conductive The water spacer and the second conductive layer are preferably formed of polysilicon having the same impurity concentration.

본 발명에 따르면, 주위 도전층과의 전기적 단락을 방지하기 위한 미세한 스토리지 콘택홀 형성이 한 번의 식각공정으로 가능하기 때문에, 식각에 의한 소오스 영역의 손상을 감소시킬 수 있다. 또한, 스토리지 전극의 하단면이 노출되기 때문에 스토리지 전극 표면적을 증가시켜 커패시턴스를 증가시킬 수 있다.According to the present invention, since fine storage contact holes are formed in one etching process to prevent an electrical short circuit with the surrounding conductive layer, damage to the source region due to etching can be reduced. In addition, since the bottom surface of the storage electrode is exposed, the capacitance can be increased by increasing the storage electrode surface area.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 5 내지 도 11은 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.5 to 11 are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 5는 트랜지스터를 형성하는 단계를 도시한 것으로서, 이는 반도체 기판(51) 상에 활성영역과 소자분리영역을 한정하기 위한 필드산화막(53)을 형성하는 공정, 필드산화막(53)이 형성된 결과물 상에 게이트 전극(55)을 형성하는 공정, 게이트 전극(55)이 형성된 상기 결과물 전면에 불순물을 주입하여 상기 기판(51) 내에 소오스 및 드레인 활성영역(57)을 형성하는 공정으로 이루어진다.FIG. 5 illustrates a step of forming a transistor, which is a process of forming a field oxide film 53 for defining an active region and a device isolation region on a semiconductor substrate 51, and a resultant image field 53 is formed. Forming a gate electrode 55 on the substrate 51 and forming a source and drain active region 57 in the substrate 51 by implanting impurities into the entire surface of the resultant on which the gate electrode 55 is formed.

도 6은 제1 절연층(61), 제2 절연층(63) 및 도전층(65)을 형성하는 단계를 도시한 것으로서, 이는 트랜지스터가 형성된 상기 결과물 전면에 절연층(도시되지 않음)을 형성하는 공정, 상기 절연층을 패터닝하여 상기 기판의 드레인 영역을 노출시키는 비트라인 콘택홀(도시되지 않음)을 형성하는 공정, 상기 비트라인 콘택홀을 매립하고 그 위에 소정두께를 갖는 비트라인(도시되지 않음)을 형성하는 공정, 비트라인이 형성된 결과물 전면에 층간절연층(59)을 형성하는 공정, 상기 층간절연층(59) 상에 상기 층간절연층(59)과는 식각선택비가 큰 절연물을 증착하여 제1 절연층(61)을 형성하는 공정, 상기 제1 절연층 상에 제2 절연층(63)을 형성하는 공정, 상기 제2 절연층 상에 도전물을 증착하여 도전층(65)을 형성하는 공정으로 이루어진다.FIG. 6 illustrates the steps of forming the first insulating layer 61, the second insulating layer 63 and the conductive layer 65, which form an insulating layer (not shown) on the entire surface of the resultant transistor in which the transistor is formed. Forming a bit line contact hole (not shown) exposing the drain region of the substrate by patterning the insulating layer; filling the bit line contact hole and having a predetermined thickness thereon; A step of forming an interlayer insulating layer 59 on the entire surface of the resulting bit line, and depositing an insulating material having a high etching selectivity with the interlayer insulating layer 59 on the interlayer insulating layer 59. Forming a first insulating layer 61, forming a second insulating layer 63 on the first insulating layer, and depositing a conductive material on the second insulating layer to form the conductive layer 65. It consists of the process of forming.

여기에서, 상기 층간절연층(59)은 평탄화를 위하여 유동성 있는 산화물 예컨대 BPSG를 사용하고, 상기 제1 절연층(61)은 질화물을 사용하며, 그 두께는 100∼200Å 정도로 형성한다. 또한, 상기 제2 절연층(63)은 500∼2000Å 정도의 두께로 형성하는 것이 바람직하며, 상기 도전층(65)은 불순물이 도우프된 폴리실리콘으로약 1000Å 정도의 두께를 갖도록 형성하는 것이 바람직하다.In this case, the interlayer insulating layer 59 uses a flexible oxide such as BPSG for planarization, and the first insulating layer 61 uses nitride, and has a thickness of about 100 to about 200 mW. In addition, the second insulating layer 63 may be formed to have a thickness of about 500 to 2000 GPa, and the conductive layer 65 may be formed of polysilicon doped with impurities to have a thickness of about 1000 GPa. Do.

도 7을 도전층 패턴(65')을 형성하는 단계를 도시한 것으로서, 이는 상기 도전층(65)을 패터닝하여 스토리지 콘택홀 보다는 큰 부분의 상기 제2 절연층(63)을 노출시키는 도전층 패턴(65')을 형성하는 공정으로 이루어진다.FIG. 7 illustrates a step of forming a conductive layer pattern 65 ′, which patterns the conductive layer 65 to expose the second insulating layer 63 in a portion larger than a storage contact hole. It consists of the process of forming 65 '.

도 8은 상기 도전층 패턴(65') 측벽에 스페이서(67)를 형성하는 단계를 도시한 것으로서, 이는 도전층 패턴이 형성된 결과물 전면에 도전물을 증착하는 공정, 상기 도전물층을 이방성식각하여 상기 도전층 패턴(65')측벽에 스페이서(67)를 형성하는 공정으로 이루어진다.8 illustrates a step of forming spacers 67 on sidewalls of the conductive layer pattern 65 ', which is a process of depositing a conductive material on the entire surface of the resultant layer on which the conductive layer pattern is formed, and anisotropically etching the conductive material layer. The spacer 67 is formed in the side wall of the conductive layer pattern 65 '.

이때, 상기 스페이서(67)는 상기 도전층 패턴(65')과 동일한 물질, 예컨대 불순물이 도우프된 폴리실리콘으로 형성하는 것이 바람직하다.In this case, the spacer 67 may be formed of the same material as the conductive layer pattern 65 ′, for example, polysilicon doped with impurities.

도 9는 스토리지 콘택홀(H)을 형성하는 단계를 도시한 것으로서, 이는 상기 도전층 패턴(65') 및 스페이서(67)를 식각마스크로 사용하고 상기 제2 절연층(63), 제1 절연층(61) 및 층간절연층(59)을 차례로 식각하여 상기 기판의 소오스를 노출시키는 스토리지 콘택홀(H)을 형성하는 공정으로 이루어진다.9 illustrates a step of forming a storage contact hole H, which uses the conductive layer pattern 65 ′ and the spacer 67 as an etch mask and the second insulating layer 63 and the first insulating layer. The layer 61 and the interlayer insulating layer 59 are sequentially etched to form a storage contact hole H exposing the source of the substrate.

이때, 사진공정으로 통하여 상기 도전층 패턴(65')에 의해 오픈되는 영역을 0.4um 로 하고, 상기 스페이서 형성을 위한 도전층을 1000Å의 두께로 형성하게 되면, 0.2um 의 미세한 스토리지 콘택홀(H)을 형성할 수 있다.In this case, when the area opened by the conductive layer pattern 65 'is 0.4um through the photolithography process and the conductive layer for forming the spacer is formed to a thickness of 1000 Å, a 0.2um fine storage contact hole (H) is formed. ) Can be formed.

도 10은 스토리지 전극 형성을 위한 도전층(69)을 형성하는 단계를 도시한 것으로서, 이는 스토리지 콘택홀(H)이 형성된 결과물 전면에 상기 스토리지 콘택홀을 채우고 상기 도전층 패턴(65') 상에 소정두께를 갖는 도전층(69)을 형성하는 공정으로 이루어진다.10 illustrates a step of forming a conductive layer 69 for forming a storage electrode, which fills the storage contact hole on the entire surface of the resultant in which the storage contact hole H is formed and is formed on the conductive layer pattern 65 '. It consists of the process of forming the conductive layer 69 which has a predetermined thickness.

이때, 상기 도전층(69)은 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 형성하는 것이 바람직하고, 특히 상기 도전층 패턴(65')과 동일 수준의 불순물 농도를 갖는 폴리실리콘을 사용하는 것이 바람직하다.In this case, the conductive layer 69 may be formed by, for example, depositing polysilicon doped with impurities, and in particular, polysilicon having the same impurity concentration as the conductive layer pattern 65 ′ is used. Do.

도 11은 스토리지 전극(71)을 형성하는 단계를 도시한 것으로서, 이는 상기 도전층(69)을 소정 형상으로 패터닝하여 스토리지 전극(71)을 형성하는 공정, 상기 제2 절연층(63)을 제거하여 스토리지 전극의 하단면을 노출시켜 스토리지 전극 표면적을 증가시키는 공정으로 이루어진다.11 illustrates a step of forming the storage electrode 71, which is a process of forming the storage electrode 71 by patterning the conductive layer 69 into a predetermined shape, and removing the second insulating layer 63. Thereby exposing the bottom surface of the storage electrode to increase the surface area of the storage electrode.

여기에서, 상기 도전층 패턴(65')의 일부도 식각되고, 잔여부분은 스토리지 전극으로 사용된다.Here, a part of the conductive layer pattern 65 'is also etched, and the remaining part is used as a storage electrode.

이후, 도시되지는 않았지만 유전체막 및 플레이트 전극을 형성하여 커패시터를 완성한다.Subsequently, although not shown, a dielectric film and a plate electrode are formed to complete the capacitor.

상술한 바와 같이 본 발명에 따르면, 워드라인이나 비트라인과 같은 주위 도전층과의 전기적 단락을 방지하기 위한 미세한 스토리지 콘택홀 형성이 한 번의 식각공정으로 가능하기 때문에, 식각에 의한 소오스 영역의 손상을 감소시킬 수 있다. 또한, 스토리지 전극의 하단면이 노출되기 때문에 스토리지 전극 표면적을 증가시켜 커패시턴스를 증가시킬 수 있다.As described above, according to the present invention, since fine storage contact holes are formed in one etching process to prevent electrical short circuits with surrounding conductive layers such as word lines and bit lines, damage to the source region due to etching is prevented. Can be reduced. In addition, since the bottom surface of the storage electrode is exposed, the capacitance can be increased by increasing the storage electrode surface area.

Claims (3)

반도체 기판 상에 층간절연층, 제1 절연층, 제2 절연층 및 제1 도전층을 차례로 적층하는 단계;Sequentially stacking an interlayer insulating layer, a first insulating layer, a second insulating layer, and a first conductive layer on the semiconductor substrate; 상기 제1 도전층을 패터닝하여 도전층 패턴을 형성하는 단계;Patterning the first conductive layer to form a conductive layer pattern; 상기 도전층 패턴 측벽에 도전물 스페이서를 형성하는 단계;Forming a conductive spacer on sidewalls of the conductive layer pattern; 상기 도전층 패턴 및 도전물 스페이서를 식각마스크로 사용하여 상기 제2 절연층, 제1 절연층 및 층간절연층을 차례로 식각하여 상기 기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계;Forming a storage contact hole using the conductive layer pattern and the conductive spacer as an etch mask to sequentially etch the second insulating layer, the first insulating layer, and the interlayer insulating layer to expose a predetermined region of the substrate; 상기 스토리지 콘택홀을 매립하고 상기 도전층 패턴 상에 소정두께를 갖는 제2 도전층을 형성하는 단계; 및Filling the storage contact hole and forming a second conductive layer having a predetermined thickness on the conductive layer pattern; And 상기 제2 도전층을 패터닝하여 소정 형상을 갖는 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.Patterning the second conductive layer to form a storage electrode having a predetermined shape. 제1항에 있어서, 스토리지 전극을 형성하는 상기 단계 후,The method of claim 1, wherein after forming the storage electrode, 상기 제2 절연층을 제거하여 스토리지 전극의 하단면을 노출시켜 스토리지 전극 표면적을 증가시키는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.And removing the second insulating layer to expose a bottom surface of the storage electrode to increase the surface area of the storage electrode. 제1항에 있어서,The method of claim 1, 상기 제1 도전층, 상기 도전물 스페이서 및 상기 제2 도전층은 동일한 불순물 농도를 갖는 폴리실리콘으로 형성된 것을 특징으로 하는 반도체소자의 커패시터 제조방법.And the first conductive layer, the conductive spacer, and the second conductive layer are formed of polysilicon having the same impurity concentration.