KR19980047800A - High heat dissipation semiconductor package having a double layered lead structure and a method of manufacturing the same - Google Patents
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Abstract
본 발명은 슬롯이 형성된 열 방출용 히트 스프리드를 내장한 이층 리드 구조를 갖는 고방열 반도체 패키지에 관한 것으로서, 복수 개의 본딩 패드가 일면에 형성되어 있는 반도체 칩; 상기 반도체 칩이 장착되는 장착부와 상기 장착부의 외부로 연장된 왹곽부로 이루어지고, 상기 외곽부를 따라 복수 개의 관통부가 형성된 판상의 히트 스프리드; 상기 관통부를 통하여 노출되도록 상기 히트 스프리드의 하면에 부착되는 하부 리드; 상기 히트 스프리드의 외각부 상면에 부착되는 상부 리드; 상기 반도체 칩의 본딩 패드와 상기 하부 리드 및 상부 리드를 전기적으로 연결시키는 본딩 와이어; 및 상기 반도체 칩, 히트 스프리드 및 전기적 연결 부위를 봉지하는 성형 수지로 이루어진 것을 특징으로 하는 이층 구조를 갖는 고방열 반도체 패키지를 제공하여 실장되는 리드 수를 최대한으로 할 수 있어 실장 밀도를 증가시킬 수 있는 이점 및 히트 스프리드를 내장하고 있어 열방출 효과가 우수한 이점을 제공한다.The present invention relates to a high heat dissipation semiconductor package having a two-layered lead structure having a slot-formed heat dissipation heat spreader, comprising: a semiconductor chip having a plurality of bonding pads formed on one surface thereof; A plate-shaped heat spread formed of a mounting portion on which the semiconductor chip is mounted and an outline extending outwardly of the mounting portion, and having a plurality of through portions formed along the outer portion; A lower lead attached to a lower surface of the heat spread so as to be exposed through the through part; An upper lead attached to an upper surface of an outer portion of the heat spread; Bonding wires electrically connecting the bonding pads of the semiconductor chip to the lower and upper leads; And a molding resin for encapsulating the semiconductor chip, the heat spread, and the electrical connection part, thereby providing a high heat dissipation semiconductor package having a two-layer structure, which can maximize the number of leads to be mounted, thereby increasing the mounting density. Advantages and a built-in heat spread provide excellent heat dissipation.
Description
본 발명은 고방열 구조 및 다핀화된 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세 하게는 슬롯(slot)이 형성된 열 방출용 히트 스프리드(heat spread)를 내장한 이층(two layer) 리드(lead) 구조를 갖는 고방열 반도체 패키지 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high heat dissipation structure and a multi-pinned semiconductor package and a method of manufacturing the same, and more particularly, to a two layer lead having a heat spread for spreading heat having a slot formed therein. The present invention relates to a high heat dissipation semiconductor package having a lead structure and a method of manufacturing the same.
최근 반도체 칩을 탑재하는 전자제품 및 전자부품의 소형화가 급격하게 이루어지고 있으며, 반도체 칩 기능의 고속화와 다기능화는 자연적으로 반도체 칩 동작시 열을 수반하게 되고 있다. 그리고, 반도체 칩에서 발생하고 있는 열을 효과적으로 방출시키는 것이 최근 반도체 패키지에 있어서 중요한 문제로 다루어지고 있으며 많은 형태의 열 방출형 반도체 패키지들이 개발되고 있다.Recently, miniaturization of electronic products and electronic components on which semiconductor chips are mounted has been rapidly made, and high speed and multifunctionality of semiconductor chip functions are naturally accompanied by heat during operation of semiconductor chips. In addition, effectively dissipating heat generated in a semiconductor chip has recently been treated as an important problem in a semiconductor package, and many types of heat dissipating semiconductor packages have been developed.
일반적으로 종래 기술에 의한 고발열(高發熱) 반도체 칩을 탑재하는 반도체 패키지는 주로 핀(pin) 수가 적은 DIP(dual inline package) 또는 SIP(single inline package) 형태 등의 핀 삽입형 반도체 패키지가 주류를 이루고 있었다. 그러나, 최근에는 표면 실장형 형태(surface mount type)의 다핀 QFP(quad flat package) 등 많은 반도체 패키지 형태에 그 적용이 확대되고 있다.In general, a semiconductor package incorporating a high-heat semiconductor chip according to the prior art mainly includes a pin-insertable semiconductor package such as a dual inline package (DIP) or a single inline package (SIP) type having a small number of pins. there was. However, in recent years, its application is expanding to many semiconductor package types such as surface mount type multi-pin quad flat package (QFP).
또한, 다핀화를 실현하기 위하여 반도체 패키지의 외부 리드(lead) 간격을 줄여 그 외부 리드 피치 간격이 0.5㎜ 이하로 협소해짐에 따라서, 리드와 리드 사이를 전기적으로 단락시키는 트림(trim) 공정에서 불량 발생률이 높고, 트림 공정을 실시하기 위한 트림장치 비용 또한 고가여서 반도체 패키지 제작 비용을 상승 시키는 단점을 가지고 있다.In addition, as the external lead spacing of the semiconductor package is reduced to narrow the external lead pitch spacing to 0.5 mm or less in order to realize multi-pinning, defects in the trim process of electrically shorting the lead and the lead are performed. The incidence is high, and the cost of the trimming device to perform the trimming process is also high, which increases the cost of manufacturing a semiconductor package.
반도체 칩을 인쇄 회로 기판 또는 전자 기기 등에 실장하는 실장 기술에 있어서, 연구 개발 차원에서는 리드와 리드 사이의 간격이 0.3㎜의 리드 피치 까지 가능한 것으로 알려져 있으나 이를 대량 생산에 적용하는 데는 문제점이 있다. 그래서, 반도체 패키지의 리드 피치가 0.5㎜인 반도체 패키지로 양산이 이루어지고 있으며, 일부 반도체 패키지에서 0.4㎜의 리드 피치가 적용되고 있다.In the mounting technology for mounting a semiconductor chip on a printed circuit board or an electronic device, it is known that the distance between the lead and the lead can be up to a lead pitch of 0.3 mm, but there is a problem in applying it to mass production. Therefore, mass production is carried out with the semiconductor package whose lead pitch of a semiconductor package is 0.5 mm, and the lead pitch of 0.4 mm is applied to some semiconductor packages.
또한, 볼 그리드 어레이(ball grid array) 패키지는 동일 면적에서 QFP 패키보다 실장 밀도가 높아 상당히 많이 활용되고 있으나, 이는 볼 그리드 어레이 패키지 제조를 위한 새로운 공정 및 장치가 필요하고 또한 생산 수율이 낮고 제조 단가가 높은 단점을 갖고 있다.In addition, ball grid array packages are widely utilized due to their higher density than QFP packages in the same area, but they require new processes and equipment for manufacturing ball grid array packages, and also have low production yields and low manufacturing costs. Has a high disadvantage.
따라서, 본 발명의 목적은 동일한 면적을 갖는 반도체 패키지에서 다핀화가 가능하고, 고방열 특성을 수반하는 반도체 패키지 및 그의 제조 방법을 제공하고, 기존의 반도체 패키지를 제조하는 장치 및 공정을 이용할 수 있는 저가의 소형, 다핀화 및 고방열이 가능한 반도체 패키지의 구조 및 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor package capable of being multi-pinned in a semiconductor package having the same area, high heat dissipation characteristics, and a method of manufacturing the same, and to use an apparatus and a process for manufacturing an existing semiconductor package. To provide a structure and a manufacturing method of a semiconductor package capable of miniaturization, polyfinization and high heat dissipation.
도 1은 본 발명에 의한 슬롯이 형성된 히트 스프리드를 나타나는 사시도.1 is a perspective view showing a heat-spread formed slot according to the present invention.
도 2는 도 1의 Ⅰ-Ⅰ선을 따라 자른 단면도.FIG. 2 is a cross-sectional view taken along the line II of FIG. 1. FIG.
도 3은 히트 스프리드 하면에 제 2 접착제가 접착된 모양을 나타내는 단면도.3 is a cross-sectional view showing a state in which a second adhesive is bonded to a lower surface of a heat spread.
도 4는 도 3의 제 2 접착제에 하부 리드가 접착된 모양을 나타내는 단면도.4 is a cross-sectional view illustrating a state in which a lower lead is attached to the second adhesive of FIG. 3.
도 5는 도 4의 하부 리드가 히트 스프리드의 외곽에 대응되도록 절단된 모양을 나타내는 단면도.FIG. 5 is a cross-sectional view illustrating a shape in which the lower lead of FIG. 4 is cut to correspond to the outer portion of the heat spread. FIG.
도 6은 도 5의 히트 스프리드 상면에 제 1 접착제가 접착된 모양을 나타내는 단면도.FIG. 6 is a cross-sectional view illustrating a state in which a first adhesive is attached to an upper surface of the heat spread of FIG. 5.
도 7은 도 6의 제 1접착제에 상부 리드가 접착된 모양을 나타내는 단면도.FIG. 7 is a cross-sectional view illustrating a state in which an upper lead is attached to the first adhesive of FIG. 6.
도 8은 제 1 접착제 중앙부에 반도체 칩이 접착되고, 하부 리드와 상부 리드에 와이어 본딩이 이루어진 모양을 나타는 단면도.FIG. 8 is a cross-sectional view illustrating a state in which a semiconductor chip is bonded to a center portion of a first adhesive and wire bonding is formed between a lower lead and an upper lead. FIG.
도 9는 본 발명에 의한 반도체 패키지를 나타내는 단면도.9 is a cross-sectional view showing a semiconductor package according to the present invention.
도 10은 본 발명에 의한 반도체 패키지를 나타내는 평면도.10 is a plan view showing a semiconductor package according to the present invention.
도 11은 본 발명에 의한 반도체 패키지를 나타는 저면도.The bottom view which shows the semiconductor package by this invention.
도면의 주요 부호에 대한 설명Description of the main symbols in the drawings
10 : 히트 스프리드 20 : 슬롯10: heat spread 20: slot
30 : 제 2 접착제 40 : 하부 리드30: second adhesive 40: lower lid
50 : 제 1 접착제 60 : 상부 리드50: first adhesive 60: upper lead
70 : 반도체 칩 80 : 와이어70: semiconductor chip 80: wire
90 : 성형 수지 100 : 반도체 패키지90: molding resin 100: semiconductor package
상기 목적을 달성하기 위하여 복수 개의 본딩 패드가 일면에 형성되어 있는 반도체 칩; 상기 반도체 칩이 장착되는 장착부와 상기 장착부의 외부로 연장된 외곽부로 이루어지고, 상기 외곽부를 따라 복수 개의 관통부가 형성된 판상의 히트 스프리드; 상기 관통부를 통하여 노출되도록 상기 히트 스프리드의 하면에 부착되는 하부 리드; 상기 히트 스프리드의 외각부 상면에 부착되는 상부 리드; 상기 반도체 칩의 본딩 패드와 상기 하부 리드 및 상부 리드를 전기적으로 연결시키는 본딩 와이어; 및 상기 반도체 칩, 히트 스프리드 및 전기적 연결 부위를 봉지하는 성형 수지로 이루어진 것을 특징으로 하는 이층 구조를 갖는 고방열 반도체 패키지를 제공한다.A semiconductor chip having a plurality of bonding pads formed on one surface in order to achieve the above object; A plate-shaped heat spread formed of a mounting portion on which the semiconductor chip is mounted and an outer portion extending out of the mounting portion, and having a plurality of through portions formed along the outer portion; A lower lead attached to a lower surface of the heat spread so as to be exposed through the through part; An upper lead attached to an upper surface of an outer portion of the heat spread; Bonding wires electrically connecting the bonding pads of the semiconductor chip to the lower and upper leads; And a molding resin encapsulating the semiconductor chip, the heat spread and the electrical connection portion.
또한, 상기 목적을 달성하기 위한 방법으로 (a) 복수 개의 슬롯이 외곽 주변에 형성된 히트 스프리드를 준비하는 단계; (b) 상기 히트 스프리드 하면에 상기 슬롯이 노출되도록 제 2 접착제를 접착하는 단계; (c) 상기 제 2 접착제 하면에 하부 리드를 접착하는 단계; (d) 상기 히트 스프리드 외곽으로 노출된 상기 하부 리드를 절단하는 단계; (e) 상기 히트 스프리드 상면에 상기 슬롯이 노출되도록 제 1 접착제를 접착하는 단계; (f) 상기 제 1 접착제 상면에 상부 리드 프레임을 접착하는 단계; (g) 상기 제 1 접착제 상면에 복수 개의 본딩 패드를 갖는 반도체 칩을 접착하는 단계; (h) 상기 본딩 패드들과 상부 리드 및 하부 리드를 와이어로 전기적 연결하는 단계; 및 (i) 상기 반도체 칩을 포함하는 전기적 연결부위를 봉지하여 하부 리드의 일측면이 노출되도록 성형하는 단계; 를 포함하는 것을 특징으로 하는 이층 구조를 갖는 고방열 반도체 패키지의 제조 방법을 제공한다.In addition, a method for achieving the above object (a) preparing a heat spread formed a plurality of slots around the outer periphery; (b) adhering a second adhesive to the heat spread surface to expose the slots; (c) attaching a lower lead to the lower surface of the second adhesive; (d) cutting the lower lid exposed outside the heat spread; (e) adhering a first adhesive to the heat spread top surface to expose the slot; (f) adhering an upper lead frame to the first adhesive upper surface; (g) adhering a semiconductor chip having a plurality of bonding pads on the top surface of the first adhesive; (h) electrically connecting the bonding pads and the upper and lower leads with wires; And (i) encapsulating the electrical connection portion including the semiconductor chip and molding one side of the lower lead to be exposed. It provides a method for producing a high heat dissipation semiconductor package having a two-layer structure comprising a.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the drawings will be described in more detail the present invention.
도 1은 본 발명에 의한 슬롯이 형성된 히트 스프리드를 나타나는 사시도이다.1 is a perspective view showing a heat spread formed with a slot according to the present invention.
도 2는 도 1의 Ⅰ-Ⅰ선을 따라 자른 단면도이다.FIG. 2 is a cross-sectional view taken along the line II of FIG. 1.
도 3은 히트 스프리드 하면에 제 2 접착제가 접착된 모양을 나타내는 단면도이다.3 is a cross-sectional view illustrating a state in which a second adhesive is adhered to a bottom surface of a heat spread.
도 4는 도 3의 제 2 접착제에 하부 리드가 접착된 모양을 나타내는 단면도이다.4 is a cross-sectional view illustrating a shape in which a lower lead is attached to the second adhesive of FIG. 3.
도 5는 도 4의 하부 리드가 히트 스프리드의 외곽에 대응되도록 절단된 모양을 나타내는 단면도이다.FIG. 5 is a cross-sectional view illustrating a shape in which the lower lead of FIG. 4 is cut to correspond to the outside of the heat spread.
도 6은 도 5의 히트 스프리드 상면에 제 1 접착제가 접착된 모양을 나타내는 단면도이다.6 is a cross-sectional view illustrating a state in which a first adhesive is attached to an upper surface of the heat spread of FIG. 5.
도 7은 도 6의 제 1 접착제에 상부 리드가 접착된 모양을 나타는 단면도이다.FIG. 7 is a cross-sectional view illustrating a state in which an upper lead is attached to the first adhesive of FIG. 6.
도 8은 제 1 접착제 중앙부에 반도체 칩이 접착되고, 하부 리드와 상부 리드에 와이어 본딩이 이루어진 모양을 나타는 단면도이다.FIG. 8 is a cross-sectional view illustrating a semiconductor chip bonded to a first adhesive center and a wire bonding formed on a lower lead and an upper lead.
도 9는 본 발명에 의한 반도체 패키지를 나타내는 단면도이다.9 is a cross-sectional view showing a semiconductor package according to the present invention.
도 10은 본 발명에 의한 반도체 패키지를 나타내는 평면도이다.10 is a plan view showing a semiconductor package according to the present invention.
도 11은 본 발명에 의한 반도체 패키지를 나타는 저면도이다.11 is a bottom view showing a semiconductor package according to the present invention.
우선 본 발명을 달성하기 위한 방법을 개략적인 도면을 참조하여 순차적으로 설명하고자 한다. 먼저, 도 1과 도 2는 히트 스프리드(10)에 복수 개의 관통부가 형성되어 있고, 그 관통부는 상기 히트 스프리드의 외곽 주변에 소정의 크기를 갖고 형성되어 있는 모양을 나타내고 있다.First, a method for achieving the present invention will be described sequentially with reference to the schematic drawings. First, FIG. 1 and FIG. 2 show a plurality of penetrating portions formed in the heat spread 10, and the penetrating portions are formed with a predetermined size around the outer periphery of the heat spread.
상기 관통부가 도면상에는 슬롯(20)으로 도시되어 있으나, 본 발명의 다른 실시예에 따르면 히트 스프리드(10)에 복수 개의 관통홀도 구성될 수 있다. 이하, 본 명세서 상에서는 관통부를 슬롯으로 기재 하기로 한다.Although the through part is illustrated as a slot 20 in the drawing, according to another embodiment of the present invention, a plurality of through holes may be formed in the heat spread 10. Hereinafter, the penetrating portion will be described as a slot in the present specification.
상기 히트 스프리드(10)는 일반적인 구리, 구리 합금 또는 알루미늄(aluminum) 등의 열전도도가 좋은 금속 재질이며, 상기 슬롯 또는 관통홀은 히트 스프리드 제작시 일반적인 펀칭(punching) 또는 에칭(etching)하는 방법을 적용하여 형성할 수 있다. 히트 스프리드는 반도체 칩이 탑재될 수 있는 장착부와, 반도체 칩이 탑재 되지 않는 외곽부로 이루어 진다. 상기 슬롯 또는 관통홀은 상기 장착부에 인접하도록 상기 외각부에 형성된다.The heat spread 10 is a metal material having good thermal conductivity such as general copper, copper alloy, or aluminum, and the slot or through hole is commonly punched or etched during heat spread production. It can be formed by applying the method. The heat spread consists of a mounting portion on which a semiconductor chip can be mounted and an outer portion on which the semiconductor chip is not mounted. The slot or through hole is formed in the outer portion to be adjacent to the mounting portion.
또한, 본 발명에 의한 상기 히트 스프리드에 형성되는 슬롯의 크기와 위치는 그 히트 스프리드에 적용되는 반도체 칩의 크기와 본딩 패드의 위치에 따라 결정된다.In addition, the size and position of the slot formed in the heat spread according to the present invention is determined according to the size of the semiconductor chip applied to the heat spread and the position of the bonding pad.
예를 들면, QFP 형태의 반도체 패키지에 적용할 경우 사각형 상의 히트 스프리드의 주변 외곽 4면에 각각본딩 패드와 대응되는 슬롯이 형성되고, 그 슬롯의 장변 방향은 본딩 패드와 대응되는 길이로 형성하고, 그 슬롯의 단변의 길이는 추후 와이어 본딩 장치의 캐필러리가 충분히 들어갈 수 있도록 3mil 내지 4mil의 길이로 형성한다.For example, when applied to a QFP type semiconductor package, slots corresponding to the bonding pads are formed on four peripheral edges of the heat spread on a quadrangle, and the long sides of the slots are formed to have a length corresponding to the bonding pads. The length of the short side of the slot is formed to have a length of 3 mil to 4 mil so that the capillary of the wire bonding apparatus can be sufficiently entered later.
도 3은 상기 히트 스프리드(10)의 하면에 슬롯(20)이 노출되도록 제 2 접착제(30)가 접착되어 있는 모양을 나타내고 있으며, 상기 제 2 접착제(30)는 고분자 계열의 전기 절연성이 우수한 재료인 폴리이미드(poly-imide) 또는 에폭시(epoxy) 접착제를 사용할 수 있다.3 illustrates a shape in which the second adhesive 30 is adhered to the lower surface of the heat spread 10 so that the slot 20 is exposed, and the second adhesive 30 has excellent polymer electrical insulation. Material polyimide or epoxy adhesive can be used.
또한, 상기 제 2 접착제(30)는 반도체 패키지 공정에서 일반적으로 사용되고 있는 양면 접착 테이프(tape)를 사용할 수 있으며, 주로 양면 접착 테이프로는 전기 절연성이 우수한 폴리이미드 테이프를 사용할 수 있다. 다른 한편으로 상기 제 2 접착제는 액상의 접착제를 히트 스프리드 하면에 도포시킴으로서 형성된다. 즉, 패이스트(paste) 상태의 접착제를 도포한 다음 열 경화시킴으로서 제 2 접착제가 형성된다.In addition, the second adhesive 30 may use a double-sided adhesive tape (tape) generally used in the semiconductor package process, mainly a polyimide tape having excellent electrical insulation as a double-sided adhesive tape. On the other hand, the second adhesive is formed by applying a liquid adhesive to the heat spread bottom surface. That is, the second adhesive is formed by applying a paste in a paste state and then heat curing.
이와 같은 전기 절연 접착제는 열 전도성이 우수한 접착제료를 사용하여 반도체 칩에서 발생하는 열을 히트 스프리드에 신속하게 전달할 수 있도록 한다. 이는 공지 기술로 널리 알려진 방법 및 기존의 공정에서 사용하고 있는 장치를 이용하여 히트 스프리드 하면에 형성한다.Such electrically insulating adhesives can be used to transfer heat generated from semiconductor chips to heat spreads using adhesive materials having excellent thermal conductivity. This is formed on the bottom surface of the heat spread using a method widely known in the art and the apparatus used in the existing process.
도 4는 히트 스프리드(10) 하면에 접착된 제 2접착제(30) 하면에 복수 개의 하부 리드(40)가 접착된 모양을 나타내고 있으며, 상기 하부 리드는 일반적으로 반도체 패키지 공정에서 사용되고 있는 금속 재질의 리드 이다.4 illustrates a shape in which a plurality of lower leads 40 are attached to a lower surface of the second adhesive 30 adhered to a lower surface of the heat spread 10, and the lower leads are generally metal materials used in a semiconductor package process. Is the lead.
즉, 하부 리드는 양면 접착성을 갖는 제 2 접착제 하부면에 접착되며, 그 하부 리드는 반도체 패키지 공정에서 사용되고 있는 리드 프레임 형태로 제공되는 리드이다. 그리고, 그 하부 리드의 길이는 히트 스프리드 내측 방향으로 충분한 길이를 갖도록 하여 히트 스프리드에 형성되어 있는 슬롯 위치를 지나도록 형성한다. 좀더 설명하면, 하부 리드가 슬롯을 지나가도록 하여 슬롯을 통하여 히트 스프리드 상면에서 보았을 때 하부 리드가 노출되도록 하는 것이다.That is, the lower lead is bonded to the second adhesive lower surface having double-sided adhesiveness, and the lower lead is a lead provided in the form of a lead frame used in a semiconductor package process. Then, the length of the lower lead is formed to have a sufficient length in the heat spreading inward direction so as to pass through the slot position formed in the heat spreading. In more detail, the lower lead passes through the slot so that the lower lead is exposed through the slot when viewed from the top of the heat spread.
도 5는 히트 스프리드(10)의 외곽으로 노출된 하부 리드(40)가 절단된 모양을 나타내고 있고, 이는 반도체 조립 공정에서 일반적으로 사용되고 있는 리드 절단기를 이용하여 히트 스프리드(10)의 외각 크기와 동일한 외곽 크기로 절단한 것이다.FIG. 5 illustrates a shape in which the lower lid 40 exposed to the outside of the heat spread 10 is cut, which is an outer size of the heat spread 10 using a lead cutter generally used in a semiconductor assembly process. It is cut to the same outline size as.
즉, 도 4에 나타낸 바와 같이 하부 리드가 히트 스프리드의 제 2 접착제에 접착 고정되면, 히트 스프리드의 외곽으로 돌출된 하부 리드부를 절단하여 히트 스프리드의 외곽 크기와 동일한 외곽 크기를 갖는 하부 리드를 형성한다.That is, as shown in FIG. 4, when the lower lead is adhesively fixed to the second adhesive of the heat spread, the lower lead protruding to the outside of the heat spread is cut to have a lower lead having the same outer size as that of the heat spread. To form.
도 6은 히트 스프리드(10)의 상면에 슬롯(20)이 노출되도록 제 1 접착제(50)가 도포된 모양을 나타내고 있으며, 상기 제 1접착제(50)는 전기 절연성의 접착제이다. 예를 들면 상기 제 1 접착제(50)는 반도체 패키지 공정에서 일반적으로 사용되고 있는 양면 접착 테이프(tape)를 사용할 수 있으며, 주로 양면 접착 테이프로는 전기 절연성이 우수한 폴리이미드 테이프를 사용할 수 있다.FIG. 6 shows the first adhesive 50 applied to the upper surface of the heat spread 10 so that the slot 20 is exposed. The first adhesive 50 is an electrically insulating adhesive. For example, the first adhesive 50 may use a double-sided adhesive tape which is generally used in a semiconductor package process, and a polyimide tape having excellent electrical insulation may be mainly used as a double-sided adhesive tape.
그리고, 다른 실시예에 따르면, 상기 제 1 접착제(50)는 액상의 접착제를 히트 스프리드 상면에 도포시킴으로서 형성된다. 즉, 패이스트(paste) 상태의 접착제를 도포한 다음 열 경화 시킴으로서 형성된다. 이는 공지 기술로 널리 알려진 방법 및 기존의 공정에서 사용하고 있는 접착제 도포 장치 등을 이용하여 히트 스프리드 상면에 형성한다.And, according to another embodiment, the first adhesive 50 is formed by applying a liquid adhesive to the heat spread top surface. That is, it is formed by applying an adhesive in a paste state and then heat curing. This is formed on the upper surface of the heat spread using a method widely known in the art and an adhesive coating device used in the existing process.
도 7은 히트 스프리드(10) 상면에 접착된 제 1 접착제(50) 상에 상부 리드(60)를 접착한 모양을 나타내고 있으며, 상기 상부 리드(60)는 금속 재질의 리드 프레임의 리드이다.FIG. 7 illustrates a state in which the upper lead 60 is attached onto the first adhesive 50 attached to the heat spread 10, and the upper lead 60 is a lead of a lead frame made of metal.
이는 일반적인 반도체 패키지 조립 공정에서 사용되고 있는 리드 프레임 형태로 제공되는 리드이며, 제 1 접착제 상면에 접착되는 부분이 본딩 패드와 전기적으로 연결되는 내부 리드부를 구성하고, 추후에 성형 공정에서 성형 수지 외부로 노출되어 절단 및 절곡되는 부분이 외부 리드부를 구성하게 된다. 이는 공지 기술로 알려진 리드 온 칩(lead on chip : LOC) 패키지에서 내부 리드가 반도체 칩의 상면에 접착되는 방법과 유사한 방법으로 제 1 접착제 상면에 내부 리드를 접착할 수 있다. 또한, 상기 리드의 형상 및 리드 피치는 현재 사용되고 있는 반도체 패키지의 형태에 따라 알맞는 리드를 선택하여 사용할 수 있다.It is a lead provided in the form of a lead frame used in a general semiconductor package assembling process, and a portion bonded to the first adhesive upper surface constitutes an inner lead portion electrically connected to the bonding pad, and is subsequently exposed to the outside of the molding resin in the molding process. Thus, the cut and bent portion constitutes the external lead portion. It is possible to adhere the inner lead to the upper surface of the first adhesive in a similar manner to the inner lead is bonded to the upper surface of the semiconductor chip in a lead on chip (LOC) package known in the art. In addition, the shape and lead pitch of the lead may be selected and used according to the shape of the semiconductor package currently being used.
도 8은 상기 히트 스프리드(10) 상면 제 1 접착제(50) 위에 복수 개의 본딩 패드(도면에 도시 안됨)가 형성된 반도체 칩(70)을 접착하고, 그 본딩 패드들과 각기 대응되는 상부 리드(60)와 하부 리드(40)를 와이어(80)가 전기적으로 연결하고 있는 모양을 나타내고 있다.FIG. 8 bonds a semiconductor chip 70 having a plurality of bonding pads (not shown) formed on the first adhesive 50 on the heat spread 10 and an upper lead corresponding to the bonding pads. The wire 80 is electrically connected to the lower lead 40 and the lower lead 40.
즉, 도면에 표시 되지는 않았지만 상기 상부 리드와 하부 리드가 평면상에서 보았을 때 그 상부 리드와 하부 리드가 서로 엇갈려 있는 지그재그(zigzag) 형태로 배치되어 있다. 즉, 반도체 칩이 접착된 히트 스프리드의 상면에 보면 상기 히트 스프리드의 슬롯으로 노출된 하부 리드와 상부 리드가 서로 엇갈린 지그재그 형태로 배치되어 있고, 이는 각기 와이어 본딩이 가능함을 의미한다.That is, although not shown in the drawings, the upper lead and the lower lead are arranged in a zigzag form when the upper lead and the lower lead are staggered from each other when viewed in a plan view. That is, when the semiconductor chip is bonded to the upper surface of the heat spread, the lower lead and the upper lead exposed to the slots of the heat spread are arranged in a staggered zigzag shape, which means that wire bonding is possible.
또한, 상부 리드와 본딩 패드간의 전기적 연결은 통상적인 와이어 본딩 공정을 진행하여 와이어로 연결하고, 본딩 패드와 하부 리드간의 전기적인 연결은 히트 스프리드의 슬롯으로 노출된 부분의 하부 리드와 본딩 패드간을 와이어로 연결한다. 이를 실현하기 위한 방법으로는 먼저 상부 리드와 본딩 패드간의 와이어 본딩 공정을 실시한 다음 하부 리드와 본딩 패드간을 와이어 본딩 하는 등의 기존의 와이어 본딩 장치의 작동 프로그램을 수정하여 진행할 수 있다. 이와 같은 방법을 통하여 반도체 칩의 본딩 패드와 대응되는 하부 리드와 상부 리드를 전기적으로 연결할 수 있다.In addition, the electrical connection between the upper lead and the bonding pad is connected by wire through a normal wire bonding process, and the electrical connection between the bonding pad and the lower lead is between the lower lead and the bonding pad of the exposed portion of the slot of the heat spread. Connect with wire. As a method for realizing this, first, a wire bonding process between the upper lead and the bonding pad may be performed, and then an operation program of the existing wire bonding apparatus, such as wire bonding between the lower lead and the bonding pad, may be modified. Through this method, the lower lead and the upper lead corresponding to the bonding pads of the semiconductor chip may be electrically connected.
도 9는 도 8까지 진행한 결과물에 몰딩(molding) 공정을 진행하여 반도체 칩(70)을 포함하는 전기적 연결부위를 봉지하고, 하부 리드(40)의 일부가 성형 수지(90) 외부로 노출되도록 되어 있고, 상부 리드(60)가 실장에 알맞도록 성형되어 있는 모양을 나타내고 있다.FIG. 9 performs a molding process on the resultant of FIG. 8 to seal an electrical connection including the semiconductor chip 70 and to expose a part of the lower lead 40 to the outside of the molding resin 90. The upper lead 60 is shaped so as to be suitable for mounting.
상기 몰딩 공정은 플라스틱(plastic) 계열의 성형 수지로 반도체 칩을 포함하는 전기적 연결 부위를 봉지하는 반도체 패키지 공정을 이용하여 형성할 수 있으며, 이하 외부로 돌출된 상부 리드는 절단 및 절곡 공정을 거쳐 실장에 알맞는 형태로 가공한다. 그리고, 상기 상부 리드가 절곡하여 하부 리드와 동일한 높이를 갖도록 하고, 그 반도체 패키지를 실장할 때 상부 리드와 성형 수지 하면에 노출된 하부 리드가 동시에 외부 기기 등에 실장될 수 있도록 한다.The molding process may be formed using a semiconductor package process of encapsulating an electrical connection portion including a semiconductor chip with a plastic-based molding resin, and the upper lead protruding outward is mounted through a cutting and bending process. Process it in a form suitable for. The upper lead is bent to have the same height as the lower lead, and when the semiconductor package is mounted, the upper lead and the lower lead exposed to the lower surface of the molding resin may be simultaneously mounted to an external device.
즉, 도 1내지 도 9는 본 발명에 의한 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법을 순차적으로 나타낸 것이다. 이를 보다 간략하게 순서적으로 기술하면, 먼저, 복수 개의 슬롯이 외곽 주변에 형성된 히트 스프리드를 준비하고, 상기 히트 스프리드 하면에 상기 슬롯이 노출되도록 제 2 접착제를 접착하고, 상기 제 2 접착제 하면에 하부 리드를 접착하고, 상기 히트 스프리드 외곽으로 노출된 상기 하부 리드를 절단하고, 상기 히트 스프리드 상면에 상기 슬롯이 노출되도록 제 1 접착제를 접착하고, 상기 제 1 접착제 상면에 상부 리드 프레임을 접착하고, 계속해서 상기 제 1 접착제 상면에 복수 개의 본딩 패드를 갖는 반도체 칩을 접착하고, 상기 본딩 패드들과 상부 리드 및 하부 리드를 와이어로 전기적 연결 및 상기 반도체 칩을 포함하는 전기적 연결부위를 봉지하여 하부 리드의 일측면이 노출되도록 성형 수지로 성형하는 방법으로 완성 된다.That is, FIGS. 1 to 9 sequentially illustrate a method of manufacturing a high heat dissipation semiconductor package having a two-layer lead structure according to the present invention. In order to more briefly describe this, first, a heat spread formed with a plurality of slots formed around the periphery is prepared, and a second adhesive is adhered to expose the bottom surface of the heat spread, and the second adhesive bottom Attaching a lower lead to the upper lid, cutting the lower lid exposed to the outside of the heat spread, adhering a first adhesive to expose the slot on the upper surface of the heat spread, and attaching an upper lead frame to the upper surface of the first adhesive. Adhering, subsequently adhering a semiconductor chip having a plurality of bonding pads to the first adhesive top surface, electrically connecting the bonding pads, the upper lead and the lower lead with wires, and encapsulating an electrical connection including the semiconductor chip. It is completed by a method of molding with a molding resin so that one side of the lower lead is exposed.
그리고, 본 발명에 의한 이층 리드 구조를 갖는 고방열 반도체 패키지의 구조를 도 9를 참조하여 좀더 자세히 설명하면, 복수 개의 본딩 패드(도면에 도시 안됨)를 갖는 반도체 칩(70)이 있고, 판 형상의 히트 스프리드(10) 외곽 주변에 복수 개의 슬롯(20)이 소정 형상으로 형성되어 있으며, 상기 슬롯(20)이 노출되도록 그 히트 스프리드(10)의 상면에는 제 1 접착제(50)가 접착되어 있고, 그 히트 스프리드(10) 하면에는 상기 슬롯(20)이 노출되도록 제 2 접착제(30)가 접착되어 있는 모양을 나타내고 있다. 계속해서, 상기 제 2 접착제(30) 하면에는 복수 개의 하부 리드(40)가 접착되어 있고, 상기 제 1 접착제(50) 상면에는 복수 개의 상부 리드(60)가 접착되어 있으며, 상기 반도체 칩(70)이 제 1 접착제(50) 상부면 중앙부에 접착 고정되고, 상기 상부 리드(60)와 하부 리드(40)가 와이어(80)로 각기 대응되는 본딩 패드들과 전기적으로 연결되어 있다. 그리고, 상기 반도체 칩(10), 와이어(80) 및 전기적 연결 부위가 성형 수지(90)로 봉지되어 있고, 상기 하부 리드(40)의 일부 저면이 상기 성형 수지(90)로부터 노출되어 있는 모양을 나타내고 있다.In addition, the structure of the high heat dissipation semiconductor package having the two-layer lead structure according to the present invention will be described in more detail with reference to FIG. 9. There is a semiconductor chip 70 having a plurality of bonding pads (not shown). A plurality of slots 20 are formed in a predetermined shape around the periphery of the heat spread 10, and the first adhesive 50 is adhered to the top surface of the heat spread 10 so that the slot 20 is exposed. The second adhesive 30 is bonded to the lower surface of the heat spread 10 so that the slot 20 is exposed. Subsequently, a plurality of lower leads 40 are adhered to the lower surface of the second adhesive 30, and a plurality of upper leads 60 are adhered to the upper surface of the first adhesive 50. ) Is adhesively fixed to the center of the upper surface of the first adhesive agent 50, and the upper lead 60 and the lower lead 40 are electrically connected to bonding pads corresponding to the wires 80, respectively. The semiconductor chip 10, the wire 80, and the electrical connection portion are sealed with the molding resin 90, and a part of the bottom surface of the lower lid 40 is exposed from the molding resin 90. It is shown.
도 10은 본 발명에 의하여 완성된 반도체 패키지(100)의 평면도로서, 반도체 패키지 몸체로부터 상부 리드들(60)이 돌출되어 있는 모양을 나타내고 있으며, 상부 리드와 상부 리드 사이의 리드 피치를 B로 나타내고 있으며, 그 리드 피치 B는 일반적인 파인 피치인 0.5㎜ 또는 그 이상으로 형성할 수 있다.FIG. 10 is a plan view of the semiconductor package 100 completed by the present invention, and shows the shape in which the upper leads 60 protrude from the semiconductor package body, and the lead pitch between the upper lead and the upper lead is denoted by B. FIG. The lead pitch B can be formed at 0.5 mm or more, which is a general fine pitch.
그리고, 도 11은 본 발명에 의한 반도체 패키지(100)의 저면도로서, 반도체 패키지 몸체로 부터 돌출된 상부 리드들(60)이 리드 피치 B 간격으로 이격되어 있으며, 그 반도체 패키지 몸체 하부 저면에 일부 노출된 하부 리드들(40)이 리드 피치 A로 이격되어 있는 모양을 나타내고 있다.11 is a bottom view of the semiconductor package 100 according to the present invention, in which the upper leads 60 protruding from the semiconductor package body are spaced apart at a lead pitch B interval, and a part of the lower surface of the semiconductor package body is partially disposed. The exposed lower leads 40 are separated from each other by the lead pitch A. FIG.
상기 하부 리드 피치 A 또한 0.5㎜ 또는 그 이상으로 형성할 수 있으며, 상기 리드 피치 A와 B를 동일한 간격으로 형성되어 있다. 그러므로, 상기 하부 리드와 근접한 상부 리드 피치 C는 리드 피치 A 또는 B보다 절반정도 작은 피치로 형성할 수 있다. 그러므로, 동일한 패키지 몸체를 갖는 반도체 패키지에서 하부 리드와 상부 리드의 피치를 0.25㎜ 내지 0.4㎜로 형성할 수 있어 종래 기술에 의한 리드 피치 한계를 극복할 수 있다.The lower lead pitch A may also be formed to be 0.5 mm or more, and the lead pitches A and B are formed at equal intervals. Therefore, the upper lead pitch C close to the lower lead may be formed at a pitch about half smaller than the lead pitch A or B. Therefore, the pitch of the lower lead and the upper lead in the semiconductor package having the same package body can be formed from 0.25 mm to 0.4 mm to overcome the lead pitch limit according to the prior art.
또한, 본 발명은 QFP 형태의 반도체 패키지 뿐만이 아니라 다른 형태를 갖는 표면 실장형 반도체 패키지 형태에도 적용이 가능하다. 도면에는 도시 하지 않았지만 외부 리드의 모양을 J자 형 등의 다른 모양으로도 형성할 수 있으며, 결과 적으로 다핀화 및 파인 피치를 이루고, 열방출이 우수한 칩 스케일 패키지 형태의 반도체 패키지를 제공한다.In addition, the present invention can be applied not only to a QFP-type semiconductor package but also to a surface mount semiconductor package having a different form. Although not shown in the drawing, the shape of the external lead may be formed in other shapes such as a J-shape, and as a result, a semiconductor package in the form of a chip scale package having excellent fining and heat dissipation is achieved.
따라서, 본 발명에 의한 이층 리드 구조를 갖는 고방열 반도체 패키지는 동일한 반도체 패키지 몸체를 갖는 플라스틱 패키지의 구조에 있어서, 실장되는 리드 수를 최대한으로 할 수 있어 실장 밀도를 증가시킬 수 있는 이점 및 히트 스프리드를 내장하고 있어 열방출 효과가 우수한 이점도 있다.Therefore, the heat dissipation semiconductor package having the double-layered lead structure according to the present invention has the advantage that the number of leads to be mounted can be maximized in the structure of the plastic package having the same semiconductor package body, thereby increasing the mounting density and the heat spread. The built-in lead also has the advantage of excellent heat dissipation effect.
또한, 기존의 플라스틱 패키지 제조 공정에서 사용되고 있는 장치들을 이용하여 형성할 수 있어 새로운 장치의 추가 설치 및 제조 공정을 변화시키지 않고 고밀도 실장이 가능한 반도체 패키지를 제작할 수 있어 비용 절감의 이점이 있다.In addition, it can be formed using the devices used in the existing plastic package manufacturing process it is possible to manufacture a semiconductor package capable of high-density mounting without changing the additional installation and manufacturing process of the new device has the advantage of cost reduction.
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