KR19980040659A

KR19980040659A - Capacitor Manufacturing Method of Semiconductor Memory Device

Info

Publication number: KR19980040659A
Application number: KR1019960059883A
Authority: KR
Inventors: 이기영
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-08-17

Abstract

반도체 장치의 커패시터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 상기 결과물 전면에 절연물을 증착한 다음 이방성식각하여 상기 비아홀의 측벽에 스페이서를 형성하는 단계; 스페이서가 형성된 결과물 상에 커패시터의 유전체막을 형성하는 단계; 및 상기 유전체막 상에 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 한다. 이와 같이 층간절연층을 수직으로 식각하여 비아홀을 형성한 다음, 그 측벽에 스페이서를 형성함으로써, 수직방향의 기울기를 감소시켜 MIM 커패시터 유전체막의 단차도포성을 향상시킨다.Disclosed is a method of manufacturing a capacitor of a semiconductor device. This includes forming an insulating layer on a semiconductor substrate; Forming a metal layer for forming a lower electrode on the insulating layer and patterning the metal layer to form a lower electrode of the capacitor; Forming an interlayer insulating layer by depositing an insulator on the entire surface of the resultant material on which the lower electrode is formed; Partially etching the interlayer insulating layer to form a via hole exposing the lower electrode; Depositing an insulator on the entire surface of the resultant via hole and then anisotropically forming spacers on sidewalls of the via hole; Forming a dielectric film of the capacitor on the resultant formed spacers; And forming an upper electrode of the capacitor on the dielectric film. As such, the interlayer insulating layer is vertically etched to form via holes, and then spacers are formed on the sidewalls thereof, thereby reducing the inclination in the vertical direction to improve the step coatability of the MIM capacitor dielectric film.

Description

반도체메모리 장치의 커패시터 제조방법Capacitor Manufacturing Method of Semiconductor Memory Device

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 하부전극 및 상부전극을 금속으로 형성한 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a lower electrode and an upper electrode are formed of metal.

반도체 소자에 사용되는 커패시터는 그 상부 및 하부전극으로 불순물이 도우프된 폴리실리콘이나 금속을 채용하고 있으며, 폴리실리콘층-절연층-폴리실리콘층(이하, PIP) 또는 금속층-절연층-금속층(이하, MIM)의 구조를 갖는다. 이러한 박막의 커패시터는 MOS 커패시터나 접합 커패시터와는 달리, 바이어스에 대해 독립적으로 작용하기 때문에 커패시터의 정밀성을 요구하는 아날로그 제품에 많이 사용된다.Capacitors used in semiconductor devices employ polysilicon or metal doped with impurities as upper and lower electrodes, and include polysilicon layer-insulation layer-polysilicon layer (hereinafter referred to as PIP) or metal layer-insulation layer-metal layer ( Hereinafter, it has a structure of MIM). Unlike thin film capacitors and junction capacitors, these thin-film capacitors are used in analog products that require capacitor precision because they act independently of bias.

이 박막 커패시터 중에서 MIM 구조를 갖는 커패시터의 경우, 제조될 수 있는 단위면적당 커패시턴스가 PIP 구조에 비해 떨어지지만, 전압이나 온도에 따른 커패시턴스의 변화율을 나타내는 전압상수나 온도상수가 PIP 구조에 비해 매우 양호하므로, 정밀한 커패시턴스의 제어를 요하는 아날로그 제품에는 주로 MIM 구조가 사용된다.Among the thin film capacitors, the capacitor having the MIM structure has a lower capacitance per unit area than the PIP structure, but a voltage constant or temperature constant indicating a change rate of capacitance according to voltage or temperature is very good compared to the PIP structure. For analog products that require precise capacitance control, the MIM structure is often used.

도 1 내지 도 3은 금속층을 하부 및 상부 전극으로 채용한 종래의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional capacitor manufacturing method using a metal layer as a lower and an upper electrode.

먼저, 도 1을 참조하면, 절연층(3)이 형성된 반도체 기판(1) 상에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(5)을 형성한 다음, 하부전극(5)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(7)을 형성한다.First, referring to FIG. 1, a metal layer for forming a lower electrode is formed on a semiconductor substrate 1 on which an insulating layer 3 is formed, and patterned by a conventional method to form a lower electrode 5 of a capacitor. The interlayer insulating layer 7 is formed by depositing an insulator on the entire surface of the resultant in which the lower electrode 5 is formed.

도 2를 참조하면, 층간절연층(7)이 형성된 상기 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각마스크로 사용하여 상기 층간절연층(7)을 부분적으로 식각함으로써, 상기 하부전극(3)을 노출시키는 비아홀(h)을 형성한다.Referring to FIG. 2, a photoresist is coated on the entire surface of the resultant layer on which the interlayer insulating layer 7 is formed, and then patterned to form a photoresist pattern (not shown). The interlayer insulating layer 7 is used as an etching mask. ) Is partially etched to form via holes h exposing the lower electrode 3.

도 3을 참조하면, 비아홀(h)이 형성된 결과물 전면에 유전물을 증착한 다음 패터닝하여 커패시터의 유전체막(9)을 형성하고, 그 위에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극(11)을 형성한다.Referring to FIG. 3, a dielectric material is deposited on the entire surface of the resultant via hole h, which is then patterned to form a dielectric film 9 of the capacitor, and then a metal is deposited thereon and then patterned to form the upper electrode 11 of the capacitor. Form.

여기에서, MIM 커패시터에 사용되는 유전체막(9)의 단차 도포성(step coverage)를 향상시키기 위해 통상 상기 비아홀(h)을 형성하기 위한 층간절연층(7) 식각시 테이퍼(tapered) 식각을 실시하게 된다. 그러나, 상기 종래기술에 따르면 MIM 구조를 형성하는 장비의 특성상 테이퍼 식각이 불가능하며, 수직 식각을 하게 되므로 MIM 커패시터용 유전체막의 단차도포성이 불량하여 커패시터 제조수율이 감소된다.Here, in order to improve the step coverage of the dielectric film 9 used in the MIM capacitor, a tapered etching is usually performed during the etching of the interlayer insulating layer 7 for forming the via hole h. Done. However, according to the conventional technology, taper etching is impossible due to the characteristics of the equipment forming the MIM structure, and vertical etching is performed, resulting in poor step coverage of the dielectric film for the MIM capacitor, thereby reducing the yield of capacitor manufacturing.

본 발명이 이루고자 하는 기술적 과제는, 상부 및 하부전극이 금속으로된 커패시터 제조시 커패시터 유전체막의 단차도포성을 향상시킬 수 있는 커패시터 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a capacitor manufacturing method capable of improving step coverage of a capacitor dielectric layer when manufacturing a capacitor having upper and lower electrodes made of metal.

도 4 내지 도 6은 본 발명의 일 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.4 to 6 are cross-sectional views illustrating a capacitor manufacturing method according to an embodiment of the present invention.

상기 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 상기 결과물 전면에 절연물을 증착한 다음 이방성식각하여 상기 비아홀의 측벽에 스페이서를 형성하는 단계; 스페이서가 형성된 결과물 상에 커패시터의 유전체막을 형성하는 단계; 및 상기 유전체막 상에 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.The present invention to achieve the above object, forming an insulating layer on a semiconductor substrate; Forming a metal layer for forming a lower electrode on the insulating layer and patterning the metal layer to form a lower electrode of the capacitor; Forming an interlayer insulating layer by depositing an insulator on the entire surface of the resultant material on which the lower electrode is formed; Partially etching the interlayer insulating layer to form a via hole exposing the lower electrode; Depositing an insulator on the entire surface of the resultant via hole and then anisotropically forming spacers on sidewalls of the via hole; Forming a dielectric film of the capacitor on the resultant formed spacers; And forming an upper electrode of the capacitor on the dielectric film.

이와 같이 본 발명에 따르면, 층간절연층을 수직으로 식각하여 비아홀을 형성한 다음, 그 측벽에 스페이서를 형성함으로써, 수직방향의 기울기를 감소시켜 MIM 커패시터 유전체막의 단차도포성을 향상시킨다.As described above, according to the present invention, the via insulating layer is vertically etched to form via holes, and then spacers are formed on the sidewalls thereof, thereby reducing the inclination in the vertical direction to improve the step coverage of the MIM capacitor dielectric film.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4를 참조하면, 반도체 기판(51) 상에 트랜지스터 등과 같은 소자를 형성하고, 그 결과물 상에 절연물, 예컨대 HTO, BPSG 등을 증착하여 절연층(53)을 형성한다. 다음에, 상기 절연층(53) 상에, 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(55)을 형성한 다음, 하부전극(55)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(57)을 형성한다.Referring to FIG. 4, an element such as a transistor is formed on the semiconductor substrate 51, and an insulating material, for example, HTO, BPSG, or the like is deposited on the resultant to form an insulating layer 53. Next, on the insulating layer 53, a metal layer for forming a lower electrode is formed and patterned by a conventional method to form the lower electrode 55 of the capacitor, and then on the entire surface of the resultant on which the lower electrode 55 is formed. An insulator is deposited to form an interlayer insulating layer 57.

계속해서, 층간절연층(57)이 형성된 상기 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각마스크로 사용하여 상기 층간절연층(57)을 부분적으로 식각함으로써, 상기 하부전극(53)을 노출시키는 비아홀(H)을 형성한다.Subsequently, a photoresist is applied to the entire surface of the resultant on which the interlayer insulating layer 57 is formed, and then patterned to form a photoresist pattern (not shown), and the interlayer insulating layer 57 is partially used as an etching mask. Etching to form a via hole H exposing the lower electrode 53.

이때, 상기 비아홀(H)은 상기 층간절연층(57)을 수직으로 건식식각하여 형성한다.In this case, the via hole H is formed by vertically etching the interlayer insulating layer 57.

도 5를 참조하면, 비아홀(H)이 형성된 상기 결과물 전면에 절연물을 증착한 다음 이방성식각하여 상기 비아홀(H)의 측벽에 스페이서(58)를 형성한다.Referring to FIG. 5, an insulating material is deposited on the entire surface of the resultant via hole H, and then anisotropically etched to form spacers 58 on sidewalls of the via hole H.

도 6을 참조하면, 스페이서(58)가 형성된 결과물 전면에, 유전물을 증착한 다음 패터닝하여 커패시터의 유전체막(59)을 형성하고, 그 위에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극(61)을 형성한다.Referring to FIG. 6, a dielectric material is deposited on the entire surface of the product on which the spacers 58 are formed, and then patterned to form a dielectric film 59 of the capacitor. The upper electrode 61 of the capacitor is deposited by depositing a metal thereon. To form.

상술한 바와 같이 본 발명에 따르면, 층간절연층을 수직으로 식각하여 비아홀을 형성한 다음, 그 측벽에 스페이서를 형성함으로써, 수직방향의 기울기를 감소시켜 MIM 커패시터 유전체막의 단차도포성을 향상시킬 수 있다.As described above, according to the present invention, the via insulation layer is vertically etched to form via holes, and then spacers are formed on the sidewalls thereof, thereby reducing the inclination in the vertical direction, thereby improving the step coverage of the MIM capacitor dielectric film. .

Claims

반도체 기판 상에 절연층을 형성하는 단계;Forming an insulating layer on the semiconductor substrate;

상기 절연층 상에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계;Forming a metal layer for forming a lower electrode on the insulating layer and patterning the metal layer to form a lower electrode of the capacitor;

하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계;Forming an interlayer insulating layer by depositing an insulator on the entire surface of the resultant material on which the lower electrode is formed;

상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계;Partially etching the interlayer insulating layer to form a via hole exposing the lower electrode;

비아홀이 형성된 상기 결과물 전면에 절연물을 증착한 다음 이방성식각하여 상기 비아홀의 측벽에 스페이서를 형성하는 단계;Depositing an insulator on the entire surface of the resultant via hole and then anisotropically forming spacers on sidewalls of the via hole;

스페이서가 형성된 결과물 상에 커패시터의 유전체막을 형성하는 단계; 및Forming a dielectric film of the capacitor on the resultant formed spacers; And

상기 유전체막 상에 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.And forming an upper electrode of the capacitor on the dielectric film.