KR19980036950A - Semiconductor device manufacturing method - Google Patents

Abstract

본 발명은 미세한 디자인 룰(Design rule)에 따라 소정의 제 1 전도층과 그 위에 절연층을 사이에 두고 형성된 제 2 전도층을 접속시키기 위한 비아(VIA)를 상기 절연층에 형성함에 있어서, 상기 비아를 형성하기 위한 식각공정에서 발생된 폴리머(Polymer)를 완전히 제거하는데 적당하도록 한 반도체소자 제조방법에 관한 것으로, 소정의 하부막 위에 형성된 제 1 전도층 위에 절연막을 증착한 후, 그 위에 비아를 형성하기 위한 레지스트패턴을 형성하고, 그 레지스트패턴에 따라 절연막을 선택적으로 식각하는 단계와; 상기 식각공정에서 발생된 폴리머 및 상기 포토레지스트를 동시에 제거하기 위한 플라즈마 애싱공정과; 잔류물(Residue)을 제거하기 위한 세정공정 및 비아를 통해 노출된 상기 제 1 금속층이 부식되거나 변질되는 것을 방지하기 위해서 O₃처리로 상기 제 1 금속층에 산화막을 형성하는 공정으로 이루어지는 것을 특징으로 한다. 이때, 포토레지스트와 폴리머를 동시에 제거하기 위한 상기 플라즈마 애싱공정은, O₂와 CHxFy의 플로우 레벨(Flow level)을 각각 100-600[SCCM], 5-50[SCCM]으로 설정함으로써 그 O₂와 CHxFy이 10:1 내지 30:1의 비율로 혼합된 공정 가스를 100-1000[W]의 파워 레벨(Power level)로 전리시켜 형성한 플라즈마로 이루어지는 것이 바람직한데, 이는 O₂플라즈마는 포토레지스트와 폴리머에 있는 탄소성분을 제거하는데 유효하고, CHxFy 플라즈마는 상기 O₂플라즈마에 의하여 제거되지 않은 금속성분 및 표면이 경화되거나 변질된 부분을 제거하는데 유효하기 때문이다. 이와 같은 본 발명은, 폴리머 제거능력이 크게 향상되기 때문에 비아를 형성하기 위한 식각공정에서의 공정 여유도를 향상시킬 수 있고, 포토레지스트와 폴리머를 제거하는 애싱공정이 단순하며, 비아의 크기가 작은 경우 뿐만 아니라 그 비아의 구조가 복잡하거나 종횡비가 큰 경우에도 적용될 수 있고, 비아의 밀도가 큰 고집적 반도체소자에도 적용될 수 있는 장점이 있다.According to the present invention, a via (VIA) for connecting a predetermined first conductive layer and a second conductive layer formed with an insulating layer interposed therebetween is formed in the insulating layer according to a fine design rule. The present invention relates to a method for manufacturing a semiconductor device suitable for completely removing a polymer generated in an etching process for forming a via. The method includes depositing an insulating film on a first conductive layer formed on a predetermined lower layer, and then forming a via thereon. Forming a resist pattern for forming, and selectively etching the insulating film according to the resist pattern; A plasma ashing process for simultaneously removing the polymer and the photoresist generated in the etching process; And a process of forming an oxide film on the first metal layer by O ₃ treatment to prevent corrosion or deterioration of the first metal layer exposed through the via and a cleaning process for removing residue. . In this case, the plasma ashing process for removing photoresist and polymer at the same time, and the O ₂ level by setting the flow (Flow level) of O ₂ and each CHxFy 100-600 [SCCM], 5-50 [SCCM ] CHxFy is 10: 1 to 30: it is preferred made as to a plasma formed by ionizing power level (power level) of the process gas in a ratio of 1 100-1000 [W], which O ₂ plasma photoresist and This is because it is effective to remove the carbon component in the polymer, and the CHxFy plasma is effective to remove the hardened or deteriorated portion of the metal component and the surface not removed by the O ₂ plasma. Since the polymer removal ability is greatly improved, the present invention can improve the process margin in the etching process for forming vias, the ashing process for removing photoresist and polymer is simple, and the size of vias is small. In addition to the case, the via structure may be applied to a complicated structure or a large aspect ratio, and may also be applied to a highly integrated semiconductor device having a large via density.

Description

반도체소자 제조방법Semiconductor device manufacturing method

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 미세한 디자인 룰(Design rule)에 따라 소정의 제 1 전도층과 그 위에 절연층을 사이에 두고 형성된 제 2 전도층을 접속시키기 위한 비아(VIA)를 상기 절연층에 형성함에 있어서, 상기 비아를 형성하기 위한 식각공정에서 발생된 폴리머(Polymer)를 완전히 제거하는데 적당하도록 한 반도체소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a via (VIA) for connecting a predetermined first conductive layer and a second conductive layer formed therebetween according to a fine design rule. The present invention relates to a method of fabricating a semiconductor device, wherein the method is suitable for completely removing a polymer generated in an etching process for forming the via.

일반적으로 반도체소자 제조공정에서는, 절연층을 사이에 두고 상하에 형성되는 제 1,2 전도층을 접속(Contack)시키기 위하여, 상기 절연층에 비아(VIA)를 형성하는 공정이 필수적인데, 그러한 비아형성공정은 그 이후에 이루어지는 제 2 전도층 형성공정과 함께 금속배선공정을 구성하는 중요한 요소로서, 비아패턴에 따라 이루어지는 식각기술과 그 식각공정에서 발생되는 폴리머를 제거하는 폴리머 제거기술이 결합된 공정이다. 이와 같은 비아형성공정은 반도체소자가 미세화됨에 따라 다양한 식각기술과 함께 폴리머 제거기술이 제안되었는데, 특히 폴리머 제거기술을 중심으로 한 종래 기술의 일실시예에 대해서 첨부된 도면을 참조하여 설명하면 다음과 같다.In general, in the semiconductor device manufacturing process, a process of forming a via (VIA) in the insulating layer is essential to connect the first and second conductive layers formed above and below with the insulating layer interposed therebetween. The formation process is an important element constituting the metallization process together with the subsequent second conductive layer formation process, and is a process combining an etching technique according to a via pattern and a polymer removal technique for removing polymer generated in the etching process. to be. Such via formation process has been proposed as the semiconductor device has been miniaturized with a variety of etching techniques and a polymer removal technique, in particular with reference to the accompanying drawings with respect to an embodiment of the prior art mainly focused on the polymer removal technology as follows. same.

도 1은 종래 기술에 따른 비아형성방법을 단계별로 나타낸 공정단면도로서, 소정의 하부막(11) 위에 형성된 제 1 전도층(12) 위에 산화막(13)을 증착한 후, 그 위에 비아를 형성하기 위한 레지스트패턴(14)을 형성하는 단계(도 1a)와; 상기 레지스트패턴(14)에 따라 그 아래의 산화막(13)을 식각하여 비아를 형성하는 단계(도 1b)와; 상기 식각공정에서 발생된 폴리머(15)를 제거하기 위한 NH₄OH 용액에 의한 제 1 세정공정(도 1c)과; 상기 레지스트패턴(14)을 제거하기 위한 플라즈마를 이용한 레지스트 애싱(Ashing)공정(도 1d)과; 상기 제 1 세정공정에서 제거되지 않은 폴리머(15a)를 제거하기 위한 NH₄OH 용액(Wet chemical)에 의한 제 2 세정공정 및 비아를 통해 노출된 제 1 전도층(12)이 부식되거나 변질되는 것을 방지하기 위한 O₃처리에 의한 산화막 형성공정(도 1e)으로 이루어졌음을 보여주고 있다.FIG. 1 is a process cross-sectional view illustrating a method of forming a via according to the prior art step by step. After depositing an oxide layer 13 on a first conductive layer 12 formed on a predetermined lower layer 11, a via is formed thereon. Forming a resist pattern 14 (FIG. 1A); Etching the oxide film 13 thereunder according to the resist pattern 14 to form vias (FIG. 1B); A first cleaning process using NH ₄ OH solution for removing the polymer 15 generated in the etching process (FIG. 1C); A resist ashing process using plasma for removing the resist pattern 14 (FIG. 1D); Corrosion or deterioration of the first conductive layer 12 exposed through the via and via the second cleaning process by NH ₄ OH solution (Wet chemical) to remove the polymer (15a) that was not removed in the first cleaning process. It has been shown that the oxide film forming step (FIG. 1E) by the O ₃ treatment for prevention.

그러나, 상기와 같은 종래 기술은, 반도체소자가 미세화됨에 따라 각 비아(VIA) 크기(단면적)가 작아지면서 종횡비(Aspect ratio)가 증가할 뿐만 아니라 비아의 밀도가 증가하는 경우, 특히 0.4[㎛] 이하의 디자인 룰(Design rule)에 따른 반도체소자 제조방법에서는, 두번에 걸친 NH₄OH 용액에 의한 세정공정으로도 폴리머(도 1e의 15b)가 완전히 제거되지 않게 되는 문제점이 있었다. 그리고, 비아 콘택 구조가 바뀌는 경우에도 적용할 수 없다는 단점과 함께 비아 아래로 노출되는 제 1 전도층이 상기 세정액에 의하여 부식되게 되는 문제점도 있었다.However, the conventional technology as described above, in particular, when the size of each via (VIA) becomes smaller as the semiconductor device becomes smaller, not only the aspect ratio increases but also the density of the via increases, particularly 0.4 [μm]. In the method of manufacturing a semiconductor device according to the following design rule, there is a problem that the polymer (15b of FIG. 1E) is not completely removed even by two washing processes with NH ₄ OH solution. In addition, there is a problem in that the first conductive layer exposed under the via is corroded by the cleaning liquid, with the disadvantage that it cannot be applied even when the via contact structure is changed.

이에 본 발명은 상기와 같은 종래 문제점을 해결하기 위하여 창안한 것으로, 미세한 디자인 룰(Design rule)을 갖는 반도체소자의 비아(VIA)를 형성함에 있어서, 그 비아를 형성하기 위한 식각공정에서 발생된 폴리머를 완전히 제거하는데 적당하도록 한 반도체소자 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and in forming a via (VIA) of a semiconductor device having a fine design rule, a polymer generated in an etching process for forming the via is formed. It is an object of the present invention to provide a method for manufacturing a semiconductor device that is suitable for completely removing the film.

도 1a 내지 도 1e는 종래 기술에 따른 비아형성방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of forming a via according to the related art.

도 2a 내지 도 2d는 본 발명에 따른 비아형성방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of forming a via according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11 : 하부막12 : 제 1 금속층11: lower film 12: first metal layer

13 : 절연막14 : 포토레지스트13 insulating film 14 photoresist

15, 15c : 폴리머15, 15c: polymer

상기 목적을 달성하기 위한 본 발명은, 소정의 하부막 위에 형성된 제 1 전도층 위에 절연막을 증착한 후, 그 위에 비아를 형성하기 위한 레지스트패턴을 형성하고, 그 레지스트패턴에 따라 절연막을 선택적으로 식각하여 비아를 형성하는 공정과; 상기 식각공정에서 발생된 폴리머 및 상기 포토레지스트를 동시에 제거하기 위한 플라즈마 애싱(Ashing)공정과; 잔류물(Residue)을 제거하기 위한 세정공정 및 비아를 통해 노출된 상기 제 1 금속층이 부식되거나 변질되는 것을 방지하기 위해서 O₃로 처리하는 공정을 포함하여 이루어지는 것을 특징으로 한다.According to the present invention for achieving the above object, after depositing an insulating film on a first conductive layer formed on a predetermined lower layer, a resist pattern for forming a via thereon is formed, and the insulating film is selectively etched according to the resist pattern Forming a via; A plasma ashing process for simultaneously removing the polymer and the photoresist generated in the etching process; And a process of treating with O ₃ to prevent corrosion or deterioration of the first metal layer exposed through the via and a cleaning process for removing residue.

이때, 상기 절연막을 식각하는 공정이 플라즈마 식각법으로 이루어지는 경우에는, 상기 플라즈마 애싱공정도 그와 동일한 플라즈마 식각장비에서 수행될 수 있다.In this case, when the process of etching the insulating film is a plasma etching method, the plasma ashing process may also be performed in the same plasma etching equipment.

이하, 첨부된 도면을 참조하여 본 발명에 대해서 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 비아형성공정을 나타낸 공정단면도로서, 이를 참조하여 각 공정을 상세히 설명하면 다음과 같다.2A to 2D are cross-sectional views illustrating a via forming process according to a preferred embodiment of the present invention. Hereinafter, each process will be described in detail with reference to the drawings.

우선, 도 2a에 도시된 바와 같이 소정의 하부막(11) 위에 형성된 제 1 금속층(12) 위로 산화막(13)을 증착한 후, 그 위에 비아(VIA)를 형성하기 위한 레지스트패턴(14)을 형성한 후, 도 2b에 도시된 바와 같이 상기 레지스트패턴(14)를 식각마스크로 하는 산화막에 대한 플라즈마 식각으로 상기 산화막(13)에 비아를 형성한다. 이때, 상기 플라즈마 식각공정은 일반적인 방법으로 수행될 수 있는데, 그러한 식각공정에서는 폴리머(15)와 같은 부산물이 형성되어 비아의 내부에 잔류하게 된다.First, as shown in FIG. 2A, an oxide layer 13 is deposited on a first metal layer 12 formed on a predetermined lower layer 11, and then a resist pattern 14 for forming vias VIA is formed thereon. After the formation, as shown in FIG. 2B, vias are formed in the oxide layer 13 by plasma etching with respect to the oxide layer using the resist pattern 14 as an etching mask. In this case, the plasma etching process may be performed by a general method. In such an etching process, by-products such as the polymer 15 are formed and remain in the via.

이후, 도 2c에 도시된 바와 같이 상기 포토레지스트(14) 뿐만 아니라 상기 플라즈마 식각공정에서 발생된 폴리머(15)를 동시에 제거하기 위한 플라즈마 애싱공정을 수행한다. 이때, 상기 플라즈마 애싱공정은 상기 산화막(13)을 식각하는데 이용된 플라즈마 식각장비나, 다른 플라즈마 식각장비를 통해 수행될 수 있는데, 그에 대해서 설명하면 다음과 같다.Thereafter, as illustrated in FIG. 2C, a plasma ashing process is performed to simultaneously remove not only the photoresist 14 but also the polymer 15 generated in the plasma etching process. In this case, the plasma ashing process may be performed through the plasma etching equipment used to etch the oxide layer 13 or other plasma etching equipment, which will be described below.

포토레지스트(14)와 폴리머(15)를 동시에 제거하기 위한 상기 플라즈마는, O₂와 CHxFy의 플로우 레벨(Flow level)을 각각 100-600[SCCM], 5-50[SCCM]으로 설정함으로써 그 O₂와 CHxFy이 10:1 내지 30:1의 비율로 혼합된 가스를 100-1000[W]의 파워 레벨(Power level)로 전리시켜 형성하는 것이 바람직한데, 이는 O₂플라즈마는 포토레지스트(14)와 폴리머(15)에 있는 탄소(Carbon)성분을 제거하는데 유효하고, CHxFy 플라즈마는 상기 O₂플라즈마에 의하여 제거되지 않은 금속성분 및 표면이 경화되거나 변질된 부분을 제거하는데 유효하기 때문이다. 즉, 상기 CHxFy는 O₂에 비해서 분자량이 클 뿐만 아니라 F^*라디칼 등을 형성할 수 있기 때문에, 무거운 이온이나 CHxFy^*들이 웨이퍼 표면에 존재하는 폴리머(15)와 경화되거나 변질된 포토레지스트(14)를 쉽게 제거할 수 있는 효과를 일으킨다. 위에서, 공정 가스의 플로우 레벨을 나타내는 SCCM(Standard Cubic Centimeter Per Minute)은 단위 시간에 공급되는 공정 가스의 부피를 나타내는 단위이다.The plasma for removing the photoresist 14 and the polymer 15 simultaneously is determined by setting the flow levels of O ₂ and CHxFy to 100-600 [SCCM] and 5-50 [SCCM], respectively. It is preferable to form a gas in which ₂ and CHxFy are mixed at a ratio of 10: 1 to 30: 1 by ionizing at a power level of 100-1000 [W], which is an O ₂ plasma. This is because the CHxFy plasma is effective to remove the carbon component and the hardened or denatured portion of the surface of the polymer 15 which are not removed by the O ₂ plasma. That is, since the CHxFy has a higher molecular weight than O ₂ and can form F ^* radicals, the polymer 15 in which heavy ions or CHxFy ^* are present on the wafer surface and the cured or altered photoresist 14 are formed. Produces an effect that can be easily removed. In the above, the standard cubic centimeter per minute (SCCM) representing the flow level of the process gas is a unit representing the volume of the process gas supplied at a unit time.

그리고 나서, 상기와 같은 플라즈마 애싱공정에서도 제거되지 않는 부산물(15c)을 제거하기 위하여 도 2d에 도시된 바와 같이 세정공정을 한번 실시하는 것이 바람직한데, 그러한 세정공정은 종래와 같이 NH₄OH 용액으로 수행될 수 있다. 따라서, 포토레지스트(14)와 폴리머(15)를 동시에 제거할 수 있을 뿐만 아니라 그들에 대한 제거능력이 뛰어난 O₂와 CHxFy 플라즈마 애싱공정과 함께 NH₄OH 용액을 이용한 세정공정을 실시함으로써, 비아의 내부를 포함한 웨이퍼의 표면에는 어떠한 부산물도 남아있지 않게 될 것이다.Then, in order to remove the by-product (15c) that is not removed even in the plasma ashing process as described above, it is preferable to perform the cleaning process once, as shown in Figure 2d, such cleaning process is conventionally with NH ₄ OH solution Can be performed. Therefore, the photoresist 14 and the polymer 15 can be removed at the same time, and the cleaning process using the NH ₄ OH solution together with the O ₂ and CHxFy plasma ashing processes which are excellent in their removal ability can be performed. No by-products will remain on the surface of the wafer, including the interior.

이후, 비아를 통해 노출된 상기 제 1 금속층(12)이 부식되거나 변질되는 것을 방지하기 위해서 O₃처리로 상기 제 1 금속층(12)의 표면에 산화막을 형성한다.Thereafter, an oxide film is formed on the surface of the first metal layer 12 by O ₃ treatment to prevent the first metal layer 12 exposed through the via from being corroded or deteriorated.

상술한 본 발명은, 폴리머 제거능력이 크게 향상되기 때문에 비아를 형성하기 위한 식각공정에서의 공정 여유도를 향상시킬 수 있고, 포토레지스트와 폴리머를 제거하는 애싱공정이 단순하며, 비아의 크기가 작은 경우 뿐만 아니라 그 비아의 구조가 복잡하거나 종횡비가 큰 경우에도 적용될 수 있고, 비아의 밀도가 큰 고집적 반도체소자에도 적용될 수 있는 장점이 있다.In the present invention described above, since the polymer removal ability is greatly improved, the process margin in the etching process for forming the via can be improved, the ashing process for removing the photoresist and the polymer is simple, and the size of the via is small. In addition to the case, the via structure may be applied to a complicated structure or a large aspect ratio, and may also be applied to a highly integrated semiconductor device having a large via density.

Claims (5)

소정의 하부막 위에 형성된 제 1 전도층 위에 절연막을 증착한 후, 그 위에 비아를 형성하기 위한 레지스트패턴을 형성하고, 그 레지스트패턴에 따라 절연막을 선택적으로 식각하여 비아를 형성하는 공정과; 상기 식각공정에서 발생된 폴리머 및 상기 포토레지스트를 동시에 제거하기 위한 플라즈마 애싱(Ashing)공정과; 잔류물(Residue)을 제거하기 위한 세정공정 및 비아를 통해 노출된 상기 제 1 금속층이 부식되거나 변질되는 것을 방지하기 위하여 O₃로 처리하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.Depositing an insulating film on the first conductive layer formed on the predetermined lower layer, forming a resist pattern for forming a via thereon, and selectively etching the insulating film according to the resist pattern to form a via; A plasma ashing process for simultaneously removing the polymer and the photoresist generated in the etching process; And a process of treating with O ₃ to prevent corrosion or deterioration of the first metal layer exposed through the via and a cleaning process for removing residue. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 애싱공정은 공정 가스가 O₂와 CHxFy이 혼합된 가스로 구성되는 것을 특징으로 하는 반도체소자 제조방법.The plasma ashing process is a semiconductor device manufacturing method characterized in that the process gas is composed of a mixture of O ₂ and CHxFy. 제 1 항 또는 제 2 항에 있어서, 상기 플라즈마 애싱공정은 공정 가스가 O₂와 CHxFy이 10:1 내지 30:1의 비율로 혼합된 가스로 구성되는 것을 특징으로 하는 반도체소자 제조방법.The method of claim 1, wherein the plasma ashing process comprises a gas in which a process gas is mixed with O ₂ and CHxFy in a ratio of 10: 1 to 30: 1. 제 3 항에 있어서,The method of claim 3, wherein 상기 플라즈마 애싱공정은 O₂와 CHxFy이 혼합된 공정 가스를 플라즈마로 만들기 위한 파워 레벨(Power level)이 100-1000[W] 정도가 되도록 구성된 것을 특징으로 하는 반도체소자 제조방법.The plasma ashing process is a semiconductor device manufacturing method, characterized in that the power level (Power level) for making a plasma of the process gas mixed with O ₂ and CHxFy is about 100-1000 [W]. 제 1 항에 있어서,The method of claim 1, 상기 세정공정은 NH₄OH 용액으로 수행되는 것을 특징으로 하는 반도체소자 제조방법.The cleaning process is a semiconductor device manufacturing method, characterized in that carried out with NH ₄ OH solution.