KR19980035251A - Semiconductor device having double epitaxial layer and buried region and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 52
- 239000012535 impurity Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 19
- 235000012431 wafers Nutrition 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
본 발명은 반도체 소자에 관한 것으로서, 반도체 기판의 상부에 형성된 제 1 도전형의 제 1 에피택셜층; 상기 제 1 에피택셜층의 상부에 형성된, 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층; 상기 제 1 및 제 2 에피택셜층 사이에 매몰된 제 2 도전형의 제 1 확산 영역; 상기 제 2 에피택셜층 상부의 소정 영역에 형성된 게이트 절연막; 상기 게이트 절연막 상부의 소정 영역에 형성된 게이트 전극; 상기 제 2 에피택셜층 상부의 소정 영역에서 도핑되어, 수직 방향으로는 상기 제 2 에피택셜층을 통과하여 상기 제 1 에피택셜층의 상층부까지, 수평 우측 방향으로는 상기 게이트 전극의 우측 직하부까지 확산되고, 상기 제 1 확산 영역으로부터 소정 거리만큼 이격된 제 2 도전형의 제 2 확산 영역; 상기 제 2 확산 영역내에서 상기 게이트 전극의 좌측 직하부를 포함하여 형성된 제 1 도전형의 제 3 확산 영역; 및 상기 게이트 전극을 중심으로 하여 상기 제 3 확산 영역의 반대편에 상기 제 3 확산 영역으로부터 소정 거리만큼 이격되어 형성된 제 1 도전형의 제 4 확산 영역을 구비하는 것을 특징으로 한다.The present invention relates to a semiconductor device, comprising: a first epitaxial layer of a first conductivity type formed on a semiconductor substrate; A second epitaxial layer of a first conductivity type formed on the first epitaxial layer and having an impurity concentration higher than that of the first epitaxial layer; A first diffusion region of a second conductivity type buried between the first and second epitaxial layers; A gate insulating film formed on a predetermined region of the second epitaxial layer; A gate electrode formed in a predetermined region above the gate insulating film; Doped in a predetermined region on the second epitaxial layer to pass through the second epitaxial layer in the vertical direction to the upper layer portion of the first epitaxial layer and to the right and below the right side of the gate electrode in the horizontal right direction A second diffusion region of a second conductivity type that is diffused and spaced apart from the first diffusion region by a predetermined distance; A third diffusion region of the first conductivity type formed in the second diffusion region including the lower-left portion of the gate electrode; And a fourth diffusion region of the first conductivity type formed at a position spaced apart from the third diffusion region by a predetermined distance on the opposite side of the third diffusion region with the gate electrode as a center.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 이중 에피택셜층과 매몰 영역을 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a double epitaxial layer and a buried region, and a manufacturing method thereof.
전력용 모스펫은 전압 구동형이기 때문에 전류 구동형인 전력용 바이폴라 트랜지스터에 비해 구동 회로가 간단하고 입력 임피던스가 매우 크다는 장점이 있다. 또한 전력용 모스펫은 다수 반송자 소자이기 때문에 소수 반송자 소자인 전력용 바이폴라 트랜지스터에 비해 전하 축적 현상이 없어서 스위칭 속도가 매우 빨라서 고주파 응용에 적합하다. 이러한 장점들을 바탕으로 전력용 모스펫은 집적 회로에도 응용이 되는 데, 이 경우에는 특히 수평형 전력용 모스펫이라고 하여, 수직 이중 확산형 전력용 모스펫이 드레인 전극을 웨이퍼의 이면에 가지는 것과 달리 소스, 게이트 및 드레인 전극이 모두 웨이퍼의 동일 면에 구성되는 것이 특징이다.Since the power MOSFET is a voltage driven type, it has a merit that the driving circuit is simple and the input impedance is very large as compared with the current driven type bipolar transistor for power. In addition, since the MOSFET for power is a large number of carrier elements, there is no charge accumulation phenomenon as compared with a power bipolar transistor, which is a minority carrier element, and the switching speed is very fast, which is suitable for high frequency applications. Based on these advantages, MOSFETs for power applications are also applied to integrated circuits. In this case, especially, vertical MOSFETs for power for power are referred to as horizontal MOSFETs for power. Unlike MOSFETs having drain electrodes on the backside of wafers, And the drain electrode are all formed on the same surface of the wafer.
도 1 과 같이 수평형 전력용 모스펫은 게이트(40)를 중심으로 양쪽에 소스 및 드레인 전극(60)을 구비하고 있다. 이러한 소자의 경우 중요한 전기적 특성은 에피택셜층의 농도와 길이에 의해 결정되는 데, 에피택셜층의 농도가 높아지고 수평 방향의 길이가 짧아질수록 소자의 도통 저항은 낮아지지만 동시에 항복 전압도 낮아지게 된다. 반대로 에피택셜층의 농도가 낮아지고 수평 방향의 길이가 길어질수록 소자의 항복 전압은 높아져서 좋은 특성을 보이게 되지만 동시에 소자의 도통 저항은 높아져서 소자 동작시에 전력 소모가 많아지게 된다. 즉 도통 저항은 낮을수록, 항복 전압은 높을수록 유리하나, 종래 기술에 있어서 이 두 가지 특성을 모두 만족시키는 것은 사실상 불가능하였다.As shown in FIG. 1, the power MOSFET for horizontal power has source and drain electrodes 60 on both sides of a gate 40. In such devices, the important electrical characteristics are determined by the concentration and length of the epitaxial layer. As the concentration of the epitaxial layer increases and the length in the horizontal direction decreases, the conduction resistance of the device decreases, but at the same time, the breakdown voltage decreases . Conversely, as the concentration of the epitaxial layer becomes lower and the length in the horizontal direction becomes longer, the breakdown voltage of the device becomes higher and the device exhibits good characteristics, but at the same time, the conduction resistance of the device becomes higher. That is, the lower the conduction resistance and the higher the breakdown voltage are, the better, but it is virtually impossible to satisfy both of these characteristics in the prior art.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 서로 다른 농도를 가지는 이중의 에피택셜층을 형성함과 아울러 상기 이중의 에피택셜층 사이에 불순물 매몰 영역을 형성함으로써, 우수한 도통 저항 특성 및 우수한 항복 전압 특성을 동시에 가지는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same which are capable of forming a double epitaxial layer having different concentrations and forming an impurity buried region between the double epitaxial layers, And excellent breakdown voltage characteristics, and a method of manufacturing the same.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자는, 반도체 기판의 상부에 형성된 제 1 도전형의 제 1 에피택셜층; 상기 제 1 에피택셜층의 상부에 형성된, 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층; 상기 제 1 및 제 2 에피택셜층 사이에 매몰된 제 2 도전형의 제 1 확산 영역; 상기 제 2 에피택셜층 상부의 소정 영역에 형성된 게이트 절연막; 상기 게이트 절연막 상부의 소정 영역에 형성된 게이트 전극; 상기 제 2 에피택셜층 상부의 소정 영역에서 도핑되어, 수직 방향으로는 상기 제 2 에피택셜층을 통과하여 상기 제 1 에피택셜층의 상층부까지, 수평 우측 방향으로는 상기 게이트 전극의 우측 직하부까지 확산되고, 상기 제 1 확산 영역으로부터 소정 거리만큼 이격된 제 2 도전형의 제 2 확산 영역; 상기 제 2 확산 영역내에서 상기 게이트 전극의 좌측 직하부를 포함하여 형성된 제 1 도전형의 제 3 확산 영역; 및 상기 게이트 전극을 중심으로 하여 상기 제 3 확산 영역의 반대편에 상기 제 3 확산 영역으로부터 소정 거리만큼 이격되어 형성된 제 1 도전형의 제 4 확산 영역을 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a first epitaxial layer of a first conductivity type formed on a semiconductor substrate; A second epitaxial layer of a first conductivity type formed on the first epitaxial layer and having an impurity concentration higher than that of the first epitaxial layer; A first diffusion region of a second conductivity type buried between the first and second epitaxial layers; A gate insulating film formed on a predetermined region of the second epitaxial layer; A gate electrode formed in a predetermined region above the gate insulating film; Doped in a predetermined region on the second epitaxial layer to pass through the second epitaxial layer in the vertical direction to the upper layer portion of the first epitaxial layer and to the right and below the right side of the gate electrode in the horizontal right direction A second diffusion region of a second conductivity type that is diffused and spaced apart from the first diffusion region by a predetermined distance; A third diffusion region of the first conductivity type formed in the second diffusion region including the lower-left portion of the gate electrode; And a fourth diffusion region of the first conductivity type formed at a position spaced apart from the third diffusion region by a predetermined distance on the opposite side of the third diffusion region with the gate electrode as a center.
본 발명의 제 1 제조 방법은, 반도체 기판의 상부에 제 1 도전형의 제 1 에피택셜층을 성장시킨 후, 불순물 매몰 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하는 제 1 단계; 상기 결과물의 상부에 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층을 성장시키는 제 2 단계; 상기 결과물의 상부에 순차적으로 게이트 절연막과 도전층을 형성한 후, 소정 영역에서 상기 도전층을 식각하여 게이트 전극을 형성하는 제 3 단계; 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴을 형성하고, 제 2 도전형의 불순물을 도핑하는 제 4 단계; 및 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 1 도전형의 불순물을 도핑하는 제 5 단계를 구비하는 것을 특징으로 한다.A first manufacturing method of the present invention is a method for manufacturing a semiconductor device, comprising growing a first epitaxial layer of a first conductivity type on a semiconductor substrate, forming a photoresist pattern for forming an impurity buried region, doping a second conductivity type impurity ; A second step of growing a second epitaxial layer of a first conductivity type having an impurity concentration higher than that of the first epitaxial layer on the resultant product; A third step of sequentially forming a gate insulating layer and a conductive layer on the resultant structure, and then etching the conductive layer in a predetermined region to form a gate electrode; A fourth step of forming a photoresist pattern for forming a base region on the resultant and doping impurities of a second conductivity type; And a fifth step of forming a photoresist pattern for forming a source region and a drain region on the resultant and doping the impurity of the first conductivity type.
본 발명의 제 2 제조 방법은, 반도체 기판의 상부에 제 1 도전형의 제 1 에피택셜층을 성장시킨 후, 두 개의 불순물 매몰 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하는 제 1 단계; 상기 결과물의 상부에 상기 제 1 에피택셜층보다 높은 불순물 농도를 가지는 제 1 도전형의 제 2 에피택셜층을 성장시키는 제 2 단계; 상기 결과물의 상부에 순차적으로 게이트 절연막과 도전층을 형성한 후, 소정 영역에서 상기 도전층을 식각하여 게이트 전극을 형성하는 제 3 단계; 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 2 도전형의 불순물을 도핑하여, 상기 도핑에 의하여 형성되는 베이스 영역과 상기 두 개의 불순물 매몰 영역 중 좌측 영역이 접합되도록 하는 제 4 단계; 및 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴을 형성하고 제 1 도전형의 불순물을 도핑하는 제 5 단계를 구비하는 것을 특징으로 한다.In the second manufacturing method of the present invention, a first epitaxial layer of a first conductivity type is grown on a semiconductor substrate, a photoresist pattern for forming two impurity buried regions is formed, and a second conductivity type impurity A first step of doping the first electrode; A second step of growing a second epitaxial layer of a first conductivity type having an impurity concentration higher than that of the first epitaxial layer on the resultant product; A third step of sequentially forming a gate insulating layer and a conductive layer on the resultant structure, and then etching the conductive layer in a predetermined region to form a gate electrode; Forming a photoresist pattern for forming a base region on the resultant structure and doping impurities of a second conductivity type to form a base region formed by the doping and a left region of the two impurity- Step 4; And a fifth step of forming a photoresist pattern for forming a source region and a drain region on the resultant and doping the impurity of the first conductivity type.
도 1 은 종래의 수평형 전력용 모스펫의 개략적인 구조를 보이는 단면도.1 is a cross-sectional view showing a schematic structure of a conventional horizontal power MOSFET.
도 2 는 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 개략적인 구조를 보이는단면도.2 is a cross-sectional view showing a schematic structure of a horizontal power MOSFET as an embodiment of the present invention;
도 3 은 본 발명의 일 실시예로서, SOI(silicon on insulator) 웨이퍼 상에 형성된 수평형 전력용 모스펫의 개략적인 구조를 보이는단면도.3 is a cross-sectional view showing a schematic structure of a horizontal power MOSFET formed on a silicon on insulator (SOI) wafer, according to an embodiment of the present invention.
도 4 는 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 전류-전압 특성 그래프.4 is a graph of current-voltage characteristics of a MOSFET for horizontal power as an embodiment of the present invention.
도 5 는 종래의 수평형 전력용 모스펫의 도통 저항과 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 도통 저항을 비교한 그래프.5 is a graph comparing the conduction resistance of a conventional horizontal power MOSFET and the conduction resistance of a horizontal power power MOSFET as an embodiment of the present invention.
도 6 은 본 발명의 일 실시예로서의 수평형 전력용 모스펫에 있어서, 매몰 영역이 없는 경우의 항복 전압과 하나의 매몰 영역을 가질 때 게이트 영역과 매몰 영역과의 이격 거리에 따른 항복 전압을 비교한 그래프.6 is a graph showing a breakdown voltage in the case where the buried region is absent and a breakdown voltage in accordance with the distance between the gate region and the buried region when the buried region has one buried region in the horizontal MOSFET for power according to an embodiment of the present invention .
도 7 내지 도 14 는 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 제 1 제조 공정도.Figs. 7 to 14 are views showing a first manufacturing process of a horizontal MOSFET for power according to an embodiment of the present invention. Fig.
도 15 내지 도 18 은 본 발명의 일 실시예로서의 수평형 전력용 모스펫의 제 2 제조 공정도의 일부.15 to 18 are part of a second manufacturing process diagram of the horizontal power MOSFET as an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]
10 : 반도체 기판 11, 50 : 절연막10: semiconductor substrate 11, 50: insulating film
20 : 제 1 에피택셜층 21 : 산화막20: first epitaxial layer 21: oxide film
25 : 제 2 에피택셜층 30 : 게이트 절연막25: second epitaxial layer 30: gate insulating film
40 : 게이트 전극 41, 46 : 제 1 확산 영역40: gate electrode 41, 46: first diffusion region
42 : 제 2 확산 영역 43 : 제 3 확산 영역42: second diffusion region 43: third diffusion region
44 : 제 4 확산 영역 45 : 포토레지스트44: fourth diffusion region 45: photoresist
60 : 전극60: Electrode
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
수평형 전력용 모스펫의 도통 저항을 낮게 함과 동시에 항복 전압을 높이기 위해 도 2 와 같은 새로운 구조의 소자를 제안하게 되었다. 본 발명에 의한 소자의 상기 특성들에 따라서 단위 셀의 기본 크기 및 단위 셀의 배치 필요 숫자 등을 결정하는 것은 통상의 수평형 전력용 모스펫의 경우와 같다.To reduce the conduction resistance of the horizontal power MOSFET and to increase the breakdown voltage, a new structure element as shown in FIG. 2 has been proposed. According to the characteristics of the device according to the present invention, the basic size of the unit cell and the required number of unit cells are determined in the same way as in the case of a typical horizontal MOSFET.
표면에 위치한 고농도의 제 2 에피택셜층(25)과 바로 아래쪽에 위치한 저농도의 제 1 에피택셜층(20)을 형성하게 되면, 소자의 도통시에 반송자는 웨이퍼의 표면쪽을 따라서 주로 이동하기 때문에 소자의 도통 저항 특성은 표면부의 고농도의 제 2 에피택셜층(25)에 의해 주로 결정된다. 통상의 소자와 비교할 때 제안된 소자의 경우, 고농도의 에피택셜층(25)의 하부에 저농도의 에피택셜층(20)을 가지고 있기 때문에 도통 저항 특성에 있어서는 불리하지만 상술한 바와 같이 그 영향은 미미하다. 도 4 는 통상의 소자 및 제안된 소자의 도통 저항을 비교한 것으로서, 제안된 소자에 있어서는, 베이스 영역과 드레인 영역의 접합면(이하 ‘주 접합면’이라 한다)으로부터 매몰 영역(41)까지의 거리(이하‘매몰 영역 이격 거리’라 한다)가 3, 5, 8, 10μm 인 경우의 도통 저항이 표시되어 있다. 매몰 영역 이격 거리가 5μm 인 제안된 소자의 경우, 통상의 소자에 비해 도통 저항이 단지 13％ 증가에 그치고 있음을 알 수 있다.If the second epitaxial layer 25 having a high concentration and the first epitaxial layer 20 having a low concentration are formed on the surface of the substrate, the carrier moves mainly along the surface of the wafer when the device is turned on The conduction resistance characteristic of the device is mainly determined by the high concentration second epitaxial layer 25 of the surface portion. In the case of the device proposed in comparison with a normal device, since the epitaxial layer 20 has a low concentration in the lower portion of the epitaxial layer 25 at a high concentration, it is disadvantageous in the conduction resistance characteristic. However, Do. 4 shows the comparison between the conduction resistance of a conventional device and that of a proposed device. In the proposed device, the conduction resistance between the junction surface of the base region and the drain region (hereinafter referred to as the "main junction surface") to the buried region 41 The conduction resistance in the case where the distance (hereinafter referred to as "buried region separation distance") is 3, 5, 8, or 10 μm is displayed. In the case of the proposed device with a spacing distance of 5 μm, the conduction resistance is only 13% higher than that of a conventional device.
주 접합면이 두 개의 에피택셜층에 동시에 형성되어 있으므로, 역방향 전압이 인가될 경우에 공핍층은 상부의 고농도의 에피택셜층(25)으로뿐 만 아니라 하부의 저농도의 에피택셜층(20)으로도 뻗어나가게 된다. 상술한 바와 같이 항복 전압은 에피택셜층의 농도에 반비례하기 때문에, 고농도의 에피택셜층(25) 하나만 가진 경우에 비해 본 발명에 있어서 항복 전압이 약간 상승하는 효과가 있다. 그러나 이러한 경우에 항복 전압의 상승폭은 그다지 크지 않다. 두 개의 에피택셜층에 p 형 불순물 영역(42)이 형성될 때, 에피택셜층들의 농도 차이에 의한 확산 속도 차이에 의해서, 주 접합면이 완만한 곡선을 이루지 못하고 도 2 와 같이 뾰족한 형상을 하게 된다. 이 부분에 전계 집중이 발생하여 항복 전압 상승 효과가 상당 부분 감소하게 되는 것이다. 이러한 문제점을 보완하기 위해 에피택셜층들의 접합부에, 주 접합면으로부터 소정 거리에 위치한 매몰된 p 형 불순물 영역(41)을 형성하게 된다. 이 매몰 영역(41)이 역방향 전압 인가시에 floating guard ring 과 같은 역할을 하게 되어 공핍층이 쉽게 넘어가게 되고, 따라서 이 부분에서의 전계 집중을 상당 부분 완화시키게 되어 항복 전압이 상승하게 된다. 상술한 매몰 영역 이격 거리가 얼마냐에 따라 항복 전압이 변하게 되는 데, 이것은 이 거리에 따라 전계가 달라지게 되고 결국 항복 전압이 달라지게 되기 때문이다. 도 5 는 매몰 영역(41)이 없는 경우 및 매몰 영역(41)이 있을 때 매몰 영역 이격 거리가 각각 3, 5, 8, 10μm 인 경우의 항복 전압을 시뮬레이션으로 확인한 것이다. 매몰 영역(41)이 없는 경우에는 약 60 V , 매몰 영역 이격 거리가 5μm 인 경우에는 115 V 정도로서 매몰 영역(41)이 없는 경우보다 두 배 정도 항복 전압이 상승함을 알 수 있다.Since the main junction is formed simultaneously in the two epitaxial layers, when the reverse voltage is applied, the depletion layer is formed not only in the upper epitaxial layer 25 but also in the lower epitaxial layer 20 And so on. As described above, since the breakdown voltage is inversely proportional to the concentration of the epitaxial layer, the breakdown voltage of the present invention is slightly increased as compared with the case where only one epitaxial layer 25 is highly concentrated. In this case, however, the rise in breakdown voltage is not very large. When the p-type impurity regions 42 are formed in the two epitaxial layers, due to the difference in the diffusion speed due to the difference in the concentration of the epitaxial layers, the main junction surface does not form a gentle curve, do. The electric field concentration occurs in this portion, and the effect of increasing the breakdown voltage is considerably reduced. In order to solve this problem, the buried p-type impurity region 41 located at a predetermined distance from the main junction is formed at the junction of the epitaxial layers. This buried region 41 acts as a floating guard ring when a reverse voltage is applied, so that the depletion layer can easily fall over. Therefore, the concentration of the electric field in this portion is considerably relaxed and the breakdown voltage rises. The breakdown voltage varies depending on the distance of the above-described buried region, because the electric field varies depending on this distance, and thus the breakdown voltage changes. 5 shows simulation results of the breakdown voltage when the landing region separation distances are 3, 5, 8, and 10 μm when the landing region 41 is absent and when the landing region 41 is present, respectively. The breakdown voltage is about 60 V when the buried region 41 is absent and about 115 V when the buried region spacing is 5 탆. The breakdown voltage is about twice that of the case where the buried region 41 is not present.
본 발명의 일 실시예에 대한 제 1 제조 방법을 도 7 내지 도 14 및 도 2 에 따라 상세히 설명하면 다음과 같다.A first manufacturing method according to an embodiment of the present invention will be described in detail with reference to FIGS. 7 to 14 and FIG.
반도체 기판(10)의 상부에 n형의 제 1 에피택셜층(20)을 성장시킨 후, 그 결과물의 상부에 산화막(21)을 형성한다. 이 때 상기 제 1 에피택셜층의 농도는 1×1013/cm3, 두께는 20μm 로 한다. 상기 산화막(21) 상부에 p형 불순물 매몰 영역(41)의 형성을 위한 포토레지스트 패턴을 형성하고 p형 불순물을 이온 주입 또는 predeposition 등의 방법으로 주입하여 제 1 확산 영역(41)을 형성한다(도 7 참조). 이 때 상기 제 1 확산 영역의 표면 농도는 1×1018/cm3이 되게 한다. 상기 결과물에서 산화막(21)을 제거한 후, 그 상부에 상기 제 1 에피택셜층(20)의 농도보다 고농도의 n형 제 2 에피택셜층(25)을 성장시킨다. 이 때 상기 제 2 에피택셜층의 농도는 1×1015/cm3, 두께는 5μm 로 한다. 이 공정에 의해서 상기 제 1 확산 영역(41)이 추가의 확산에 의해 매몰 영역(41)을 이루게 된다(도 8 참조). 상기 결과물의 상부에 순차적으로 게이트 절연막(30)과 폴리실리콘층을 형성한 후, 게이트 전극(40) 형성을 위한 포토레지스트 패턴을 형성하고 상기 폴리실리콘층을 선택적으로 식각하여 게이트 전극(40)를 형성한다(도 9 참조). 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고, p형의 불순물을 주입(도 10 참조)하고 확산시켜 p형의 제 2 확산 영역(42)을 형성한다(도 11 참조). 이 때 상기 제 2 확산 영역의 표면 농도는 3×1017/cm3, 두께는 6 내지 7μm 가 되게 한다. 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고 n형의 불순물을 이온 주입 등의 방법으로 주입(도 12 참조)하고 확산시켜 n형의 제 3 및 제 4 확산 영역(43, 44)을 동시에 형성한다(도 13 참조). 이 때 상기 제 3 및 제 4 확산 영역의 표면 농도는 5×1019/cm3, 두께는 1μm 가 되게 하며, 상기 결과물에 있어서 제 1 확산 영역의 길이는 3 내지 5μm, 두께는 1 내지 2μm 가 된다. 이 후 통상의 공정에 따라 절연막(50)과 금속 전극(60)을 형성한다(도 14 및 도 2 참조).An n-type first epitaxial layer 20 is grown on the semiconductor substrate 10, and an oxide film 21 is formed on the resultant structure. At this time, the concentration of the first epitaxial layer is 1 x 10 <13/ cm3, And a thickness of 20 mu m. A photoresist pattern for forming the p-type impurity buried region 41 is formed on the oxide film 21 and a p-type impurity is implanted by ion implantation or predeposition to form the first diffusion region 41 7). At this time, the surface concentration of the first diffusion region is 1 x 10 <18/ cm3. After the oxide film 21 is removed from the resultant structure, an n-type second epitaxial layer 25 having a higher concentration than that of the first epitaxial layer 20 is grown thereon. At this time, the concentration of the second epitaxial layer is 1 x 10 <15/ cm3, And the thickness is 5 mu m. By this process, the first diffusion region 41 forms the buried region 41 by further diffusion (see FIG. 8). A gate insulating film 30 and a polysilicon layer are sequentially formed on the resultant structure, a photoresist pattern is formed for forming the gate electrode 40, and the polysilicon layer is selectively etched to form the gate electrode 40 (See Fig. 9). A photoresist pattern 45 for forming a base region is formed on the resultant, and p-type impurity is implanted (see FIG. 10) and diffused to form a p-type second diffusion region 42 11). At this time, the surface concentration of the second diffusion region is 3 x 10 <17/ cm3, And a thickness of 6 to 7 mu m. A photoresist pattern 45 for forming a source region and a drain region is formed on the resultant, and an n-type impurity is implanted (see FIG. 12) 4 diffusion regions 43 and 44 are simultaneously formed (see FIG. 13). At this time, the surface concentration of the third and fourth diffusion regions is 5 x 10 <19/ cm3, The thickness of the first diffusion region is 3 to 5 mu m and the thickness of the first diffusion region is 1 to 2 mu m. Thereafter, an insulating film 50 and a metal electrode 60 are formed according to a normal process (see FIGS. 14 and 2).
본 발명의 일 실시예에 대한 제 2 제조 방법을 도 15 내지 도 18, 도 11 내지 도 14 및 도 2 에 따라 상세히 설명하면 다음과 같다.A second manufacturing method according to an embodiment of the present invention will be described in detail with reference to Figs. 15 to 18, Figs. 11 to 14, and Fig.
반도체 기판(10)의 상부에 n형의 제 1 에피택셜층(20)을 성장시킨 후, 그 결과물의 상부에 산화막(21)을 형성한다. 상기 산화막(21) 상부에 두 개의 p형 불순물 영역의 형성을 위한 포토레지스트 패턴을 형성하고 p형 불순물을 이온 주입 또는 predeposition 등의 방법으로 주입하여 두 개의 제 1 확산 영역(41, 46)을 형성한다(도 15 참조). 상기 결과물에서 산화막(21)을 제거한 후, 그 상부에 상기 제 1 에피택셜층(20)의 농도보다 고농도의 n형 제 2 에피택셜층(25)을 성장시킨다. 이 때 상기 두 개의 제 1 확산 영역(41, 46)이 추가의 확산에 의해 매몰 영역(41, 46)을 이루게 된다(도 16 참조). 상기 결과물의 상부에 순차적으로 게이트 절연막(30)과 폴리실리콘층을 형성한 후, 게이트 전극(40) 형성을 위한 포토레지스트 패턴을 형성하고 상기 폴리실리콘층을 선택적으로 식각하여 게이트 전극(40)을 형성한다(도 17 참조). 상기 결과물의 상부에 베이스 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고 p형의 불순물을 주입(도 18 참조)하고 확산시켜, 상기 확산에 의하여 형성되는 p형 베이스 영역과, 상기 두 개의 p형 불순물 매몰 영역 중 좌측 영역(46)이 접합되도록 한다. 이렇게 형성된 p형 불순물 영역이 제 2 확산 영역(42)을 이룬다(도 11 참조). 상기 결과물의 상부에 소스 영역과 드레인 영역의 형성을 위한 포토레지스트 패턴(45)을 형성하고 n형의 불순물을 이온 주입 등의 방법으로 주입(도 12 참조)하고 확산시켜 n형의 제 3 및 제 4 확산 영역(43, 44)을 동시에 형성한다(도 13 참조). 이 후 통상의 공정에 따라 절연막(50)과 금속 전극(60)을 형성한다(도 14 및 도 2 참조).An n-type first epitaxial layer 20 is grown on the semiconductor substrate 10, and an oxide film 21 is formed on the resultant structure. A photoresist pattern for forming two p-type impurity regions is formed on the oxide film 21 and p-type impurities are implanted by ion implantation or predeposition to form two first diffusion regions 41 and 46 (See Fig. 15). After the oxide film 21 is removed from the resultant structure, an n-type second epitaxial layer 25 having a higher concentration than that of the first epitaxial layer 20 is grown thereon. At this time, the two first diffusion regions 41 and 46 form the buried regions 41 and 46 by further diffusion (see FIG. 16). A gate insulating film 30 and a polysilicon layer are sequentially formed on the resultant structure, a photoresist pattern is formed for forming the gate electrode 40, and the polysilicon layer is selectively etched to form the gate electrode 40 (See Fig. 17). A p-type base region formed by the diffusion is formed by forming a photoresist pattern 45 for forming a base region on the resultant, implanting p-type impurities (see FIG. 18) and diffusing the p-type base region, so that the left region 46 of the p-type impurity buried region is bonded. The thus formed p-type impurity region forms the second diffusion region 42 (see FIG. 11). A photoresist pattern 45 for forming a source region and a drain region is formed on the resultant, and an n-type impurity is implanted (see FIG. 12) 4 diffusion regions 43 and 44 are simultaneously formed (see FIG. 13). Thereafter, an insulating film 50 and a metal electrode 60 are formed according to a normal process (see FIGS. 14 and 2).
반도체 기판(10)과 제 1 에피택셜(20)층 사이에 절연막(11)이 개재된 SOI(silicon on insulator) 웨이퍼 상에, 본 발명의 제 1 및 제 2 제조 방법을 적용한 것도 본 발명의 실시예에 속한다(도 3 참조).The first and second manufacturing methods of the present invention are applied to a silicon on insulator (SOI) wafer in which an insulating film 11 is interposed between the semiconductor substrate 10 and the first epitaxial layer 20, (See FIG. 3).
본 발명은, 서로 농도가 다른 이중의 에피택셜층 및 매몰 영역을 형성하고 매몰 영역 이격 거리를 최적화함으로써, 도통 저항과 항복 전압 사이의 trade-off 관계를 대폭 개선하여, 도통 저항은 미미한 증가만을 가지도록 하면서 항복 전압은 상당 부분 상승시킬 수 있다.The present invention improves the trade-off relationship between the conduction resistance and the breakdown voltage by forming a double epitaxial layer and a buried region having different concentrations from each other and optimizing the buried region spacing distance so that the conduction resistance has only a slight increase The breakdown voltage can be increased considerably.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053531A KR100205211B1 (en) | 1996-11-12 | 1996-11-12 | Semiconductor device having double expitaxial layer and buried layer and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053531A KR100205211B1 (en) | 1996-11-12 | 1996-11-12 | Semiconductor device having double expitaxial layer and buried layer and fabrication thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980035251A true KR19980035251A (en) | 1998-08-05 |
| KR100205211B1 KR100205211B1 (en) | 1999-07-01 |
Family
ID=19481606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960053531A KR100205211B1 (en) | 1996-11-12 | 1996-11-12 | Semiconductor device having double expitaxial layer and buried layer and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100205211B1 (en) |
-
1996
- 1996-11-12 KR KR1019960053531A patent/KR100205211B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100205211B1 (en) | 1999-07-01 |
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