KR19980034132A - Chip Scale Package with Lead-on Chip Structure - Google Patents

Abstract

본 발명은 리드 온 칩 구조를 갖는 칩 스케일 패키지에 관한 것으로서, 복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩 상면 본딩 패드들의 외측방향으로 소정의 높이와 두께를 갖고 형성되어 있고, 홈들이 형성되어 있는 댐바; 상기 홈들에 대응되어 상기 반도체 칩 상면까지 연장된 리드들; 상기 리드들 하면과 상기 반도체 칩 상면에 개재된 접착 수단; 상기 본딩 패드들과 각기 대응되는 리드들을 전기적으로 연결하는 전기적 연결 수단; 및 상기 본딩 패드들 및 전기적 연결 수단을 포함하는 전기적 연결부위를 봉지하기 위하여 상기 반도체 칩 상면 부부에만 형성된 성형 수지; 를 포함하는 것을 특징으로 하는 리드 온 칩 구조를 갖는 칩 스케일 패키지를 제공하여 반도체 칩의 상면을 제외한 부분들이 노출되어 있어 성형 수지와 반도체 칩간의 열전달 계수차에 의하여 발생하는 불량을 방지할 수 있고, 열 방출 효율의 개선 및 반도체 패키지의 두께 감소의 이점이 있다.The present invention relates to a chip scale package having a lead-on chip structure, comprising: a semiconductor chip having a plurality of bonding pads; A dam bar having a predetermined height and thickness in an outer direction of the upper surface of the semiconductor chip bonding pads and having grooves formed therein; Leads extending to the upper surface of the semiconductor chip corresponding to the grooves; Bonding means interposed between the lower surfaces of the leads and the upper surface of the semiconductor chip; Electrical connection means for electrically connecting the bonding pads with the corresponding leads; And a molding resin formed only on the upper portion of the semiconductor chip to encapsulate an electrical connection portion including the bonding pads and the electrical connection means. By providing a chip scale package having a lead-on chip structure characterized in that it comprises a portion except the upper surface of the semiconductor chip is exposed to prevent a defect caused by the heat transfer coefficient difference between the molding resin and the semiconductor chip, There is an advantage of improving the heat dissipation efficiency and reducing the thickness of the semiconductor package.

Description

리드 온 칩 구조를 갖는 칩 스케일 패키지Chip Scale Package with Lead-on Chip Structure

본 발명은 칩 스케일 패키지(chip scale package ; CSP)에 관한 것으로서, 보다 상세하게는 반도체 칩 상면에 리드가 접착제로 접착 고정되는 리드 온 칩(lead on chip) 구조의 칩 스케일 패키지를 제공하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip scale package (CSP), and more particularly, to a chip scale package having a lead on chip structure in which a lead is adhesively fixed to an upper surface of a semiconductor chip. will be.

시스템의 경박 단소의 추세에 맞추어 그에 실장되는 패키지의 크기도 경박 단소가 추구되고 있다. 그러나, 통상적인 반도체 패키지에 있어서, 칩의 크기에 비해서 그 패키지의 몸체의 크기가 상대적으로 크고, 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.In accordance with the trend of light and small short of the system, the size of the package to be mounted there is also being pursued. However, in the conventional semiconductor package, the size of the body of the package is relatively large and thick compared to the size of the chip, which makes it difficult to achieve the above object.

따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 실장하는 방법으로 칩 온 보드(chip on board ; COB)나 플립 칩(flip chip) 등의 반도체 패키지가 있으나, 이 방법들은 그 실장되는 반도체 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 인쇄회로기판 등에 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다.Accordingly, as a method for achieving the above object, there is a semiconductor package such as a chip on board (COB) or flip chip as a method of mounting only a chip. Since the semiconductor chip to be mounted is mounted on a printed circuit board in a state in which a reliability test such as a burn-in test has not been fully performed, it has a disadvantage in that rework or recovery is difficult in the case of a chip defect found after mounting is completed. Doing.

결국, 신뢰성을 보장할 수 있는 동시에 반도체 칩 크기에 대응되는 패키지의 개발이 요구되고 있다. 최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지(chip scale package)는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자 기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다.As a result, there is a demand for the development of a package capable of ensuring reliability and corresponding to the size of a semiconductor chip. The so-called chip scale package, which is being promoted by several manufacturing companies recently, is almost the same size as bare chips, but is supplied to the end user as a known good die. At the same time, the conventional surface mount technology can be used, so that the electronic device can be made smaller, thinner, and more versatile.

그러나, 통상적인 칩 스케일 패키지를 구현하기 위해서 막대한 신규 패키지 장비의 구입 및 그 반도체 패키지의 제조에 있어서 제조 단가가 높은 단점을 내포하고 있다.However, in order to implement a conventional chip scale package, there is a disadvantage that the manufacturing cost is high in the purchase of enormous new package equipment and the manufacture of the semiconductor package.

도 1은 종래 기술에 의한 칩 스케일 패키지를 일부 절개하여 나타내는 사시도이다.1 is a perspective view showing a partially cut chip scale package according to the prior art.

도 2는 도 1의 2-2선을 따라 자른 단면도이다.FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1.

도 1 및 도 2를 참조하면, 종래 기술에 의한 반도체 패키지(100)는 반도체 칩(10)의 상부 면에 폴리이미드(polyimide) 계열의 양면 접착성 테이프(20)가 상기 반도체 칩(10)의 좌우 양단에 부착되어 있으며, 그 테이프(20)의 각 상부 면에 각기 복수 개의 리드(30)가 접착되어 있다. 그리고, 상기 반도체 패키지(100)는 상기 반도체 칩(10)의 중심 부분에 형성된 복수 개의 본딩 패드(12)가 그들(12)에 각기 대응된 복수 개의 리드(30)과 각기 본딩 와이어(40)와 같은 수단에 의하여 전기적으로 연결되어 있다.1 and 2, in the semiconductor package 100 according to the related art, a polyimide-based double-sided adhesive tape 20 is formed on an upper surface of the semiconductor chip 10 of the semiconductor chip 10. It is attached to both left and right ends, and the several lead 30 is adhere | attached on each upper surface of the tape 20, respectively. In addition, the semiconductor package 100 may include a plurality of bonding pads 12 formed at a center portion of the semiconductor chip 10 and a plurality of leads 30 and bonding wires 40 respectively corresponding to the plurality of bonding pads 12. It is electrically connected by the same means.

그리고, 상기 반도체 칩(10), 테이프(20), 리드(30) 및 본딩 와이어(40)을 포함하는 전기적 연결 부분은 에폭시(epoxy) 계열의 성형 수지(60)에 의해 봉지되어 패키지 몸체가 형성되어 있으며, 상기 리드(30)의 각 상부 면은 상기 패키지 몸체인 성형 수지(60)에 대하여 노출되어 있다.The electrical connection part including the semiconductor chip 10, the tape 20, the lead 30, and the bonding wire 40 is encapsulated by an epoxy-based molding resin 60 to form a package body. Each upper surface of the lid 30 is exposed to the molding resin 60 which is the package body.

또한, 상기 반도체 패키지(100)는 상기 성형 수지(60)에 대하여 각기 노출된 리드(30)의 각 상부 면에 각기 대응된 솔더 볼(solder ball)(50)과 같은 외부 접속 단자들이 안착되어 전기적 연결되어 있다. 즉, 각기 대응된 반도체 칩(10)의 본딩 패드(12), 리드(30) 및 솔더 볼(50)이 각기 전기적으로 연결되어 있다.In addition, the semiconductor package 100 may be electrically connected to external connection terminals such as solder balls 50 corresponding to respective upper surfaces of the leads 30 exposed to the molding resin 60. It is connected. That is, the bonding pads 12, the leads 30, and the solder balls 50 of the corresponding semiconductor chips 10 are electrically connected to each other.

여기서, 상기 리드(30)에 대하여 좀 더 상세히 설명하면, 리드(30)는 식각 방법에 의하여 계단 형상으로 단차를 갖는다. 그리고, 그 리드(30)의 단차진 상부 면은 대응된 솔더 볼(50)과 전기적 연결되어 있다.Here, the lead 30 will be described in more detail. The lead 30 has a step shape in a step shape by an etching method. In addition, the stepped upper surface of the lead 30 is electrically connected to the corresponding solder ball 50.

이와 같은 구조를 갖는 반도체 패키지(100)는 통상적인 플라스틱 칩 패키지의 제조 방법과 유사하여 공정 접근이 용이하며 신뢰도 수준도 플라스틱 칩 패키지와 별 차이를 나타내지 않은 장점을 갖는다.The semiconductor package 100 having such a structure is similar to a manufacturing method of a conventional plastic chip package, and thus has easy access to a process, and has an advantage that the reliability level does not show much difference from that of the plastic chip package.

그러나, 상기 반도체 패키지는 리드의 식각된 부분이 고르지 않기 때문에 솔더 볼과의 전기적 연결에 있어서 불량이 발생될 우려가 있으며, 개별의 리드가 테이프에 의하여 반도체 칩과 접착되기 때문에 동평면성(coplanarity)을 이루지 못한 경우에 있어서 리드가 패키지 몸체에 대하여 노출되지 못함으로써 솔더 볼과 전기적 연결되지 못하고, 반도체 칩 전체가 플라스틱 계열의 성형수지에 둘러싸여 있어 열방출이 원할하지 못하다는 단점을 갖는다.However, the semiconductor package may have a defect in electrical connection with the solder balls because the etched portions of the leads are uneven, and coplanarity is improved because the individual leads are adhered to the semiconductor chip by tape. In this case, since the lead is not exposed to the package body, the lead is not electrically connected to the solder ball, and the entire semiconductor chip is surrounded by the plastic-based molding resin, and thus heat dissipation is not desired.

따라서, 본 발명의 목적은 리드 프레임을 이용하는 칩 스케일 패키지에 있어서, 각 리드들의 동평면성을 유지하는 한편, 일반적으로 리드 온 칩 패키지에서 이용하고 있는 리드들을 이용하여 칩 스케일 패키지를 제작할 수 있고, 종래의 반도체 제조 장치에 의하여 제조될 수 있는 칩 스케일 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a chip scale package using a lead frame, while maintaining the coplanarity of each lead, and manufacturing a chip scale package using the leads generally used in the lead on chip package. To provide a chip scale package that can be manufactured by the semiconductor manufacturing apparatus of the.

도 1은 종래 기술에 의한 칩 스케일 패키지를 일부 절개하여 나타내는 사시도.1 is a perspective view showing a partially cut chip scale package according to the prior art.

도 2는 도 1의 2-2선을 따라 자른 단면도.FIG. 2 is a cross-sectional view taken along the line 2-2 of FIG. 1. FIG.

도 3은 본 발명의 실시 예에 의한 반도체 칩 상면에 리드와 댐바가 성형된 모양을 개략적으로 나타내는 사시도.3 is a perspective view schematically illustrating a shape in which leads and dam bars are formed on an upper surface of a semiconductor chip according to an embodiment of the present invention.

도 4는 도 3의 4-4선을 따라 자른 단면도.4 is a cross-sectional view taken along line 4-4 of FIG. 3;

*도면의 주요 부호에 대한 설명** Description of Major Symbols in Drawings *

10 : 반도체 칩 12 : 본딩 패드10 semiconductor chip 12 bonding pad

20 : 접착 테이프 30 : 리드20: adhesive tape 30: lead

40 : 와이어 50 : 솔더 볼40: wire 50: solder ball

60 : 성형 수지 70 : 댐바60: molding resin 70: dam bar

상기 목적을 달성하기 위하여 복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩 상면 본딩 패드들의 외측방향으로 소정의 높이와 두께를 갖고 형성되어 있고, 홈들이 형성되어 있는 댐바; 상기 홈들에 대응되어 상기 반도체 칩 상면까지 연장된 리드들; 상기 리드들 하면과 상기 반도체 칩 상면에 개재된 접착 수단; 상기 본딩 패드들과 각기 대응되는 리드들을 전기적으로 연결하는 전기적 연결 수단; 및 상기 본딩 패드들 및 전기적 연결 수단을 포함하는 전기적 연결부위를 봉지하기 위하여 상기 반도체 칩 상면 부부에만 형성된 성형 수지; 를 포함하는 것을 특징으로 하는 리드 온 칩 구조를 갖는 칩 스케일 패키지를 제공한다.A semiconductor chip having a plurality of bonding pads to achieve the above object; A dam bar having a predetermined height and thickness in an outer direction of the upper surface of the semiconductor chip bonding pads and having grooves formed therein; Leads extending to the upper surface of the semiconductor chip corresponding to the grooves; Bonding means interposed between the lower surfaces of the leads and the upper surface of the semiconductor chip; Electrical connection means for electrically connecting the bonding pads with the corresponding leads; And a molding resin formed only on the upper portion of the semiconductor chip to encapsulate an electrical connection portion including the bonding pads and the electrical connection means. It provides a chip scale package having a lead-on chip structure comprising a.

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the drawings will be described in more detail the present invention.

도 3은 본 발명의 실시예에 의한 반도체 칩 상면에 리드와 댐바가 성형된 모양을 개략적으로 나타내는 사시도이다.3 is a perspective view schematically illustrating a shape in which leads and dam bars are formed on an upper surface of a semiconductor chip according to an embodiment of the present invention.

도 4는 도 3의 4-4선을 따라 자른 단면도이다.4 is a cross-sectional view taken along line 4-4 of FIG. 3.

먼저, 도 4는 반도체 칩(10) 상면에 복수 개의 본딩 패드들(12)이 형성되어 있고, 그 반도체 칩(10) 상면 외각에는 홈(도면에 도시안됨)이 형성되어 있는 댐바(dambar)(70)가 본딩 패드들(12) 외각에 형성되어 있고, 그 댐바(70)의 홈에 리드들(30)이 맞추어져 반도체 칩(10) 상면에 접착 테이프(20)로 접착 고정되어 있고, 본딩 와이어(40)가 본딩 패드(12)과 각기 대응되는 리드(30)를 전기적으로 연결하고 있는 모양을 나타내고 있다.First, FIG. 4 illustrates a dambar having a plurality of bonding pads 12 formed on an upper surface of a semiconductor chip 10 and a groove (not shown) formed on an outer surface of the upper surface of the semiconductor chip 10. 70 is formed on the outer surface of the bonding pads 12, the leads 30 are fitted into the grooves of the dam bars 70, and the adhesive pads 20 are adhesively fixed to the upper surface of the semiconductor chip 10 by bonding. The wire 40 has a shape in which the bonding pads 12 and the leads 30 are respectively electrically connected.

상기 댐바(70)는 플라스틱(plastic) 계열의 성형 수지를 상기 반도체 칩(10) 상면 외각에 형성할 수 있고, 또는 폴리이미드(polyimide) 접착 테이프를 반도체 칩(10) 상면 외각에 접착하여 형성할 수 있다. 그리고, 상기 반도체 칩(10) 상면 외각에 댐바(70)로 형성된 성형 수지 또는 폴리이미드 접착 테이프의 소정의 영역에 홈을 형성하여 리드(30)가 들어갈 수 있도록 한다. 그 댐바는 추후 공정 진행시 전기적 연결 부위를 봉지하는 성형 수지가 흘러 넘치는 것을 방지하는 역할을 한다. 즉, 상기 리드가 댐바의 홈에 들어가 있으므로 그 리드들의 사이로 성형 수지가 흘러나오는 불량을 방지할 수 있다.The dam bar 70 may form a plastic-based molding resin on the outer surface of the upper surface of the semiconductor chip 10, or may be formed by attaching a polyimide adhesive tape to the outer surface of the upper surface of the semiconductor chip 10. Can be. A groove 30 is formed in a predetermined region of the molding resin or polyimide adhesive tape formed by the dam bar 70 on the outer surface of the upper surface of the semiconductor chip 10 to allow the lead 30 to enter. The dam bar serves to prevent the overflow of the molding resin for sealing the electrical connection during the process. That is, since the lead enters the groove of the dam bar, it is possible to prevent a defect that the molding resin flows between the leads.

도 4는 도 3의 반도체 칩(10) 상면의 전기적 연결 부위를 성형 수지(60)로 봉지한 다음 성형 수지(60) 외부로 노출된 리드(30)를 실장에 알맞는 형태로 가공한 모양을 나타내고 있다.4 illustrates a shape in which an electrical connection portion of the upper surface of the semiconductor chip 10 of FIG. 3 is sealed with a molding resin 60 and then processed into a form suitable for mounting the leads 30 exposed to the outside of the molding resin 60. It is shown.

즉, 성형 공정시 상기 성형 수지가 댐바 내측 부위에만 형성되어 반도체 칩 상면 부위만을 봉지하는 구조를 이루도록 한다. 이는 반도체 칩의 상부면을 제외한 다른 면이 노출되어 반도체 패키지의 두께를 감소할 수 있고, 열 방출이 원할하게 이루질 수 있는 구조를 이룰 수 있다.That is, in the molding process, the molding resin is formed only on the inner side of the dam bar to form a structure of encapsulating only the upper surface of the semiconductor chip. This may expose a surface other than the upper surface of the semiconductor chip to reduce the thickness of the semiconductor package, and may have a structure in which heat dissipation can be smoothly achieved.

상기 성형 수지를 형성하는 방법으로는 금형을 이용할 수 있고, 댐바를 이용한 포팅(potting) 하는 방법으로 형성할 수 있다. 그리고, 기존의 리드 온 칩 패키지를 제조하기 위한 반도체 패키지 장치인 와이어 본딩 장치, 리드 접착장치 등의 여러 가지 장치들을 준용하여 사용할 수 있고, 필요한 부분은 간단한 부품의 교체로 본 발명에 의한 칩 스케일 패키지를 제작할 수 있다.A mold may be used as a method of forming the molding resin, and may be formed by a potting method using a dam bar. In addition, various devices such as a wire bonding device and a lead bonding device, which are semiconductor package devices for manufacturing a conventional lead-on chip package, may be used mutatis mutandis, and a necessary part is a chip scale package according to the present invention by replacing a simple part. Can be produced.

본 발명에 의한 리드 온 칩 구조를 이용한 칩 스케일 패키지는 반도체 칩 상부 부위에만 성형 수지가 봉지되어 있고, 반도체 칩의 상면을 제외한 부분들이 노출되어 있어 성형 수지와 반도체 칩간의 열전달 계수차에 의하여 발생하는 불량을 방지할 수 있고, 반도체 칩의 일부분이 외부로 노출되는 구조를 갖고 있으므로 그 반도체 칩 내부에서 발생하는 열 방출 효율의 개선 및 반도체 패키지의 두께 감소의 이점(利點)이 있다.In the chip scale package using the lead-on chip structure according to the present invention, the molding resin is encapsulated only in the upper portion of the semiconductor chip, and portions other than the upper surface of the semiconductor chip are exposed, which is caused by the heat transfer coefficient difference between the molding resin and the semiconductor chip. Since defects can be prevented and a portion of the semiconductor chip is exposed to the outside, there is an advantage of improving the heat dissipation efficiency occurring inside the semiconductor chip and reducing the thickness of the semiconductor package.

또한, 리드 온 칩 구조를 이용하고 있으므로 새로운 패키지 장비의 추가 구입 비용이 들지 않아 가격 경쟁력을 갖는 이점이 있다.In addition, since the lead-on chip structure is used, there is no cost for additional purchase of new package equipment, which is advantageous in terms of price competitiveness.

Claims (3)

복수 개의 본딩 패드들을 갖는 반도체 칩;A semiconductor chip having a plurality of bonding pads; 상기 반도체 칩 상면 본딩 패드의 외측방향으로 소정의 높이와 두께를 갖고 형성되어 있고, 홈이 형성되어 있는 댐바;A dam bar having a predetermined height and thickness in an outer direction of the upper surface of the semiconductor chip bonding pad and having a groove formed therein; 상기 홈들에 대응되어 상기 반도체 칩 상면까지 연장된 리드;A lead corresponding to the grooves and extending to an upper surface of the semiconductor chip; 상기 리드 하면과 상기 반도체 칩 상면에 개재된 접착 수단;Bonding means interposed between the bottom surface of the lead and the top surface of the semiconductor chip; 상기 본딩 패드와 각기 대응되는 리드를 전기적으로 연결하는 전기적 연결 수단; 그리고,Electrical connection means for electrically connecting the bonding pads and the respective leads; And, 상기 본딩 패드 및 전기적 연결 수단을 포함하는 전기적 연결부위를 봉지하기 위하여 상기 반도체 칩 상면 부부에만 형성된 성형 수지;A molding resin formed on only a portion of the upper surface of the semiconductor chip to encapsulate an electrical connection including the bonding pad and the electrical connection means; 를 포함하는 것을 특징으로 하는 리드 온 칩 구조를 갖는 칩 스케일 패키지.Chip scale package having a lead-on chip structure comprising a. 제 1항에 있어서, 상기 댐바가 폴리이미드 테이프로 이루어지는 것을 특징으로 하는 리드 온 칩 구조를 갖는 칩 스케일 패키지.The chip scale package of claim 1, wherein the dam bar is made of polyimide tape. 제 1항에 있어서, 상기 접착 수단이 폴리이미드 테이프로 이루어지는 것을 특징으로는 리드 온 칩 구조를 갖는 칩 스케일 패키지.The chip scale package according to claim 1, wherein said bonding means is made of polyimide tape.