KR19980033997A - Nonvolatile semiconductor memory chip and manufacturing method thereof - Google Patents

Abstract

본 발명은 불휘발성 반도체 메모리 쎌에 관한 것으로, 하나의 마스크 추가로 세 개의 도전층을 두 개의 도전층만으로 메모리 쎌을 형성할 수 있으며 이로 인해 패스 트랜지스터와 워드라인 트랜지스터를 인접하게 형성하게 되어 메모리 쎌 면적 감소도 가져올 수 있는 불휘발성 반도체 메모리 쎌을 구현하는 것이 목적이다. 본 발명의 요지는 활성영역들과 비활성영역을 분리하기 위한 필드영역들과, 상기 필드영역들 사이에 연결된 게이트 산화막을 가지는 불휘발성 반도체 메모리 쎌에 있어서, 상기 필드영역들 사이의 반도체 기판내부 및 상기 게이트 산화막하부로 소정깊이 형성된 소오스 및 드레인영역과, 상기 소오스 및 드레인 영역 사이에 각각으로부터 소정거리 이격되며 절연막으로 측벽이 감싸지게 소정높이 형성되는 제1도전층과, 상기 제1도전층 상부표면에 소정높이 형성된 층간절연막과, 상기 게이트 산화막상에 상기 소오스 및 드레인 영역과 각각 양측면이 오버랩되고 상기 제1도전층을 감싸도록 형성되며 전하를 저장하는 제2도전층을 가짐을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory chip, in which a memory cell can be formed by adding two masks to three conductive layers with only one mask, thereby forming a pass transistor and a word line transistor adjacent to each other. The goal is to implement a nonvolatile semiconductor memory chip that can also reduce area. SUMMARY OF THE INVENTION The present invention provides a nonvolatile semiconductor memory having a field region for separating active regions from an inactive region, and a gate oxide layer connected between the field regions. A source and drain region formed at a predetermined depth under the gate oxide layer, a first conductive layer spaced apart from each other by a predetermined distance between the source and drain regions, and formed to have a predetermined height such that a sidewall is surrounded by an insulating layer, and an upper surface of the first conductive layer. And an interlayer insulating film having a predetermined height, and a second conductive layer formed on both sides of the source and drain regions and overlapping the first conductive layer on the gate oxide film and surrounding the first conductive layer.

Description

불휘발성 반도체 메모리 쎌 및 그 제조방법Nonvolatile semiconductor memory chip and manufacturing method thereof

본 발명은 불휘발성 반도체 메모리 쎌에 관한 것으로, 특히 콘트롤 게이트과 플로팅 게이트가 반전된 구조를 가지는 불휘발성 반도체 메모리 쎌 및 그 제조방법에 관한 것이다.The present invention relates to a nonvolatile semiconductor memory chip, and more particularly, to a nonvolatile semiconductor memory chip having a structure in which a control gate and a floating gate are inverted, and a manufacturing method thereof.

일반적으로, 불휘발성 반도체 메모리 쎌은 활성영역위에 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)가 적층된 적층구조로 되어 있다. 또한 이러한 적층구조로 구성된 메모리 쎌들과 이들 메모리 쎌에 저장된 정보를 읽기 위한 비트라인(Bit Line), 콘트롤 게이트 전극 및 서로 이웃한 메모리 쎌과 메모리 쎌을 연결하는 워드라인으로 구성되어 있다. 도 1은 통상적인 모오스 트랜지스터로 구성되는 메모리 쎌을 보여주는 수직단면도이다. 도 1을 참조하면, 반도체 기판 1상에 필드산화막 2와 소오스 및 드레인 6,7을 형성하며 또한 게이트 절연막 20이 형성됨을 보여준다. 그 위에 소정영역에 게이트가 형성되는데 플로팅 게이트5, 층간절연막 4, 콘트롤 게이트 3이 순차적으로 적층되어 형성된다. 불휘발성 반도체 메모리 장치중 모든 메모리 쎌의 정보를 일괄 소거하는 것을 특징으로 하는 플래쉬 메모리는 노아(NOR)형과 낸드(NAND)형으로 구분되는데 이중 노아형 플래쉬 메모리는 한 개의 비트라인 콘택(Contact)에 두 개 이상의 메모리 쎌 트랜지스터가 병렬로 연결된다. 이로 인해 선택된 메모리 쎌을 읽을때 공통 비트라인의 이웃된 메모리 쎌이 과잉 소거되어 있을 경우 오동작을 일으킬 가능성이 있다. 이러한 오동작을 리이드 디스터번스(Read disturbance)라 한다. 이러한 리이드 디스터번스 문제를 구조적으로 해결하기 위해서는 한개의 트랜지스터가 추가로 요구되는 데 두 개의 트랜지스터로 한 개의 메모리 쎌을 구성한다면 메모리 쎌의 면적이 상당히 증가하게 된다. 따라서 메모리 쎌 면적 증가를 최소화하면서 두 개의 트랜지스터로 한 개의 메모리 쎌을 구성하는 구조가 사용된다. 여기서 도 2는 이와 같은 구조를 보여준다. 도 2는 종래 기술의 일실시예에 따른 모오스 트랜지스터들로 이루어진 메모리 쎌의 수직단면도이다. 도 2를 참조하면, 종래의 적층구조의 메모리 쎌 30 옆에 패스(Pass) 트랜지스터 50을 형성하여 이 패스 트랜지스터 50이 과잉 소거된 메모리 쎌 30의 전류를 차단하여 리이드 디스터번스 문제를 해결하려 하였다. 그러나 이러한 메모리 쎌을 제조하려면 3개의 도전층이 요구되어 이에 따라 제조공정이 복잡하고 제조 시간과 비용이 증가하게 되는 문제점이 있다.In general, a nonvolatile semiconductor memory chip has a stacked structure in which a floating gate and a control gate are stacked on an active region. In addition, the stack includes memory chips having a stacked structure, a bit line for reading information stored in the memory chips, a control gate electrode, and a word line connecting adjacent memory chips and memory chips. FIG. 1 is a vertical sectional view showing a memory 되는 composed of a typical MOS transistor. Referring to FIG. 1, the field oxide layer 2, the source and the drains 6 and 7 are formed on the semiconductor substrate 1, and the gate insulating layer 20 is formed. A gate is formed in a predetermined region thereon, and the floating gate 5, the interlayer insulating film 4, and the control gate 3 are sequentially stacked. Flash memory, which erases the information of all memory chips in a nonvolatile semiconductor memory device, is divided into NOR type and NAND type, and the NOR type flash memory has one bit line contact. Two or more memory 쎌 transistors are connected in parallel. This may cause a malfunction if a neighboring memory pin of the common bit line is over erased when reading the selected memory pin. This malfunction is called read disturbance. In order to solve the lead disturbance problem structurally, an additional transistor is required. If the memory transistor is composed of two transistors, the area of the memory transistor is significantly increased. Therefore, a structure is used in which one transistor is composed of two transistors while minimizing the increase in the memory cell area. 2 shows such a structure. 2 is a vertical cross-sectional view of a memory fin consisting of MOS transistors in accordance with one embodiment of the prior art. Referring to FIG. 2, a pass transistor 50 is formed next to a memory cell 30 of a conventional stacked structure to block the current of the memory cell 30 in which the pass transistor 50 is excessively erased. However, to fabricate such a memory chip, three conductive layers are required, which leads to a complicated manufacturing process and an increase in manufacturing time and cost.

본 발명의 목적은 마스크 하나만을 추가하므로써 세 개의 도전층이 필요하던 구조를 두 개의 도전층만으로 패스 트랜지스터와 워드라인 트랜지스터를 형성하여 칩내에 차지하는 면적을 최소화하여 고집적화를 가져올 수 있는 불휘발성 반도체 메모리 쎌을 제공함에 있다.An object of the present invention is to form a pass transistor and a word line transistor using only two conductive layers by adding only one mask to form a pass transistor and a word line transistor, thereby minimizing the area occupied in a chip. In providing.

본 발명의 다른 목적은 패스 트랜지스터와 워드라인 트랜지스터를 인접하게 형성하여 패스 트랜지스터의 크기에 상관없이 메모리 쎌을 구성할 수 있어 리이드 디스터번스를 개선할 수 있는 불휘발성 반도체 메모리 쎌을 제공함에 있다.Another object of the present invention is to provide a nonvolatile semiconductor memory chip capable of forming a memory transistor regardless of the size of the pass transistor by forming a pass transistor and a word line transistor adjacent to each other, thereby improving lead discontinuity.

도 1은 통상적인 모오스 트랜지스터로 구성되는 메모리 쎌을 보여주는 수직단면도.1 is a vertical sectional view showing a memory 쎌 composed of a typical Morse transistor;

도 2는 종래 기술의 일실시예에 따른 모오스 트랜지스터들로 이루어진 메모리 쎌의 수직단면도.2 is a vertical cross-sectional view of a memory fin consisting of MOS transistors in accordance with one embodiment of the prior art.

도 3은 본 발명의 일실시예에 따른 메모리 쎌의 레이아웃도.3 is a layout diagram of a memory module according to an embodiment of the present invention.

도 4a ∼ 도 4h는 본 발명의 일실시예에 따른 메모리 쎌을 형성하는 공정수순을 보여주는 공정단면도들.4A-4H are cross-sectional views illustrating a process sequence for forming a memory chip according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 워드라인 전압(V)과 비트라인 전류(I)의 관계를 보여주는 특성도.5 is a characteristic diagram illustrating a relationship between a word line voltage V and a bit line current I according to an embodiment of the present invention.

상기한 본 발명의 기술적 사상에 따르면, 활성영역들과 비활성영역을 분리하기 위한 필드영역들과, 상기 필드영역들 사이에 연결된 게이트 산화막을 가지는 불휘발성 반도체 메모리 쎌에 있어서, 상기 필드영역들 사이의 반도체 기판내부 및 상기 게이트 산화막하부로 소정깊이 형성된 소오스 및 드레인영역과, 상기 소오스 및 드레인 영역 사이에 각각으로부터 소정거리 이격되며 절연막으로 측벽이 감싸지게 소정높이 형성되는 제1도전층과, 상기 제1도전층 상부표면에 소정높이 형성된 층간절연막과, 상기 게이트 산화막상에 상기 소오스 및 드레인 영역과 각각 양측면이 오버랩되고 상기 제1도전층을 감싸도록 형성되며 전하를 저장하는 제2도전층을 가짐을 특징으로 한다.According to the technical concept of the present invention, in the nonvolatile semiconductor memory 가지는 having field regions for separating active regions and inactive regions, and a gate oxide layer connected between the field regions, A source and drain region formed in the semiconductor substrate and the gate oxide layer under a predetermined depth, a first conductive layer spaced apart from each other by a predetermined distance between the source and drain regions, and formed to have a predetermined height such that a sidewall is surrounded by an insulating film; An interlayer insulating film formed on the upper surface of the conductive layer and having a predetermined height, and a second conductive layer formed on both sides of the source and drain regions and overlapping the first conductive layer on the gate oxide film and enclosing the first conductive layer, and storing charge. It is done.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings.

본 발명은 추가의 도전층 없이 두개의 도전층으로써 종래 모오스 트랜지스터 제조공정에 한개의 마스크를 추가하여 패스 트랜지스터와 워드라인을 형성할 수 있으며 또한 두개의 트랜지스터를 인접하게 하여 메모리 쎌의 면적을 최소화할 수 있는 방법을 구현한 것이다.According to the present invention, a pass transistor and a word line can be formed by adding one mask to a conventional MOS transistor manufacturing process as two conductive layers without an additional conductive layer, and by minimizing the area of the memory cell by adjacent two transistors. This is how you can implement it.

도 3은 본 발명의 일실시예에 따른 메모리 쎌의 레이아웃도이다. 도 3을참조하면, 활성영역 100과, 플로팅 게이트 5와, 콘트롤 게이트 3, 비트라인 콘택 11로 구성되어 있다. 여기서 중요한 것은 플로팅 게이트가 콘트롤 게이트 상부에 위치하며 또한 콘트롤 게이트보다 넓게 형성되어 있는 것이다.3 is a layout diagram of a memory chip according to an embodiment of the present invention. Referring to FIG. 3, the active area 100 includes a floating gate 5, a control gate 3, and a bit line contact 11. What is important here is that the floating gate is located above the control gate and is wider than the control gate.

도 4a ∼ 도 4h는 본 발명의 일실시예에 따른 메모리 쎌을 형성하는 공정수순을 보여주는 공정단면도들이다. 도 4a는 반도체 기판 1위에 선택 산화공정(LOCOS, SEPOX)를 이용하여 필드영역들 예를들면 분리산화막들 2를 형성함을 보여준다. 도 4b는 워드라인 트랜지스터의 제1산화막 20을 형성함을 보여준다. 도 4c는 콘트롤 게이트 예를들면 제1도전층 3과 층간절연막 4를 순차적으로 전면 침적함을 보여준다. 도 4d는 상기 제1도전층 3 및 층간절연막 4를 선택 식각하여 워드라인 트랜지스터를 형성함을 보여준다. 도 4e는 노출된 반도체 기판 1상에 제2산화막 21을 형성함을 보여준다. 이때 폴리실리콘(Polysilicon)과 같은 워드라인 트랜지스터의 측벽도 산화가 되어 이후 형성될 플로팅 게이트 예를들면 제2도전층 5와 절연시켜 주게 된다. 도 4f는 전면을 통해 제2도전층 5를 침적한 후 선택 식각하여 플로팅 게이트를 형성함을 보여준다. 도 4g 및 도 4h는 상기 제2도전층 5를 마스크로 하여 반도체 기판 1의 도핑 불순물과 반대형의 불순물을 주입하여 비트라인과 접속되는 드레인 영역 6과 공통 소오스 영역 7을 형성한다. 여기서 드레인 영역 6 방향의 제1도전층 5가 공통 소오스 영역 7 방향 보다는 길게 형성된다. 따라서 비대칭 구조가 된다. 이상의 공정으로 기존 표준 트랜지스터 제조공정에 플로팅 게이트 제조 마스크 하나가 추가된다.4A through 4H are cross-sectional views illustrating a process sequence of forming a memory chip according to an embodiment of the present invention. FIG. 4A shows that field regions, for example, separated oxide layers 2, are formed on a semiconductor substrate 1 using selective oxidation processes (LOCOS and SEPOX). 4B shows that the first oxide film 20 of the word line transistor is formed. FIG. 4C shows that the control gate, for example, the first conductive layer 3 and the interlayer dielectric layer 4 are sequentially deposited on the front surface. 4D shows that the first conductive layer 3 and the interlayer dielectric layer 4 are selectively etched to form a word line transistor. 4E shows that the second oxide film 21 is formed on the exposed semiconductor substrate 1. At this time, the sidewalls of the word line transistors such as polysilicon are also oxidized to insulate the floating gate, for example, the second conductive layer 5, to be formed later. FIG. 4F shows that the second conductive layer 5 is deposited through the front surface and then selectively etched to form a floating gate. 4G and 4H form a drain region 6 and a common source region 7 connected to the bit line by implanting impurities of a type opposite to that of the semiconductor substrate 1 using the second conductive layer 5 as a mask. The first conductive layer 5 in the drain region 6 direction is longer than the common source region 7 direction. Therefore, it becomes an asymmetrical structure. The above process adds one floating gate fabrication mask to the existing standard transistor fabrication process.

이하 동작조건을 살펴본다. 라이트(Write) 즉 충전(charge)동작을 보면, 도 4h에서 드레인은 비트라인에 의해 외부전원전압 Vcc(5V7V), 공통 소오스는 그라운드(ground)로 하여 제1도전층 다시말하면 워드라인에 높은 전압 Vpp(12V13V)를 인가하면 채널 핫 일렉트론 주입(Channel Hot Electron Injection: CHE)방식에 의하여 플로팅 게이트 하단의 채널과 드레인 접합간의 공핍영역에서 전자가 플로팅 게이트에 축적된다. 따라서 플로팅 게이트 하단의 채널에 정공이 축적되면 문턱전압이 증가되어 오프-쎌(Off-Cell) 역할을 하게 된다. 한편 소거 즉 방전(discharge)동작을 보면, 제1도전층 즉 워드라인은 외부전원전압 -Vcc(네거티브 바이어스 전압), 공통 소오스는 플로팅(floating) 상태이고 드레인은 비트라인에 의해 높은 전압 Vpp를 인가할 시 플로팅 게이트 하단의 드레인 접합 공핍영역에서 밴드간(band to band) 전류가 발생한다. 이때 발생된 정공이 전계에 의하여 플로팅 게이트에 축적된다. 이러한 현상을 밴드간 핫 홀 주입(band to band hot hole injection)이라 한다. 결국 플로팅 게이트는 정공으로 축적되어지고 플로팅 게이트 하단의 채널에는 전자가 축적되어 전기적 채널이 형성된다. 이러한 상태를 온-쎌(On-Cell)이라 한다. 또한 리이드 동작을 보면, 도 4g에서 제1도전층에 외부전원전압 Vcc, 공통 소오스는 그라운드, 비트라인에 의해 드레인에 1.5V5V의 전압을 인가하면 공통 소오스와 비트라인과의 흐르는 전류량으로 쎌의 온 오프를 결정하게 된다.Look at the following operating conditions. In the write or charge operation, in FIG. 4H, the drain is connected to the external power supply voltage Vcc (5V7V) by the bit line, and the common source is ground. When Vpp (12V13V) is applied, electrons accumulate in the floating gate in the depletion region between the channel and the drain junction below the floating gate by a channel hot electron injection (CHE) method. Therefore, when holes accumulate in the channel under the floating gate, the threshold voltage is increased to serve as an off-cell. On the other hand, in the erase or discharge operation, the first conductive layer, that is, the word line, is applied with an external power supply voltage of -Vcc (negative bias voltage), the common source is floating, and the drain is applied with a high voltage Vpp by the bit line. In some cases, a band to band current is generated in the drain junction depletion region under the floating gate. The generated holes are accumulated in the floating gate by the electric field. This phenomenon is called band to band hot hole injection. As a result, the floating gate is accumulated as a hole, and electrons are accumulated in the channel under the floating gate to form an electrical channel. This state is called on-cell. Also, in the lead operation, in FIG. 4G, when the external power supply voltage Vcc is applied to the first conductive layer and the common source is ground and the bit line is applied with a voltage of 1.5 V 5 V to the drain, the current flows between the common source and the bit line. It is decided to turn off.

도 5는 본 발명의 일실시예에 따른 워드라인 전압(V)과 비트라인 전류(I)의 관계를 보여주는 특성도이다. 도 5를 참조하면, 외부전원전압 VCC(2V∼3V)를 기준으로 문턱전압(Vth)가 0.6V∼0.8V에서는 온-쎌 조건이 되며, 문턱전압이 6V∼7V에서는 오프-쎌 조건이 됨을 보여준다.5 is a characteristic diagram illustrating a relationship between a word line voltage V and a bit line current I according to an embodiment of the present invention. Referring to FIG. 5, the threshold voltage Vth becomes an on-state condition when the threshold voltage Vth is 0.6V to 0.8V based on the external power supply voltage VCC (2V to 3V), and the threshold voltage becomes an off-state condition when the threshold voltage is 6V to 7V. Shows.

본 발명에 따르면, 플로팅 게이트 제조시 하나의 마스크를 추가하여 세 개의 도전층을 두 개의 도전층만으로 메모리 쎌의 면적을 축소시킬 수 있을 뿐만아니라 좌,우 비대칭 구조를 형성하게 되어 리이드 디스터번스도 해결할 수 있는 효과가 있다.According to the present invention, in the manufacturing of the floating gate, by adding one mask, the three conductive layers can reduce the area of the memory fin with only two conductive layers, and also form left and right asymmetric structures to solve lead disturbances. It has an effect.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.

Claims (7)

활성영역들과 비활성영역을 분리하기 위한 필드영역들과, 상기 필드영역들 사이에 연결된 게이트 산화막을 가지는 불휘발성 반도체 메모리 쎌에 있어서,A nonvolatile semiconductor memory chip having field regions for separating active regions and inactive regions, and a gate oxide layer connected between the field regions, 상기 필드영역들 사이의 반도체 기판내부 및 상기 게이트 산화막하부로 소정깊이 형성된 소오스 및 드레인영역과,Source and drain regions formed in the semiconductor substrate between the field regions and under the gate oxide layer by a predetermined depth; 상기 소오스 및 드레인 영역 사이에 각각으로부터 소정거리 이격되며 절연막으로 측벽이 감싸지게 소정높이 형성되는 제1도전층과,A first conductive layer spaced apart from each other by a predetermined distance between the source and drain regions and formed to have a predetermined height such that a sidewall is surrounded by an insulating film; 상기 제1도전층 상부표면에 소정높이 형성된 층간절연막과,An interlayer insulating film having a predetermined height formed on an upper surface of the first conductive layer; 상기 게이트 산화막상에 상기 소오스 및 드레인 영역과 각각 양측면이 오버랩되고 상기 제1도전층을 감싸도록 형성되며 전하를 저장하는 제2도전층을 구비함을 특징으로 하는 불휘발성 반도체 메모리 쎌.And a second conductive layer formed on both sides of the source and drain regions and covering the first conductive layer on the gate oxide layer, the second conductive layer storing charge. 제1항에 있어서, 상기 제1도전층이 워드라인임을 특징으로 하는 불휘발성 반도체 메모리 쎌.The nonvolatile semiconductor memory of claim 1, wherein the first conductive layer is a word line. 제1항에 있어서, 상기 제2도전층이 플로팅 게이트임을 특징으로 하는 불휘발성 반도체 메모리 쎌.2. The nonvolatile semiconductor memory of claim 1, wherein the second conductive layer is a floating gate. 제1항에 있어서, 상기 제2도전층이 상기 제1도전층을 중십으로 상기 소오스로의 간격이 상기 비트라인으로의 간격이 좁음을 특징으로 하는 불휘발성 반도체 메모리 쎌.2. The nonvolatile semiconductor memory of claim 1, wherein the second conductive layer has the first conductive layer as the center, and the interval between the sources is narrow to the bit lines. 제1항에 있어서, 상기 제2도전층이 다층으로 형성됨을 특징으로 하는 불휘발성 반도체 메모리 쎌.2. The nonvolatile semiconductor memory of claim 1, wherein the second conductive layer is formed in multiple layers. 불휘발성 반도체 메모리 쎌의 제조방법에 있어서,In the method of manufacturing a nonvolatile semiconductor memory chip, 반도체 기판상에 필드영역들을 소정거리 이격하여 형성하는 과정과,Forming field regions on the semiconductor substrate at a predetermined distance apart from each other; 상기 필드영역들 사이에서 상기 반도체 기판의 표면상부에 게이트 절연막을 형성하는 과정과,Forming a gate insulating film on the surface of the semiconductor substrate between the field regions; 상기 제1도전층과 층간절연막을 순차적으로 적층하여 마스크를 이용하여 상기 게이트 절연막, 제1도전층, 층간절연막을 선택적으로 식각하는 과정과,Selectively laminating the first conductive layer and the interlayer insulating layer to selectively etch the gate insulating layer, the first conductive layer, and the interlayer insulating layer using a mask; 상기 제1도전층의 측벽 및 상기 반도체 기판상에 산화막을 형성하는 과정과,Forming an oxide film on sidewalls of the first conductive layer and on the semiconductor substrate; 상기 제1도전층 측벽의 산화막 및 상기 층간절연막을 감싸도록 제2도전층을 형성하는 과정과,Forming a second conductive layer to surround the oxide film on the sidewall of the first conductive layer and the interlayer insulating film; 전면을 통하여 불순물을 주입하여 소오스 및 드레인을 형성하는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 쎌의 제조방법.And forming a source and a drain by injecting impurities through the entire surface of the nonvolatile semiconductor memory. 제6항에 있어서, 상기 제1도전층 측벽의 산화막이 상기 층간절연막과 다른 절연물질로 형성됨을 특징으로 하는 불휘발성 반도체 메모리 쎌의 제조방법.7. The method of claim 6, wherein the oxide film on the sidewalls of the first conductive layer is formed of an insulating material different from the interlayer insulating film.