KR19980028079A - Manufacturing method of capacitor - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터상부에 형성된 평탄화층 상에 식각정지층과 스페이서층을 순차적으로 형성하는 공정과, 상기 스페이서층, 식각정지층 및 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층 상에 캡층을 형성하는 공정과, 상기 접촉구와 대응하는 부분을 제외한 나머지 부분의 캡층과 제 1 도전층의 소정 두께를 제거하는 공정과, 상기 제 1 도전층의 측면에 상기 캡층과 소정 부분이 중첩되는 측벽을 형성하는 공정과, 상기 측벽과 캡층의 측면에 상기 제 1 도전층과 접촉되어 전기적으로 연결되는 측벽 형상의 제 2 도전층을 형성하고 상기 스페이서층이 노출되도록 상키 제 1 도전층의 노출된 부분을 제거하는 공정과, 상기 캡층, 측벽 및 스페이서층을 제거하는 공정과, 상기 제 l 및 제 2 도전층의 노출된 표면에 유전막과 제 3 도전층을 형성하는 공정을 구비한다. 따라서, 스페이서층이 제거되어 노출되는 제 1 도전층 하부의 면적 만큼 스토리지전극의 표면적이 증가되므로 축적 용량을 증가시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, wherein the etching process is performed on a planarization layer formed on a transistor formed of a first electrode and a second diffusion region forming a gate electrode and a source and drain region in an active region defined by a field oxide film on a semiconductor substrate. Forming a stop layer and a spacer layer sequentially, forming a contact hole for exposing the second diffusion region by removing a predetermined portion of the spacer layer, the etch stop layer and the planarization layer, and on the planarization layer Forming a first conductive layer in contact with the second diffusion region by filling the contact hole; forming a cap layer on the first conductive layer; and a cap layer of the remaining portion except for a portion corresponding to the contact hole; Removing the predetermined thickness of the first conductive layer, and the cap layer and the predetermined portion overlap the side surface of the first conductive layer. Forming a sidewall, and forming a sidewall-shaped second conductive layer in contact with the first conductive layer and electrically connected to the sidewall and the cap layer, and exposing the first conductive layer to expose the spacer layer. And removing the cap layer, the side wall, and the spacer layer, and forming a dielectric film and a third conductive layer on the exposed surfaces of the first and second conductive layers. Therefore, since the surface area of the storage electrode is increased by the area of the lower portion of the first conductive layer exposed by removing the spacer layer, the storage capacity can be increased.
Description
도 1a 내지 도 1d는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도1A to 1D are process diagrams illustrating a method of manufacturing a capacitor according to the prior art.
도 2a 내지 도 2e는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도2A to 2E are process diagrams illustrating a method of manufacturing a capacitor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
41 : 반도체기판 43 : 필드산화막41: semiconductor substrate 43: field oxide film
45,47 : 소오스 및 드레인영역45,47 source and drain regions
49 : 게이트전극 51 : 절연층49 gate electrode 51 insulating layer
53 : 비트라인 55 : 평탄화층53: bit line 55: planarization layer
57 : 식각정지층 59 :스페이서층57: etch stop layer 59: spacer layer
61 : 접촉구 63 : 제 1 도전층61 contact hole 63 first conductive layer
65,67 : 제 1 및 제 2 캡층65,67: first and second cap layer
69 : 측벽 71 : 제 2 도전층69: side wall 71: second conductive layer
73 : 유전막 75 : 제 3 도전층73 dielectric film 75 third conductive layer
본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 고집적 반도체장치에서 큰 축전 용랑을 갖는 커패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor having a large storage flux in a highly integrated semiconductor device.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용랑을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 밀도를 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하거나, 또는, 산화탄탈늄(Ta2O5)등의 고유전 물질로 유전체를 형성하는 방법이 있다.Many studies have been conducted to increase the storage density so that the capacitors have a constant power consumption even if the cell area is reduced due to the high integration of semiconductor devices. In order to increase the storage density, a capacitor may be formed in a stacked or trenched three-dimensional structure, or a dielectric may be formed of a high dielectric material such as tantalum oxide (Ta 2 O 5 ).
상기 3차원 구조를 갖는 커패시터 증 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용랑을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.Having a three-dimensional capacitor-enhanced stacking structure is easy to manufacture and is suitable for mass production, increasing the storage capacity and immunity to charge information disruption caused by alpha particles. Stacked capacitors are classified into a double stacked structure, a fin structure, or a crown structure according to storage electrodes.
도 1a 내지 도 1d는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.1A to 1D are process diagrams illustrating a method of manufacturing a capacitor according to the prior art.
도 1a를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(19)과 소오스 및 드레인영역(15)(17)이 형성된다. 그리고, 드레인영역(17)과 접촉되는 비트라인(23)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(21)이 형성되고, 이 절연층(21)상에 평탄화층(25)이 형성된다. 상술한 구조에서 평탄화층(25)과 절연층(21)의 소정 부분을 포토리쏘그래피(photolithography)방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(27)를 형성한다.Referring to FIG. 1A, a transistor is formed in an active region defined by a field oxide film 13 on a semiconductor substrate 11. The transistor includes a gate electrode 19 and source and drain regions 15 and 17. Then, the bit line 23 in contact with the drain region 17 is formed. Moreover, the insulating layer 21 is formed in the whole surface of the structure mentioned above, and the planarization layer 25 is formed on this insulating layer 21. FIG. In the above-described structure, the contact hole 27 exposing the source region 15 is formed by removing a portion of the planarization layer 25 and the insulating layer 21 by photolithography.
도 1b를 참조하면, 평탄화층(25) 상에 접촉구(27)를 채워 소오스영역(15)과 접촉되는 제 1 도전층(29)을 형성한다. 상기에서 제 1 도전층(29)을 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 형성한다. 그리고, 제 1 도전층(29) 상에 PSG(Phosphosilicate Glass)층(31)을 두껍게 증착한 후 이 PSG층(31)과 제 1 도전층(29)을 포토리쏘그래피 방법으로 필라(pillar)형상으로 패터닝하여 상기 접촉구(27)와 대응하는 부분에만 남긴다.Referring to FIG. 1B, a contact hole 27 is filled on the planarization layer 25 to form a first conductive layer 29 in contact with the source region 15. The first conductive layer 29 is formed by depositing polysilicon doped with impurities by chemical vapor deposition (hereinafter, referred to as CVD). Then, a thick PSG (Phosphosilicate Glass) layer 31 is deposited on the first conductive layer 29, and the PSG layer 31 and the first conductive layer 29 are pillar-shaped by photolithography. Patterning to leave only the portion corresponding to the contact hole (27).
도 1c를 참조하면, 필라 형상으로 패터닝된 제 1 도전층(29) 및 PSG층(31)의 표면을 포함하는 평탄화층(25) 상에 CVD 방법으로 다결정실리콘을 증착한 후 평탄화층(25) 및 PSG층(31)이 노출되도록 에치 백한다.Referring to FIG. 1C, a planarization layer 25 is formed by depositing polysilicon by a CVD method on a planarization layer 25 including a surface of a first conductive layer 29 and a PSG layer 31 patterned into pillar shapes. And the PSG layer 31 is etched back to expose it.
그러므로, 제 1 도전층(29) 및 PSG층(31)의 측면에 원통 형상의 제 2 도전층(33)이 형성된다. 제 1 도전층(29) 및 제 2 도전층(33)은 전기적으로 연결되도록 접촉되며 스토리지전극이 된다. 그리고, PSG층(31)을 제거한다.Therefore, a cylindrical second conductive layer 33 is formed on the side surfaces of the first conductive layer 29 and the PSG layer 31. The first conductive layer 29 and the second conductive layer 33 are in contact with each other so as to be electrically connected to each other and become a storage electrode. Then, the PSG layer 31 is removed.
도 1d를 참조하면, 제 1 도전층(29) 및 제 2 도전층(33)으로 이루어진 스토리지전극의 표면에 산화실리콘(SiO2), 산화실리콘/질화실리콘(SiO2/ Si3N4) 또는 산화실리콘/질화실리콘/산화실리콘(SiO2/ Si3N4/SiO2)으로 이루어진 유전막(35)을 형성한다. 그리고, 상술한 구조의 전 표면에 불순물이 도멍된 다결정실리콘을 증착하여 플레이트전극으로 사용되는 제 3 도전층(37)을 형성한다.Referring to FIG. 1D, silicon oxide (SiO 2 ), silicon oxide / silicon nitride (SiO 2 / Si 3 N 4 ), or silicon oxide (SiO 2 ) may be formed on a surface of the storage electrode including the first conductive layer 29 and the second conductive layer 33. A dielectric film 35 made of silicon oxide / silicon nitride / silicon oxide (SiO 2 / Si 3 N 4 / SiO 2 ) is formed. Then, polycrystalline silicon doped with impurities is deposited on the entire surface of the above-described structure to form a third conductive layer 37 used as a plate electrode.
그러나, 상술한 종래의 커패시터 제조방법은 스토리지전극의 표면적을 증가시키는 데 한계가 있어 축적 용랑을 증가시키기 어려운 문제점이 있었다.However, the above-described conventional capacitor manufacturing method has a problem in that it is difficult to increase the accumulation flux since there is a limit in increasing the surface area of the storage electrode.
따라서, 본 발명의 목적은 스토리지전극의 표면적을 크게 형성하여 축적 용랑을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor that can increase the accumulation melt by forming a large surface area of the storage electrode.
상기 목적들을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터 상부에 형성된 평탄화층 상에 식각정지층과 스페이서층을 순차적으로 형성하는 공정과, 상기 스페이서층, 식각정지층 및 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 도전층을 형성하는 공정과, 상키 제 1 도전층 상에 캡층을 형성하는 공정과, 상키 접촉구와 대응하는 부분을 제외한 나머지 부분의 캡층과 제 1 도전층의 소정 두께를 제거하는 공정과, 상기 제 1 도전층의 측면에 상기 캡층과 소정 부분이 중첩되는 측벽을 형성하는 공정과, 상기 측벽과캡층의 측면에 상기 제 1 도전층과 접촉되어 전기적으로 연결되는 측벽형상의 제 2 도전층을 형성하고 상기 스페이서층이 노출되도록 상기 제 1 도전층의 노출된 부분을 제거하는 공정과, 상기 캡충, 측벽 및 스페이서층을 제거하는 공정과, 상기 제 1 및 제 2 도전층의 노출된 표면에 유전막과 제 3 도전층을 형성하는 공정을 구비한다.A capacitor manufacturing method according to the present invention for achieving the above object is a planarization layer formed on the transistor consisting of a first electrode and a second diffusion region constituting a gate electrode and a source and drain region in an active region defined by a field oxide film on a semiconductor substrate Sequentially forming an etch stop layer and a spacer layer on the substrate, removing a predetermined portion of the spacer layer, the etch stop layer, and the planarization layer to form a contact hole exposing the second diffusion region, and the planarization Forming a first conductive layer in contact with the second diffusion region by filling the contact hole on the layer, forming a cap layer on the first conductive layer, and remaining portions other than a portion corresponding to the normal contact hole. Removing a predetermined thickness of the cap layer and the first conductive layer, and the cap layer and the predetermined portion on the side surfaces of the first conductive layer. Forming an overlapping sidewall, and forming a sidewall-shaped second conductive layer in contact with the first conductive layer and electrically connected to the sidewall of the sidewall and the cap layer, and exposing the first conductive layer to expose the spacer layer. And removing the capped portion, the sidewall, and the spacer layer, and forming a dielectric film and a third conductive layer on the exposed surfaces of the first and second conductive layers.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.2A to 2E are process diagrams illustrating a method of manufacturing a capacitor according to the present invention.
도 2a를 참조하면, 반도체기판(41) 상의 필드산화막(43)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(49)과 소오스 및 드레인영역(45)(47)이 형성된다. 그리고, 드레인영역(47)과 접촉되는 비트라인(53)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(51)이 형성되고, 이 절연층(51) 상에 평탄화층(55)이 형성된다.Referring to FIG. 2A, a transistor is formed in an active region defined by the field oxide film 43 on the semiconductor substrate 41. The transistor includes a gate electrode 49 and source and drain regions 45 and 47. A bit line 53 is formed in contact with the drain region 47. Moreover, the insulating layer 51 is formed in the whole surface of the structure mentioned above, and the planarization layer 55 is formed on this insulating layer 51. FIG.
절연층(51) 상에 식각정지층(57)과 스페이서층(spacer : 59)을 CVD 방법으로 순차적으로 증착하여 형성한다. 상기에서 식각정지층(57)은 질화실리콘이 100 ∼ 500Å 정도의 두께로 증착되어 형성되며, 스페이서층(59)은 산화실리콘이 1000 ∼ 3000Å 정도의 두께로 증착되어 형성된다. 그리고, 스페이서층(59), 식각정지층(57), 평탄화층(55) 및 절연층(51)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 소오스영역(45)을 노출시키는 접촉구(61)를 형성한다.An etch stop layer 57 and a spacer layer 59 are sequentially deposited on the insulating layer 51 by a CVD method. The etch stop layer 57 is formed by depositing silicon nitride in a thickness of about 100 to about 500 kPa, and the spacer layer 59 is formed by depositing silicon oxide in a thickness of about 1000 to about 3000 kPa. The contact hole 61 exposing the source region 45 by removing a portion of the spacer layer 59, the etch stop layer 57, the planarization layer 55, and the insulating layer 51 by photolithography. To form.
도 2b를 참조하면, 스페이서층(59) 상에 접촉구(61)를 채워 소오스영역(45)과 접촉되는 제 1 도전층(63)을 형성한다. 상기에서 제 1 도전층(63)을 불순물이 도핑된 다결정실리콘을 CVD 방법으로 4000 ∼ 8000Å정도의 두께로 증착하여 형성한다. 그리고, 제 1 도전층(63) 상에 제 1 및 제 2 캡층(65)(67)을 CVD 방법으로 형성한다. 상기에서 제 1 캡층(65)은 상기스페이서층(59)와 동일한 산화실리콘을, 제 2 캡층(67)은 식각정지층(57)과 동일한 질화실리콘을 각각 500 ∼ 1500Å정도의 두께로 증착하여 형성한다. 그 다음, 노드마스크를 사용하여 접촉구(61)와 대응하는 부분을 제외한 나머지 부분의 제 2 및 제 1 캡층(67)(65)을 식각하여 제거한 후, 연속해서, 제 1 도전층(63)을 접촉구(61)와 대응하지 압는 부분이 1000 ∼ 2000Å정도의 두께가 되도록 3000 ∼ 7000Å 정도 두께를 식각한다.Referring to FIG. 2B, the first conductive layer 63 contacting the source region 45 is formed by filling the contact hole 61 on the spacer layer 59. As described above, the first conductive layer 63 is formed by depositing polysilicon doped with impurities to a thickness of about 4000 to 8000 kPa by the CVD method. Then, the first and second cap layers 65 and 67 are formed on the first conductive layer 63 by the CVD method. The first cap layer 65 is formed by depositing the same silicon oxide as the spacer layer 59 and the second cap layer 67 by depositing the same silicon nitride as the etch stop layer 57 to a thickness of about 500 to 1500 kPa. do. Next, the second and first cap layers 67 and 65 of the remaining portions except for the portions corresponding to the contact holes 61 are removed by using a node mask, and then the first conductive layer 63 is successively removed. The thickness is etched about 3000-7000 kPa so that the part which does not correspond to the contact hole 61 becomes thickness of about 1000-2000 kPa.
도 2c를 참조하면, 제 1 및 제 2 캡층(65)(67)의 표면을 포함하는 제 1 도전층(63) 상에 산화실리콘을 증착한 후 에치 백하여 제 1 캡층(65) 및 제 1 도전층(63)의 측면에 1000 ∼ 2000Å 정도의 두께의 측벽(69)을 형성한다. 그리고, 제 2 캡층(67) 및 측벽(69)의 표면을 포함하는 제 l 도전층(63) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 제 2 캡층(67)의 상부 표면이 노출되도록 에치 백하여 제 2 캡층(67) 및 측벽(69)의 측면에 1000 ∼ 2000Å 정도의 두께를 갖는 측벽 형상의 제 2 도전층(71)을 형성한다. 상기에서 증착된 다결정실리콘을 에치 백하여 제 2 도전층(71)을 형성할 때 제 1 도전층(63)의 접촉구(61)과 대응하지 압은 부분에 형성되어 노출된 부분도 제거되도록 하여 스페이서층(59)을 노출시킨다. 상기에서 제 1 및 제 2 도전층(65)(71)은 접촉되어 전기적으로 연결되어 된다.Referring to FIG. 2C, silicon oxide is deposited on the first conductive layer 63 including the surfaces of the first and second cap layers 65 and 67, and then etched back to form the first cap layer 65 and the first cap layer 65. A sidewall 69 having a thickness of about 1000 to 2000 mm is formed on the side surface of the conductive layer 63. Then, after depositing the polycrystalline silicon doped with impurities on the first conductive layer 63 including the surface of the second cap layer 67 and the side wall 69 by the CVD method, the upper surface of the second cap layer 67 It is etched back so that it may expose and forms the side wall-shaped 2nd conductive layer 71 which has a thickness of about 1000-2000 micrometers in the side surface of the 2nd cap layer 67 and the side wall 69. FIG. When the polysilicon deposited above is etched back to form the second conductive layer 71, the exposed portion formed on the contact hole 61 corresponding to the contact hole 61 of the first conductive layer 63 is also removed. The spacer layer 59 is exposed. In the above, the first and second conductive layers 65 and 71 are in contact and electrically connected.
도 2d를 참조하면, 제 2 캡층(67)과 제 1 캡층(65), 측벽(65)및 스페이서층(59)을 제거하여 스토리지전극을 이루는 제 1 및 제 2 도전층(63) (71)의 표면을 노출시킨다. 상기에서 제 2 캡층(67)을 인산 등의 질화실리콘을 식각하는 용액으로 습식식각하여 제거한다. 연속해서, 제 1 캡층(65), 측벽(65) 및 스페이서층(59)을 BOE(Buffered Oxide Etchant) 등의 산화실리콘을 식각하는 용액으로 습식식각하여 제거한다. 그러므로, 제 1 및 제 2 도전층(63)(71)으로 이루어진 스토리지전극은 스페이서층(59)이 제거되면서 노출되는 제 1 도전층(63) 하부의 면적만큼 표면적이 증가된다. 상기에서 질화실리콘으로 이루어진 식각저지층(57)은 스페이서층(59) 등을 이루는 산화실리콘과 식각선택비가 크므로 제거되지 압는다.Referring to FIG. 2D, the first and second conductive layers 63 and 71 forming the storage electrode by removing the second cap layer 67, the first cap layer 65, the sidewall 65, and the spacer layer 59 are formed. Expose the surface of the. The second cap layer 67 is removed by wet etching with a solution for etching silicon nitride such as phosphoric acid. Subsequently, the first cap layer 65, the side wall 65 and the spacer layer 59 are removed by wet etching with a solution for etching silicon oxide such as BOE (Buffered Oxide Etchant). Therefore, the surface area of the storage electrode including the first and second conductive layers 63 and 71 is increased by the area under the first conductive layer 63 exposed while the spacer layer 59 is removed. The etch stop layer 57 made of silicon nitride is not removed because the etch selectivity with silicon oxide forming the spacer layer 59 and the like is large.
도 2e를 참조하면, 제 1 및 제 2 도전층(63)(71)으로 이루어진 스토리지전극의 표면에 60 ∼ 100Å 정도의 두께를 갖는 유전막(73)을 형성한다. 상기에서 유전막(73)을 산화실리콘(SiO2), 산화실리콘/질화실리콘(SiO2/ Si3N4) 또는 산화실리콘/질화실리콘/산화실리콘(SiO2/ Si3N4/SiO2) 등으로 형성한다. 그리고, 유전막(73)의 표면에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 플레이트전극으로 사용되는 제 3 도전층(75)을 형성한다.Referring to FIG. 2E, a dielectric film 73 having a thickness of about 60 to about 100 GPa is formed on the surface of the storage electrode formed of the first and second conductive layers 63 and 71. The dielectric film 73 may be formed of silicon oxide (SiO 2 ), silicon oxide / silicon nitride (SiO 2 / Si 3 N 4 ), or silicon oxide / silicon nitride / silicon oxide (SiO 2 / Si 3 N 4 / SiO 2 ), and the like. To form. Then, polysilicon doped with impurities on the surface of the dielectric film 73 is deposited by CVD to form a third conductive layer 75 used as a plate electrode.
따라서, 본 발명은 스페이서층이 제거되어 노출되는 제 1 도전층 하부의 면적만큼 스토리지전극의 표면적이 증가되므로 축적 용량을 증가시킬수 있는 잇점이 있다.Therefore, the present invention has an advantage that the storage capacity can be increased because the surface area of the storage electrode is increased by the area under the first conductive layer to which the spacer layer is removed.
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| KR1019960047062A KR100384793B1 (en) | 1996-10-21 | 1996-10-21 | Method for manufacturing capacitor |
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Family Applications (1)
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1996
- 1996-10-21 KR KR1019960047062A patent/KR100384793B1/en not_active IP Right Cessation
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