KR19980025587A - Video memory device - Google Patents
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Abstract
본 발명은 영상메모리장치를 공개한다. 그 회로는 제 1 상태의 입력신호에 응답하여 온되는 제 1 스위칭 수단, 제 2 상태의 상기 입력신호에 응답하여 온되고 상기 제 1 스위칭 수단의 출력단자와 접지사에 연결된 제 2 스위칭 수단, 상기 제 1 스위칭 수단을 통하여 전송되는 기준전압신호에 응답하여 온되고 상기 제 2 스위칭 수단의 온시에 인가되는 접지전압에 응답하여 오프되는 제 3 스위칭 수단, 상기 제 3 스위칭 수단과 접지전압 사이에 연결된 제 4 스위칭 수단, 상기 입력신호의 반전신호에 응답하여 인에이블되어 상기 기준전압신호를 지연하고 상기 제 4 스위칭 수단의 온, 오프를 제어하기 위한 지연수단, 및 상기 입력신호와 상기 제 3 및 제 4 스위칭 수단의 공통점의 신호를 비논리곱하여 메모리제어신호를 발생하기 위한 비논리곱수단으로 구성되어 있다.The present invention discloses a video memory device. The circuit includes a first switching means turned on in response to an input signal in a first state, a second switching means turned on in response to the input signal in a second state and connected to an output terminal and a ground yarn of the first switching means; Third switching means turned on in response to a reference voltage signal transmitted through the first switching means and off in response to a ground voltage applied when the second switching means is turned on, and a third switching means connected between the third switching means and the ground voltage. Four switching means, enabled in response to an inverted signal of said input signal, delay means for delaying said reference voltage signal and controlling on and off of said fourth switching means, and said input signal and said third and fourth It consists of non-logical means for generating a memory control signal by a non-logical multiplication of the signals common to the switching means.
Description
본 발명은 영상 메모리 장치에 관한 것으로, 특히 영상 인식장치에서 사용되는 영상 메모리 장치에 관한 것이다.The present invention relates to an image memory device, and more particularly, to an image memory device used in an image recognition device.
영상 인식장치는 와이어 본더와 같은 장치에서 현재의 영상을 입력하고 이 영상과 기준영상과의 위치오차를 검출함으로써 와이어 본더의 헤드를 제어하기 위하여 필수적으로 요구되는 장치이다. 이와 같은 영상 인식 장치는 현재의 영상과 기준영상과의 위치오차를 검출하기 위하여 메모리 장치 및 디지탈 신호 처리 장치등이 요구된다. 이와같이 영상 인식장치에서 요구되는 영상 메모리를 보다 효율적으로 설계하는 것이 필요하다.The image recognition device is an essential device for controlling the head of the wire bonder by inputting a current image and detecting a position error between the image and the reference image in a device such as a wire bonder. Such an image recognition device requires a memory device and a digital signal processing device to detect a positional error between a current image and a reference image. As such, it is necessary to design the image memory required by the image recognition device more efficiently.
본 발명의 목적은 영상 인식장치에서 보다 효율적으로 이용될 수 있는 영상 메모리 장치를 제공하는데 있다.It is an object of the present invention to provide an image memory device that can be used more efficiently in an image recognition device.
이와같은 목적을 달성하기 위한 영상 메모리 장치는 입력되는 데이타를 디지탈 신호 처리수단으로 전송하거나 디스플레이수단으로 전송하기 위한 영상 메모리 장치에 있어서, 제 1 제어신호에 응답하여 상기 영상 메모리 장치에 저장된 데이타를 상기 디지탈 신호 처리수단으로 전송하거나, 상기 입력되는 데이타를 상기 영상 메모리 장치로 전송하기 위한 제 1 데이타 흐름 제어수단, 제 2 제어신호에 응답하여 상기 입력되는 데이타를 상기 디스플레이수단으로 전송하거나, 상기 영상 메모리 장치에 저장된 데이타를 오버레이를 위하여 전송하기 위한 제 2 데이타 흐름 제어수단, 동기신호를 이용하여 상기 영상 메모리 장치의 로우 및 컬럼 어드레스를 발생하기 위한 제 1 어드레스 발생수단, 및 제 3 제어신호에 응답하여 상기 디지탈 신호 처리수단으로 부터의 어드레스를 상기 영상 메모리 장치의 어드레스로 출력하거나, 상기 제 1 어드레스 발생수단으로 부터의 어드레스를 상기 영상 메모리 장치로 출력하기 위한 제 2 어드레스 발생수단을 구비한 것을 특징으로 한다.An image memory device for achieving the above object is an image memory device for transmitting input data to a digital signal processing means or to a display means, wherein the image memory device stores data stored in the image memory device in response to a first control signal. First data flow control means for transmitting to the digital signal processing means, or transmitting the input data to the image memory device, transmitting the input data to the display means in response to a second control signal, or the image memory. Second data flow control means for transmitting data stored in the device for overlay, first address generating means for generating row and column addresses of the image memory device using a synchronization signal, and in response to a third control signal; The digital signal processing means. Outputs an address from the address of the image memory device, or an address of the second from the first address generating means, it characterized in that it includes a second address generating means for outputting to the image memory device.
도 1 은 본 발명의 영상 인식 장치의 블록도이다.1 is a block diagram of an image recognition device of the present invention.
도 2 는 본 발명의 영상 메모리 장치의 블럭도이다.2 is a block diagram of a video memory device of the present invention.
이하, 첨부된 도면을 참고로 하여 본 발명의 영상 메모리 장치를 설명하면 다음과 같다.Hereinafter, the image memory device of the present invention will be described with reference to the accompanying drawings.
도 1 은 본 발명의 영상 인식장치의 영상 데이타 저장 및 처리부의 블럭도로서, 영상 메모리(10), 디지탈 신호 처리장치(20), 프로그램 메모리(30), 데이타 메모리(40), 및 호스트 인터페이스(50)로 구성되어 있다.1 is a block diagram of an image data storage and processing unit of an image recognition apparatus according to the present invention, which includes an image memory 10, a digital signal processing apparatus 20, a program memory 30, a data memory 40, and a host interface ( 50).
영상 메모리(10)는 아날로그 디지탈 변환기로 부터의 디지탈 영상을 저장하고 윈도우 제어기로 출력한다. 프로그램 메모리(30)는 수행되어야 할 프로그램이 저장될 뿐만 아니라 미리 설정된 기준영상이 저장된다. 데이타 메모리(40)는 영상 메모리(10)로 부터의 데이타가 저장됨은 물론 디지탈 신호 처리 장치(20)에 의해서 연산된 결과 데이타가 저장된다. 디지탈 신호 처리 장치(20)는 프로그램 메모리(30)에 저장된 프로그램에 따라 데이타 메모리(40)에 저장된 영상과 프로그램 메모리(30)에 저장된 기준영상과의 곱의 합을 구하여 오차벡터를 계산한다. 호스트 인터페이스(50)는 호스트와의 인터페이스를 위하여 듀얼 포트 메모리로 구성된다. 영상 메모리(10)는 아날로그 디지탈 변환기로 부터의 디지탈 영상을 저장하여 윈도우 제어기로 출력함은 물론 데이타 메모리(40)로도 데이타를 출력하여야 한다. 그래서, 영상 메모리(40)의 효율적인 설계가 요구된다.The image memory 10 stores digital images from an analog digital converter and outputs them to a window controller. The program memory 30 stores not only a program to be performed, but also a preset reference image. The data memory 40 stores not only data from the image memory 10 but also result data calculated by the digital signal processing apparatus 20. The digital signal processing apparatus 20 calculates an error vector by obtaining a sum of a product of an image stored in the data memory 40 and a reference image stored in the program memory 30 according to a program stored in the program memory 30. The host interface 50 consists of dual port memory for interfacing with the host. The image memory 10 stores digital images from an analog digital converter and outputs them to the window controller as well as to the data memory 40. Thus, efficient design of the image memory 40 is required.
도 2 는 본 발명의 영상 메모리 장치의 블럭도로서, 영상 메모리(10), 영상 메모리(10)의 데이타 흐름을 제어하기 위한 데이타 제어부(100), 영상 메모리(10)의 어드레스를 제어하기 위한 어드레스 제어부(200)로 구성되어 있다. 데이타 제어부(100)는 제어신호(ACQ/)에 응답하여 아날로그 디지탈 변환기로 부터 입력되는 데이타(YIN)를 영상 메모리(10)로 보내거나, 영상 메모리(10)에 저장된 데이타를 디지탈 신호 처리장치(20)로 출력하고, 디지탈 신호 처리장치(20)로 부터의 데이타를 영상 메모리(10)에 저장하기 위한 제 1 데이타 흐름 제어부(110), 및 제어신호(DIS/)에 응답하여 아날로그 디지탈 변환기로 부터 입력되는 데이타(YIN)를 윈도우 제어기로 출력하거나. 영상 메모리(10)에 저장된 데이타를 오버레이(OVERLAY)를 위하여 출력하기 위한 제 2 데이타 흐름 제어부(120)으로 구성되어 있다. 어드레스 제어부(200)는 제어신호(IMG/)에 응답하여 디지탈 신호 처리장치(20)로 부터 입력되는 어드레스를 영상 메모리(10)의 어드레스로 출력하기 위한 제 1 어드레스 발생회로(210), 및 동기신호들(HS, VS, HREF, LLC,/ODD)을 입력하여 로우 및 컬럼 어드레스를 발생하기 위한 제 1 어드레스 발생회로(220)로 구성되어 있다.2 is a block diagram of an image memory device according to the present invention, which includes an image memory 10, a data controller 100 for controlling data flow of the image memory 10, and an address for controlling addresses of the image memory 10. The control unit 200 is configured. The data controller 100 controls the control signal ACQ / In response to the digital signal processing apparatus 20 sends data YIN input from the analog digital converter to the image memory 10, or outputs the data stored in the image memory 10 to the digital signal processing apparatus 20, A first data flow control unit 110 for storing data from the image 20 in the image memory 10, and a control signal (DIS / Outputs the data (YIN) from the analog digital converter to the window controller. The second data flow controller 120 is configured to output data stored in the image memory 10 for overlay. The address control unit 200 controls the control signal IMG / ), The first address generating circuit 210 for outputting the address input from the digital signal processing apparatus 20 to the address of the image memory 10, and the synchronization signals HS, VS, HREF, LLC, / ODD) and a first address generating circuit 220 for generating row and column addresses.
상술한 구성의 동작을 설명하면 다음과 같다.The operation of the above-described configuration is as follows.
첫째, 영상 메모리(10)에 저장된 데이타를 디지탈 신호 처리장치(20)가 연산중에 아날로그 디지탈 변환기로 부터 입력되는 신호를 모니터에 디스플레이시키고자 할 때는 제어신호들(ACQ/, DIS/, IMG/)을 각각 0, 0, 0로 한다. 이때, 제 1 어드레스 발생수단(210)은 디지탈 신호 처리장치(20)로 부터의 어드레스를 영상 메모리(10)로 출력하고, 영상 메모리(10)는 이 어드레스에 해당하는 데이타를 제 1 데이타 흐름 제어부(110)는 디지탈 신호 처리장치(20)로 출력함과 동시에 아날로그 디지탈 변환기로 부터의 데이타(YIN)를 제 2 데이타 흐름 제어부(120)를 통하여 윈도우 제어기로 출력한다.First, when the digital signal processing apparatus 20 wants to display a signal input from the analog digital converter during operation, on the monitor, the data stored in the image memory 10 is controlled by the control signals ACQ /. , DIS / , IMG / ) Is 0, 0, 0, respectively. At this time, the first address generating means 210 outputs the address from the digital signal processing apparatus 20 to the image memory 10, and the image memory 10 outputs data corresponding to the address to the first data flow controller. The output unit 110 outputs the data YIN from the analog digital converter to the window controller through the second data flow control unit 120 while simultaneously outputting the digital signal processing unit 20.
둘째, 영상 메모리(10)에 저장된 데이타를 모니터에 디스플레이시켜 보고 싶을 경우에는 제어신호들(ACQ/, DIS/, IMG/)을 각각 0, 1, 1로 한다. 이때, 제 2 어드레스 발생회로(220)에 의해서 로우, 컬럼 어드레스가 발생되고, 이 어드레스가 제 1 어드레스 발생회로(210)를 통하여 영상 메모리(10)로 출력된다. 영상 메모리(10)는 이 어드레스에 응답하여 제 2 데이타 흐름 제어부(120)를 통하여 오버레이를 위하여 출력된다.Second, when the data stored in the image memory 10 is desired to be displayed on a monitor, the control signals ACQ / , DIS / , IMG / ) Are 0, 1, and 1, respectively. In this case, row and column addresses are generated by the second address generation circuit 220, and the addresses are output to the image memory 10 through the first address generation circuit 210. The image memory 10 is output for overlay through the second data flow controller 120 in response to this address.
세째, 정상상태로 아날로그 디지탈 변환기로 부터의 데이타(YIN)를 직접 모니터에 디스플레이보고 싶을 경우에, 제어신호들(ACQ/, DIS/, IMG/)을 각각 0, 0, 1로 한다. 이때, 제 2 데이타 흐름 제어부(120)는 아날로그 디지탈 변환기로 부터의 데이타(YIN)를 윈도우 제어기로 바로 출력하게 된다.Third, if you want to display the data (YIN) from the analog digital converter directly on the monitor in the normal state, the control signals (ACQ / , DIS / , IMG / ) Are 0, 0, and 1, respectively. In this case, the second data flow controller 120 directly outputs the data YIN from the analog digital converter to the window controller.
네째, 아날로그 디지탈 변환기로 부터 입력되는 데이타를 영상 메모리에 저장하는 동시에 아날로그 디지탈 변환기로 부터의 신호를 모니터에 디스플레이시켜 보고 싶을 경우는 제어신호들(ACQ/, DIS/, IMG/)을 각각 1, 0, 1로 한다. 이때, 제 2 어드레스 발생회로(220)에 의해서 발생된 로우, 및 컬럼 어드레스를 제 1 어드레스 발생회로(210)로 통하여 영상 메모리(10)로 출력한다. 영상 메모리(10)는 이 어드레스에 응답하여 제 1 데이타 흐름 제어부(110)를 통하여 입력되는 데이타(YIN)를 저장한다. 또한, 제 2 데이타 흐름 제어부(120)는 아날로그 디지탈 변환기로 부터의 데이타(YIN)를 윈도우 제어기로 출력한다.Fourth, if you want to store the data from the analog digital converter in the image memory and display the signal from the analog digital converter on the monitor, control signals (ACQ / , DIS / , IMG / ) Are 1, 0, and 1, respectively. In this case, the row and column addresses generated by the second address generation circuit 220 are output to the image memory 10 through the first address generation circuit 210. The image memory 10 stores data YIN input through the first data flow controller 110 in response to this address. In addition, the second data flow controller 120 outputs data YIN from the analog digital converter to the window controller.
다섯째, 아날로그 디지탈 변환기로 부터 입력되는 데이타를 영상 메모리(20)에 저장하면서 동시에 영상 메모리(10)의 데이타를 모니터에 디스플레이시키고자 할 경우에는 제어신호들(ACQ/, DIS/, IMG/)을 각각 1, 1, 1로 한다. 이때, 제 2 어드레스 발생회로(220)에 의해서 만들어진 로우 및 컬럼 어드레스에 응답하여 아날로그 디지탈 변환기로 부터의 데이타(YIN)가 제 1 데이타 흐름 제어부(110)를 통하여 영상 메모리(10)에 저장된다. 또한, 제 2 어드레스 발생회로(220)에 의해서 만들어진 로우 및 컬럼 어드레스에 응답하여 영상 데이타(10)에 저장된 데이타가 제 2 데이타 흐름 제어부(120)를 통하여 오버레이를 위하여 출력된다.Fifth, when the data input from the analog digital converter is to be stored in the image memory 20 and the data of the image memory 10 is displayed on the monitor, the control signals (ACQ / , DIS / , IMG / ) Is 1, 1, 1, respectively. At this time, the data YIN from the analog digital converter is stored in the image memory 10 through the first data flow controller 110 in response to the row and column addresses generated by the second address generation circuit 220. In addition, the data stored in the image data 10 is output for overlay through the second data flow controller 120 in response to the row and column addresses generated by the second address generation circuit 220.
본 발명의 영상 메모리는 영상 메모리에 저장된 데이타를 디지탈 신호 처리장치(20)와 윈도우 제어기로 보내기 위하여 데이타를 제어하기 위한 데이타 제어회로와 어드레스를 제어하기 위한 어드레스 제어회로를 도 2 에 나타낸 바와 같이 설계하여 제어신호들의 값을 제어함에 의해서 다양한 동작을 수행할 수 있다.The image memory of the present invention has a data control circuit for controlling data and an address control circuit for controlling an address to send data stored in the image memory to the digital signal processing apparatus 20 and the window controller as shown in FIG. Therefore, various operations can be performed by controlling the values of the control signals.
따라서, 본 발명의 영상 메모리 장치는 영상 인식장치에서 영상 메모리 장치의 어드레스와 데이타를 제어함으로써 디지탈 신호 처리장치와 윈도우 제어기로의 신호흐름을 효과적으로 수행할 수 있다.Therefore, the image memory device of the present invention can effectively perform signal flow to the digital signal processing device and the window controller by controlling the address and data of the image memory device in the image recognition device.
Claims (2)
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| KR1019960043762A KR100236522B1 (en) | 1996-10-02 | 1996-10-02 | Image memory device |
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Family Applications (1)
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| KR1019960043762A KR100236522B1 (en) | 1996-10-02 | 1996-10-02 | Image memory device |
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