KR19980020187A

KR19980020187A - Manufacturing method of semiconductor device

Info

Publication number: KR19980020187A
Application number: KR1019960038557A
Authority: KR
Inventors: 최병진
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1996-09-06
Filing date: 1996-09-06
Publication date: 1998-06-25
Also published as: KR100419748B1

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터(Capacitor) 형성시 셀영역에 비록 높은 캐패시터가 형성되더라도 주변회로 영역에 캐패시터와 높이가 비슷한 산화막이 남아 있도록 함으써, 셀영역과 주변회로 영역사이에 단차가 줄어들게 하여 후속 금속배선 공정을 용이하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, even when a high capacitor is formed in a cell region when a capacitor is formed, an oxide film having a height similar to that of a capacitor remains in a peripheral circuit region. The present invention relates to a method for fabricating a semiconductor device that can reduce the step between peripheral circuit regions, thereby facilitating subsequent metallization processes.

Description

반도체 소자의 제조방법Manufacturing method of semiconductor device

제1도는 종래의 기술에 따라 캐패시터를 형성한 상태의 단면도.1 is a cross-sectional view of a capacitor formed according to the prior art.

제2a도 내지 제2i는 본 발명의 방법에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도.2A to 2I are cross-sectional views showing a capacitor forming process step of a semiconductor device according to the method of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1, 21:실리콘 기판2, 22:제1실리콘 산화막1, 21: silicon substrate 2, 22: first silicon oxide film

3, 23:제1다결정실리콘층4, 31:제2다결정실리콘층'3, 23: first polycrystalline silicon layer 4, 31: second polycrystalline silicon layer

5, 33:절연막25:제2실리콘 산화막5, 33: insulating film 25: second silicon oxide film

24, 26, 28, 32:감광막 패턴27:제2다결정실리콘 스페이서24, 26, 28, 32: Photoresist pattern 27: Second polysilicon spacer

29:캐패시터 유전체29: capacitor dielectric

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터(Capacitor) 형성시 셀영역에 비록 높은 캐패시터가 형성되더라도 주변회로 영역에 캐패시터와 높이가 비슷한 산화막이 남아 있도록 함으로써, 셀영역과 주변회로 영역사이에 단차가 줄어들게 하여 후속 금속배선 공정을 용이하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, even when a high capacitor is formed in a cell region when a capacitor is formed in a semiconductor device, an oxide film having a height similar to that of a capacitor remains in the peripheral circuit region, thereby providing a cell region and a peripheral circuit. The present invention relates to a method for manufacturing a semiconductor device that can reduce a step between regions to facilitate a subsequent metallization process.

반도체 디램(DRAM) 소자의 집적도가 높아질수록 작은 셀면적에서 충분한 캐패시턴스(Capacitance)를 확보하기 위하여 점차적으로 3차원 구조를 갖는 캐패시터를 사용하게 되고, 이에 따라 3차원 구조의 캐패시터를 사용함에 따라 캐패시터의 높이도 더 높아져 가고 있다.As the integration degree of semiconductor DRAM devices increases, in order to secure sufficient capacitance in a small cell area, a capacitor having a three-dimensional structure is gradually used. The height is also getting higher.

제1도는 종래의 기술에 따라 캐패시터를 형성한 일 예를 도시한 도면이다.1 is a view showing an example of forming a capacitor according to the prior art.

상기 도면에 도시된 바와같이, 종래의 캐패시터 형성방법에 있어서는 셀영역에는 높이가 큰 캐패시터가 형성되고 주변회로영역에는 아무것도 남지 않아 그 상부에 절연막(5) 형성시 셀영역과 주변회로영역의 경계부에서 큰 단차가 생기게 됨을 알 수 있다.As shown in the drawing, in the conventional capacitor forming method, a capacitor having a large height is formed in the cell region and nothing remains in the peripheral circuit region, so that at the boundary between the cell region and the peripheral circuit region when the insulating film 5 is formed thereon. It can be seen that there is a large step.

상기 단차의 발생은 후속 금속배선공정의 진행을 매우 어렵게 하여 반도체 소자의 수율 및 신뢰성을 저하시키게 되는 문제점이 있다.The generation of the step has a problem that it is very difficult to proceed with the subsequent metallization process to reduce the yield and reliability of the semiconductor device.

따라서 본 발명은 상기의 문제점을 해결하기 위해 셀영역과 주변회로 영역의 단차를 낮게 형성하여 후속 금속배선공정의 진행을 원활히 함과 아울러, 반도체 소자 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Therefore, in order to solve the above problems, the present invention provides a low level difference between the cell region and the peripheral circuit region, thereby facilitating the subsequent metallization process, and manufacturing semiconductor devices that can improve semiconductor device manufacturing yield and reliability. The purpose is to provide a method.

상기 목적을 달성하기 위한 본 발명의 방법에 의하면, 실리콘 기판에 트랜지스터를 형성하는 공정과, 전체구조 상부에 제1실리콘 산화막 소정두께로 형성하는 공정과, 상기 제1실리콘 산화막 상부에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 식각 마스크로 사용하여 하부의 제1실리콘 산화막을 식각하는 공정과, 감광막을 제거하는 공정과, 전체구조 상부에 다결정실리콘을 증착한 후, 상기 다결정실리콘의 셀 영역 상부에 감광막 패턴을 형성한 후 사진식각공정에 의해 주변회로영역의 다결정실리콘층을 식각하는 공정과, 감광막을 제거하는 공정과, 전체구조 상부에 캐패시터 형성을 위한 제2실리콘 산화막을 형성하는 공정과, 상기 제2실리콘 산화막 상부에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 하여 하부의 제2실리콘 산화막과 다결정실리콘층을 식각하여 제거하는 공정과, 감광막을 제거하는 공정과, 전체구조 상부에 제2다결정실리콘을 증착한 후 전면식각에 의해 노출된 상기 제1다결정실리콘 및 제2실리콘 산화막 측벽에 제2다결정 실리콘 스페이서를 형성하는 공정과, 주변회로영역의 상부에 감광막 패턴을 형성한 후 사진식각공정으로 상기 셀영역의 제2실리콘 산화막을 식각하여 제거하는 공정과, 상부의 감광막을 제거한 후 캐패시터의 유전체를 증착하고, 그 상부에 다결정 실리콘을 소정두께로 증착하는 공정과, 셀영역의 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로하여 주변회로영역에 위치한 다결정 실리콘층을 식각하여 제거하는 공정과, 상부의 감광막을 제거한 후, 전체구조 상부에 절연막을 형성하는 단계로 구성되는 것을 특징으로 한다.According to the method of the present invention for achieving the above object, a step of forming a transistor on a silicon substrate, a step of forming a first silicon oxide film with a predetermined thickness on the entire structure, and forming a photosensitive film pattern on the first silicon oxide film And etching the lower first silicon oxide film using the photoresist pattern as an etching mask, removing the photoresist film, and depositing polysilicon on the entire structure, and then overlying the cell region of the polysilicon. Forming a photoresist pattern on the photoresist and etching the polysilicon layer in the peripheral circuit region, removing the photoresist, and forming a second silicon oxide film for forming a capacitor on the entire structure; Forming a photoresist pattern on the second silicon oxide film, and a lower second chamber using the photoresist pattern as a mask Etching and removing the cone oxide film and the polysilicon layer, removing the photoresist film, and depositing second polysilicon on the entire structure, and then exposing the first polycrystalline silicon and second silicon oxide sidewalls by surface etching. Forming a second polycrystalline silicon spacer on the substrate, forming a photoresist pattern on the upper portion of the peripheral circuit region, and then etching and removing the second silicon oxide layer of the cell region by a photolithography process; Depositing a dielectric of a capacitor, depositing polycrystalline silicon to a predetermined thickness thereon, and forming a photoresist pattern on an upper part of the cell region, and then etching the polycrystalline silicon layer located in the peripheral circuit region using the photoresist pattern as a mask And removing the upper photoresist film, and then forming an insulating film over the entire structure. It is done.

이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

제2a도 내지 제2j도는 본 발명의 방법에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도이다.2A through 2J are cross-sectional views illustrating a process of forming a capacitor of a semiconductor device according to the method of the present invention.

제2a도를 참조하면, 실리콘 기판(21)에 트랜지스터를 형성한 후 캐패시터를 형성하기 위해 전체구조 상부에 실리콘 산화막(22)을 소정두께로 형성한 후, 사진식각공정으로 하부 실리콘 산화막(22)을 식각하여 콘택홀(50)을 형성한다.Referring to FIG. 2A, after the transistor is formed on the silicon substrate 21, the silicon oxide film 22 is formed on the entire structure to have a predetermined thickness to form a capacitor, and then the lower silicon oxide film 22 is formed by a photolithography process. Etching to form a contact hole (50).

제2b도를 참조하면, 전체구조 상부에 다결정 실리콘(23)을 형성한 후 상기 다결정 실리콘층 상부에 감광막(24) 형성한 다음 사진식각공정을 통하여 주변회로부분에 위치한 하부 다결정 실리콘층(23)을 식각하여 제거한다.Referring to FIG. 2B, after the polycrystalline silicon 23 is formed on the entire structure, the photoresist film 24 is formed on the polycrystalline silicon layer, and then the lower polycrystalline silicon layer 23 positioned on the peripheral circuit portion through the photolithography process. Is removed by etching.

제2c도를 참조하면, 상기 감광막(24)을 제거한 후 3차원 구조의 캐패시터를 형성하기 위한 실리콘 산화막(25)을 소정두께로 형성한다.Referring to FIG. 2C, after removing the photosensitive film 24, a silicon oxide film 25 for forming a capacitor having a three-dimensional structure is formed to have a predetermined thickness.

제2d도를 참조하면, 상기 실리콘 산화막(25) 상부에 감광막 패턴(26)을 형성한 후, 상기 감광막 패턴(26)을 마스크로 하여 하부의 실리콘 산화막(25)과 다결정 실리콘층(23)을 식각한다.Referring to FIG. 2D, after the photoresist pattern 26 is formed on the silicon oxide layer 25, the lower silicon oxide layer 25 and the polycrystalline silicon layer 23 are formed using the photoresist pattern 26 as a mask. Etch it.

이때, 주변회로 영역의 실리콘 산화막(22)은 식각되지 않도록 한다.At this time, the silicon oxide film 22 in the peripheral circuit region is not etched.

상부의 감광막(26)을 제거한 후, 전체구조 상부에 다결정 실리콘을 증착한 후 전면을 건식식각하여 노출된 다결정 실리콘층(23) 및 실리콘 산화막(25)의 측벽에 걸쳐지는 다결정 실리콘 스페이서(27)를 형성한다.After removing the upper photoresist layer 26, the polycrystalline silicon is deposited on the entire structure, and then the entire surface is dry etched to cover the exposed polycrystalline silicon layer 23 and the sidewalls of the silicon oxide layer 25. To form.

제2f도는 참조하면, 주변회로영역의 상부에 감광막 패턴(28)을 형성한 다음 사진식각공정을 이용하여 셀영역의 실리콘 산화막(25)을 식각하여 제거한다.Referring to FIG. 2F, the photoresist pattern 28 is formed on the peripheral circuit region, and then the silicon oxide layer 25 of the cell region is etched away using a photolithography process.

제2g도를 참조하면, 상부의 감광막(28)을 제거한 후 캐패시터의 유전체(29)를 증착하고, 그 상부에 다결정 실리콘(31)을 소정두께로 증착한다.Referring to FIG. 2G, after removing the upper photoresist layer 28, the dielectric 29 of the capacitor is deposited, and the polycrystalline silicon 31 is deposited to a predetermined thickness thereon.

제2h도를 참조하면, 셀영역의 상부에 감광막 패턴(32)을 형성한 후, 상기 감광막 패턴(32)을 사용하여 사진식각공정으로 주변회로영역에 위치한 다결정 실리콘층(31)을 제거한다.Referring to FIG. 2H, after the photoresist pattern 32 is formed on the cell region, the polycrystalline silicon layer 31 positioned in the peripheral circuit region is removed by the photolithography process using the photoresist pattern 32.

제2i도를 참조하면, 상부의 감광막(32)을 제거한 후, 전체구조 상부에 절연막(33)을 형성한다.Referring to FIG. 2I, after the upper photoresist film 32 is removed, an insulating film 33 is formed over the entire structure.

상기 절연막(33) 형성후에는 셀영역과 주변회로영역에 단차가 거의 없어 후속공정이 용이하게 된다.After the insulating layer 33 is formed, there are almost no steps between the cell region and the peripheral circuit region, thereby facilitating subsequent processes.

이상 상술한 바와같이 반도체 소자의 캐패시터 형성시 주변회로영역에 있는 산화막이 식각되지 않고 잔류하도록 함으로써 셀영역과 주변회로 영역간의 단차를 낮추어 후속공정의 진행을 보다 용이하게 할 수 있다.As described above, when the capacitor of the semiconductor device is formed, the oxide film in the peripheral circuit region remains without being etched, thereby reducing the step between the cell region and the peripheral circuit region, thereby making it easier to proceed with the subsequent process.

Claims

실리콘 기판에 트랜지스터를 형성하는 공정과,Forming a transistor on the silicon substrate;

전체구조 상부에 제1실리콘 산화막을 소정두께로 형성하는 공정과,Forming a first silicon oxide film to a predetermined thickness on the entire structure;

상기 제1실리콘 산화막 상부에 감광막 패턴을 형성하는 공정과,Forming a photoresist pattern on the first silicon oxide layer;

상기 감광막 패턴을 식각 마스크로 사용하여 하부의 제1실리콘 산화막을 식각하는 공정과,Etching the lower first silicon oxide film using the photoresist pattern as an etching mask;

감광막을 제거하는 공정과,Removing the photoresist film;

전체구조 상부에 제1다결정실리콘을 증착하는 공정과,Depositing a first polycrystalline silicon on the entire structure;

상기 제1다결정실리콘의 셀영역 상부에 감광막 패턴을 형성한 후 사진식각공정에 의해 주변회로영역에 위치한 상기 제1다결정실리콘층을 식각하는 공정과,Forming a photoresist pattern on the cell region of the first polycrystalline silicon and then etching the first polycrystalline silicon layer located in the peripheral circuit region by a photolithography process;

감광막을 제거하는 공정과,Removing the photoresist film;

전체구조 상부에 캐패시터 형성을 위한 제2실리콘 산화막을 형성하는 공정과,Forming a second silicon oxide film for forming a capacitor on the entire structure;

상기 제2실리콘 산화막 상부에 감광막 패턴을 형성하는 공정과,Forming a photoresist pattern on the second silicon oxide layer;

상기 감광막 패턴을 마스크로 하여 하부의 제2실리콘 산화막과 다결정실리콘층을 식각하여 제거하는 공정과,Etching and removing a lower second silicon oxide film and a polysilicon layer by using the photosensitive film pattern as a mask;

감광막을 제거하는 공정과,Removing the photoresist film;

전체구조 상부에 제2다결정실리콘을 증착한 후 전면식각에 의해 노출된 제1다결정 실리콘 및 제2실리콘 산화막 측벽에 제2다결정 실리콘 스페이서를 형성하는 공정과,Depositing a second polycrystalline silicon on the entire structure, and then forming a second polycrystalline silicon spacer on sidewalls of the first polycrystalline silicon and the second silicon oxide film exposed by the front surface etching;

주변회로영역의 상부에 감광막 패턴을 형성한 후 사진식각공정으로 셀영역의 제2실리콘 산화막을 식각하여 제거하는 공정과,Forming a photoresist pattern on the upper portion of the peripheral circuit region and then etching and removing the second silicon oxide layer in the cell region by a photolithography process;

상부의 감광막을 제거한 후 캐패시터의 유전체를 증착하고, 그 상부에 다결정 실리콘을 소정두께로 증착하는 공정과,Removing the upper photoresist film and depositing a dielectric of the capacitor, and depositing polycrystalline silicon to a predetermined thickness thereon;

셀영역의 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 주변회로영역에 위치한 다결정 실리콘층을 식각하여 제거하는 공정과,Forming a photoresist pattern on the cell region, and then etching and removing the polycrystalline silicon layer positioned in the peripheral circuit region using the photoresist pattern as a mask;

상부의 감광막을 제거한 후, 전체구조 상부에 절연막을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.And removing the upper photoresist film, and then forming an insulating film over the entire structure.

제1항에 있어서,The method of claim 1,

상기 제2실리콘 산화막과 다결정실리콘층을 식각할 시, 주변회로 영역은 식각되지 않도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.When the second silicon oxide film and the polysilicon layer are etched, the peripheral circuit region is not etched.

제1항에 있어서, 상기 절연막으로 BPSG를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein BPSG is used as the insulating film.