KR19980019808A - 씨모스(cmos) 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 제1 및 제2 전도형의 웰이 표면 근방에 형성되어 있고 소자분리 산화막, 게이트 산화막 및 제1 전도형의 제1 폴리실리콘층이 적층되어 있는 반도체 기판 상에 질화막을 침적한 후 게이트 폴리 형성 부분에 위치하는 질화막을 제거하고 그 측벽에 LTO 스페이서를 형성하는 단계; 상기 질화막의 개구부에 제1 전도형의 제2 폴리실리콘층과 살리사이드층을 순차적으로 적층하여 채워 넣고 상기 질화막을 제거하는 단계; 하나의 포토레지스트 패턴을 사용하여 각 웰에 주입된 불순물과 다른 전도형의 불순물을 웰의 표면 근방에 고농도로 주입하고 상기 LTO 스페이서 제거후 다시 같은 전도형의 불순물을 저농도로 주입하여 LDD를 갖는 소스/드레인 영역을 형성하는 단계; 및 상기 결과물 상에 LTO를 침적한 후 이를 선택적으로 식각하여 제2 폴리실리콘층과 살리사이드 측벽에 LTO 스페이서를 형성함과 동시에 LTO를 과도 식각하여 하부의 제1 폴리실리콘층을 제거하는 단계에 의해 제조되는 씨모스 반도체 장치를 제공한다.
이러한 방법은 하나의 포토레지스트를 사용하여 LDD를 갖는 소스/드레인 영역을 형성하므로 공정이 간단하고, 이 공정에 의해 제조되는 씨모스 반도체 장치는 LDD 영역이 필드 산화막으로 구분된 소자 영역 상에 형성되는 게이트 폴리의 제1 폴리실리콘층에 의해 덮인 구조가 되므로 핫-캐리어 효과에 대한 내성을 갖는다.
Description
본 발명은 씨모스(CMOS) 반도체 장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는 반도체의 직접화에 따라 커지고 있는 소자의 핫-캐리어(hot carrier)를 효과를 감소시킨 인버스 트랜지스터 엘디디(Inverse Transistor Lightly Doped Drain: ITLDD) CMOS 반도체 장치 및 이를 간단한 공정에 의해 제조할 수 있는 방법에 관한 것이다.
반도체 장치의 고직접화 경향에 따라 CMOS 소자의 경우에도 크기가 작아짐에 따라 미크론(㎛)급 채널 길이가 이미 보편화 되었고, 하프(half) 미크론급 또는 쿼터(quarter) 미크론급 크기의 채널을 갖는 CMOS 소자까지도 등장하고 있다.
이와 같이 채널 길이가 작아짐에 따라 CMOS 반도체 장치는, 도 1에 도시된 바와 같이 소스/드레인 영역(50)(50a)(52)(52a)과 각 게이트 폴리(40)의 제1 폴리실리콘층(42) 사이에 존재하는 과도한 불순물로 인하여 소자 구동시 핫-캐리어 효과가 발생하였다. 특히 쇼트-채널인 엔모스(NMOS) 반도체 장치는 시간의 흐름에 따라 채널 영역에 걸리는 전기장의 크기가 커져 문턱 전압이 증가하고 드레인/소스간 전류가 감소하여, 결국 소자의 특성이 저하되었다.
따라서 최근에는 상기 단점을 해결한 것으로, LDD(Lightly Doped Drain), 게이트 오버랩 LDD(Gate Overlapped LDD: GOLD), ITLDD 등 여러 종류의 소자가 제안되어 사용되고 있으나, 이들 또한 그 제조 공정이 매우 복잡하다.
본 발명의 목적은 간단한 공정에 의해 핫-캐리어 효과를 보다 감소시킨 씨모스(CMOS) 반도체 장치를 제공하는 데에 있다.
또한 본 발명의 다른 목적은 보다 간단한 공정으로 상기 씨모스(CMOS) 반도체 장치를 제조할 수 있는 방법을 제공하는 데에 있다.
상기 본 발명의 목적을 달성하기 위한 씨모스(CMOS) 반도체 장치는, 필드 산화막으로 구분된 소자 영역 상에 게이트 전극에 연결된 제1 폴리실리콘층을 소스/드레인 영역의 LDD 영역이 덮어지도록 형성하여 핫-캐리어 효과를 감소시킨 데에 그 특징이 있다.
또한 씨모스(CMOS) 반도체 장치의 제조 방법은, 반도체 기판의 표면 근방에 제1 및 제2 전도형의 웰을 각각 형성한 후 그 위에 소자분리 산화막을 형성하고, 상기 소자분리 산화막에 의해 구분된 소자 영역 상에 게이트 산화막을 형성하는 단계; 상기 결과물 상부 전면에 제1 전도형 불순물이 고농도로 도핑된 제1 폴리실리콘층과 실리콘질화막을 순차적으로 형성하는 단계; 상기 실리콘질화막의 게이트 폴리 형성 영역 부분을 제1 폴리실리콘층이 노출되도록 식각하여 제거하는 단계; 상기 실리콘질화막의 개구부 측벽에 LTO(저온증착산화막) 스페이서를 형성하는 단계; 상기 실리콘질화막의 개구부가 채워지도록 제1 전도형 불순물이 고농도로 도핑된 제2 폴리실리콘층과 살리사이드층을 순차적으로 적층하여 게이트 폴리를 형성하는 단계; 상기 실리콘질화막을 제거한 후 웰에 주입된 불순물과 다른 전도형의 불순물을 기판 상부로 부터 소자 영역의 웰내에 고농도로 주입하고, 상기 LTO 스페이서를 제거한 다음 다시 같은 전도형의 불순물을 저농도로 주입하여 LDD를 갖는 소스/드레인 영역을 형성하는 단계; 상기 결과물 상에 LTO를 침적한 후 이를 등방성 식각하여 제2 폴리실리콘층과 살리사이드 측벽에 스페이서를 형성하고 동시에 LTO를 과도 식각하여 하부의 제1 폴리실리콘층을 제거하는 단계; 및 상기 결과물 상에 절연막을 침적한 후 각 전극을 형성하는 단계를 구비하여 이루어진 데에 그 특징이 있다.
도 1 은 종래 씨모스(CMOS) 반도체 장치의 구조 단면도.
도 2 는 본 발명에 따른 씨모스(CMOS) 반도체 장치의 구조 단면도.
도 3 내지 도 10은 도 2에 도시된 반도체 장치의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘 기판 20,20a : 웰
30,32 : 산화막 35 : 질화막
40 : 게이트 폴리 42,44 : 폴리실리콘층
46 : 살리사이드층 48,48a : LTO 스페이서
50,50a,52,52a : 소스/드레인 영역 60,62 : 포토레지스트
70 : 절연막 80,80a,82,82a : 전극
이하, 본 발명을 첨부 도면에 의거하여 보다 상세하게 설명한다.
도 2 는 본 발명에 다른 씨모스 반도체 장치의 구조 단면도이며, 도 3 내지 도 11 은 도 2 에 도시된 반도체 장치의 제조 공정에 따라 단면을 도시한 것이다.
통상의 실리콘 기판(10)의 표면 근방에 p웰(20)과 n웰(22)을 형성하고, 액티브 마스크 및 LOCOS(실리콘의 국부적인 산화)법을 이용하여 기판(10) 상부에 엔모스(NMOS)와 피모스(PMOS) 소자 영역을 분리하기 위하여 소자분리 산화막(30)을 형성한다. LOCOS 공정에 사용된 질화막과 패드 산화막(도면에는 도시하지 않음)을 제거하고 열산화법을 이용하여 상기 결과물 상에 150∼200Å 두께의 게이트 산화막(32)을 성장시킨다. 그리고 그 위에 400∼500Å 두께의 n+ 제1 폴리실리콘층(42)과 4000∼5000Å 두께의 실리콘질화막(35)를 순차적으로 형성하고, 게이트 마스크를 이용하여 각 웰(20)(22) 중간 부위, 즉 각 소자 영역의 중앙부에 위치한 실리콘질화막(35)을 제1 폴리실리콘층(42)이 노출되도록 식각하여 도 3 과 같이 개구부를 형성한다.
다음, 상기 결과물 상부로 부터 실리콘질화막(35)의 개구부를 통하여 각 웰(20)(22)의 표면 근방에 채널 이온(Boron)을 주입한 다음, 도 4와 같이 기판(10)의 상부 전면에 LTO를 형성한 후 이를 선택적으로 식각하여 실리콘질화막(35)의 측벽에 LTO 스페이서(48)를 형성한다.
다음 도 5와 같이, 상기 결과물 상부에 n+ 폴리실리콘을 7000∼10000Å 두께로 침적하고 에치-백 방법으로 식각하여 상기 실리콘질화막(35) 상부의 폴리실리콘을 제거함과 동시에 개구부 상단의 LTO 스페이서(48)가 노출되도록 과도 식각하여 개구부 내에 제2 폴리실리콘층(44)을 형성하고, 그 상부에 살리사이드(46)를 채워 넣어 게이트 폴리(40)를 형성한다.
이 공정에서 소자의 채널이 형성될 곳에만 보론(Boron) 이온을 주입하므로, 채널 이온이 다음 공정에서 형성할 소스/드레인 영역의 LDD 영역에 주입되어서 발생하게 되는 전자 이동도의 감소 현상이 발생하지 않게 되는 것이다.
다음 도 6과 같이, 상기 실리콘질화막(35)을 완전히 제거한 다음, 그 결과물 상부에 포토레지스트를 도포한 후 이를 노광 및 현상하여 피모스 소자 영역 상부, 즉 n웰(22)의 상부에만 도포되도록 포토레지스트(60) 패턴을 형성하고, 이를 마스크로 사용하여 기판(10) 상부로부터 p웰(20)의 표면 근방에 n+ 불순물을 주입한다. 그리고 도 7과 같이, LTO 스페이서(48)를 제거한 후 같은 방법으로 n- 불순물을 주입하여 LDD를 갖는 소스/드레인 영역(50)(50a)을 형성한다.
이때 LDD의 폭은 상기 LTO 스페이서(48)의 폭에 의해 조절되며, 한번의 사진 및 현상 공정으로 엔모스 영역에 고농도 및 저농도의 n형 불순물을 이온 주입하여 LDD를 포함하는 소스/드레인 영역(50)(50a)을 형성할 수 있으므로, 공정을 단순화 할 수 있다.
다음 상기 포토레지스트(50)을 제거한 후, 도 8 및 도 9 에 도시된 바와 같이 엔모스 소자 영역에 소스/드레인 영역(50)(50a)을 형성하는 방법과 같은 방법을 사용하여 피모스 소자 영역에 소스/드레인 영역(52)(52a)을 형성한다. 여기서 도면 부호 62는 포토레지스트이다.
p+ 및 p- 불순물 이온 주입시 살리사이드층(46)이 마스크 역할을 하게 되어 게이트 폴리(40) 즉, 제2 폴리실리콘층(44) 및 그 하부의 제1 폴리실리콘층(42)에는 이온이 주입되지 않는다.
다음 도 10 에 도시된 바와 같이, 포토레지스트(62)를 제거한 후 그 결과물 상에 LTO를 침적하고 등방성 식각하여 게이트 폴리(40) 즉, 제2 폴리실리콘층(44)와 살리사이드층(46)의 측벽에 LTO 스페이서(48a)를 형성한다. 이때 LTO를 과도 식각하여 기판(10) 상의 제1 폴리실리콘층(42)을 제거한다.
다음 상기 결과물 상에 절연막(70)을 침적하고 소스 영역, 드레인 영역 및 게이트 폴리에 연결되는 전극(80)(80a)(82)(82a)을 형성하면, 도 2에 도시된 바와 같은 씨모스 반도체 소자가 제조된다.
이와 같은 공정에 의해 제조된 씨모스 반도체 장치는 LTO를 침적하고 이를 식각하여 게이트 폴리(40)에 LTO 스페이서(48a)를 형성하는 공정에서 게이트 폴리(40) 측벽에 남아 있는 스페이서(48a)가 마스크 역할을 하여 스페이서(48a) 하부의 제1 폴리실리콘층(42)이 식각되지 않고 남게 되어 결국, LDD 영역 상부가 제1 폴리실리콘(42)층에 의해 덮여 있는 구조가 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 LDD를 갖는 소스/드레인 영역을 한 번의 사진 및 현상 공정에 의해 형성할 수 있으므로 제조 공정이 간단하고, 게이트 폴리의 제1 폴리실리콘층이 LDD 영역을 덮도록 형성하여 핫-캐리어 효과에 대한 내성을 강화시킨 효과가 있다.
Claims (2)
- 필드 산화막으로 구분된 소자 영역 상에 게이트 전극에 연결되는 게이트 폴리를 형성함에 있어서, 소스/드레인 영역의 LDD 영역이 덮어지도록 게이트 폴리의 제1 폴리실리콘층을 형성하여 핫-캐리어 효과 감소시킨 것을 특징으로 하는 씨모스(CMOS) 반도체 장치.
- 반도체 기판의 표면 근방에 제1 및 제2 전도형의 웰을 각각 형성한 후 그 위에 소자분리 산화막을 형성하고, 상기 소자분리 산화막에 의해 구분된 소자 영역 상에 게이트 산화막을 형성하는 단계; 상기 결과물 상부 전면에 제1 전도형 불순물이 고농도로 도핑된 제1 폴리실리콘층과 실리콘질화막을 순차적으로 형성하는 단계; 상기 실리콘질화막의 게이트 폴리 형성 영역 부분을 제1 폴리실리콘층이 노출되도록 식각하여 제거하는 단계; 상기 실리콘질화막의 개구부 측벽에 LTO(저온증착산화막) 스페이서를 형성하는 단계; 상기 실리콘질화막의 개구부가 채워지도록 제1 전도형 불순물이 고농도로 도핑된 제2 폴리실리콘층과 살리사이드층을 순차적으로 적층하여 게이트 폴리를 형성하는 단계; 상기 실리콘질화막을 제거한 후 웰에 주입된 불순물과 다른 전도형의 불순물을 기판 상부로 부터 소자 영역의 웰내에 고농도로 주입하고, 상기 LTO 스페이서를 제거한 다음 다시 같은 전도형의 불순물을 저농도로 주입하여 LDD를 갖는 소스/드레인 영역을 형성하는 단계; 상기 결과물 상에 LTO를 침적한 후 이를 등방성 식각하여 제2 폴리실리콘층과 살리사이드 측벽에 스페이서를 형성하고 동시에 LTO를 과도 식각하여 하부의 제1 폴리실리콘층을 제거하는 단계; 및 상기 결과물 상에 절연막을 침적한 후 각 전극을 형성하는 단계가 구비된 씨모스(CMOS) 반도체 장치의 제조 방법.
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1996
- 1996-09-03 KR KR1019960038051A patent/KR100206130B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100676194B1 (ko) * | 2000-03-30 | 2007-01-30 | 삼성전자주식회사 | 씨모스(ｃｍｏｓ) 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100206130B1 (ko) | 1999-07-01 |
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