KR19980014893A - PC (PC) video signal converter - Google Patents

Abstract

PC 영상신호 변환장치는 PC 영상신호를 NTSC 및 PAL 콤포지트 비디오로 재생하기 위해 제공된다.The PC video signal converter is provided for reproducing PC video signals in NTSC and PAL composite video.

종래기술에 따른 PC 영상신호 변환장치는 VGA 카드 메이커마다 샘플링 클럭의 주파수 변화가 발생되어 엔코딩할 경우 TV화면이 칼라로 디스플레이되는 것이 아니라 흑백으로 보이게 되는 문제점이 발생된다.The PC video signal converter according to the related art has a problem that when the frequency of the sampling clock is changed for each VGA card maker, the TV screen is displayed in black and white instead of being displayed in color.

PC 영상신호 변환장치는 VGA 카드와, PLL과, A/D 변환부와, PLL에서 출력된 시스템 클럭을 이용하여 A/D 변환부에서 변환된 디지탈 RGB신호를 TV 타이밍의 스캔 레이트로 변환출력하는 스캔 레이트 변환부와, 스캔 레이트 변환부에서 출력된 RGB 데이타를 동기신호로 PLL에서 발생한 시스템 클럭으로 디지탈 엔코딩하여 디지탈 콤포지트 신호와 휘도신호 및 칼라신호를 출력하는 디지탈 엔코더와, D/A 변환부로 구성되어 아날로그 RGB 데이타를 디지탈 처리하여 사용의 편리성과 화질이 개선되고, VGA 카드 메이커에 관계없이 항상 TV화면을 칼라로 볼 수 있는 이점이 있다.The PC video signal conversion apparatus converts and outputs the digital RGB signal converted by the A / D conversion unit to the scan rate of the TV timing using the VGA card, the PLL, the A / D conversion unit, and the system clock output from the PLL A digital encoder for digitally encoding the RGB data output from the scan rate conversion unit with a system clock generated in the PLL as a synchronization signal to output a digital composite signal, a luminance signal, and a color signal; and a D / A converter The analog RGB data is digitally processed to improve the usability and image quality, and the TV screen can be always viewed in color regardless of the VGA card maker.

Description

피씨(PC) 영상신호 변환장치PC (PC) video signal converter

본 발명은 PC 영상신호 변환장치에 관한 것으로 특히, PC 영상신호를 NTSC 및 PAL 콤포지트 비디오로 재생하기 위한 PC 영상신호 변환장치에 관한 것이다.The present invention relates to a PC video signal conversion apparatus, and more particularly, to a PC video signal conversion apparatus for reproducing a PC video signal in NTSC and PAL composite video.

일반적으로 PC 영상신호 변환장치는 640×480 해상도와 수직동기신호 주파수가 60Hz 및 50Hz를 갖는 PC 영상신호를 NTSC(National Television System Committee) 및 PAL(Phase Alternation by Line) 콤포지트 비디오로 재생하기 위해서 PC의 아날로그 RGB신호를 TV 타이밍으로 스캔레이트를 변환시켜 재생한다.In general, a PC video signal converter is required to reproduce a PC video signal having a resolution of 640 × 480 and a vertical synchronizing signal frequency of 60 Hz and 50 Hz as a National Television System Committee (NTSC) and a PAL (Phase Alternation by Line) The analog RGB signal is reproduced by converting the scan rate at the TV timing.

이하, 종래 기술에 따른 PC 영상신호 변환장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional PC video signal conversion apparatus will be described with reference to the accompanying drawings.

도 1은 종래기술에 따른 PC 영상신호 변환장치의 구성을 보여주기 위한 블록도로서, 640×480 해상도와 50Hz 및 60Hz의 수직동기신호(VSYNC)와 약 32Hz의 수평동기신호를 출력하는 VGA(Video Graphics Array) 카드(11)와, VGA 카드(11)에서 출력된 수평동기신호(HSYNC)를 입력받아 샘플링 클럭 및 라이트 클럭을 출력하는 제 1 PLL(12)과, VGA 카드(11)에서 출력된 수평동기신호를 입력받아 D/A(Digital/Analog)변환 클럭 및 리드 클럭을 출력하는 제 2 PLL(13)과, VGA 카드(11)의 아날로그 RGB신호를 디지탈신호로 변환출력하는 A/D 변환(ADC)부(14)와, 제 1, 2 PLL(12)(13)에서 출력된 라이트 클럭 및 리드 클럭을 이용하여 A/D 변환부(14)에서 변환된 디지탈 RGB신호를 TV 타이밍의 스캔 레이트로 변환출력하고, VGA 카드(11)에서 출력된 수평동기신호와 수직동기신호를 이용하여 복합동기신호를 출력하는 스캔 레이트 변환부(15)와, 제 2 PLL(13)에서 출력된 리드 클럭에 따라 스캔 레이트 변환부(15)에서 TV 타이밍으로 변환된 RGB데이타를 아날로그신호로 출력하는 D/A 변환(DAC)부(16)와, 변조클럭을 발생하는 3.58MHz발진부(17) 및 4.4336MHz발진부(18)와, 3.58MHz발진부(17) 및 4.4336MHz발진부(18)의 출력을 선택출력하는 MUX(19)와, MUX(19)에서 선택출력되는 변조클럭을 받아 D/A 변환부(16)에서 출력된 TV 타이밍의 아날로그 RGB신호와 복합동기신호로 NTSC 및 PAL 콤포지트 신호, 휘도신호, 칼라신호를 변환출력하는 아날로그 엔코더(20)로 구성된다.FIG. 1 is a block diagram showing a configuration of a conventional PC video signal conversion apparatus. Referring to FIG. 1, a VGA (Video A first PLL 12 for receiving a horizontal synchronization signal HSYNC output from the VGA card 11 and outputting a sampling clock and a write clock; A second PLL 13 for receiving a horizontal synchronizing signal and outputting a D / A (Digital / Analog) converted clock and a read clock, an A / D converter (not shown) for converting an analog RGB signal of the VGA card 11 into a digital signal, (ADC) unit 14 for converting the digital RGB signals converted by the A / D conversion unit 14 by using the write clock and read clock output from the first and second PLLs 12 and 13, And outputs a composite synchronizing signal by using the horizontal synchronizing signal and the vertical synchronizing signal outputted from the VGA card 11 A DAC unit (DAC) 15 for outputting the RGB data converted to the TV timing by the scan rate conversion unit 15 according to the read clock outputted from the second PLL 13 as an analog signal, A 3.58 MHz oscillation section 17 and a 4.4336 MHz oscillation section 18 for generating a modulation clock and a MUX 19 for selectively outputting outputs of the 3.58 MHz oscillation section 17 and the 4.4336 MHz oscillation section 18, A modulation clock that is selectively output from the MUX 19, and outputs an NTSC and PAL composite signal, a luminance signal, and a color signal using an analog RGB signal and a composite synchronizing signal of the TV timing output from the D / A converter 16, And an encoder 20.

이와같이 구성된 종래기술에 따른 PC 영상신호 변환장치의 VGA 카드(11)는 640×480 해상도와 50Hz 및 60Hz의 수직동기신호와 약 32kHz의 수평동기신호를 출력한다.The VGA card 11 of the conventional PC video signal converter thus configured outputs a vertical synchronous signal of 640 x 480 resolution, 50 Hz and 60 Hz, and a horizontal synchronous signal of about 32 kHz.

제 1 PLL(12)은 VGA 카드(11)의 수평동기신호를 입력받아 A/D 변환부(14)에 샘플링 클럭을 출력하고, 스캔 레이트 변환부(15)에 필요한 라이트 클럭을 출력한다.The first PLL 12 receives the horizontal synchronizing signal of the VGA card 11 and outputs a sampling clock to the A / D converter 14 and a necessary write clock to the scan rate converter 15.

또한 제 2 PLL(13)은 VGA 카드(11)의 수평동기신호를 입력받아 D/A 변환부(16)에 D/A변환 클럭을 출력하고, 스캔 레이트 변환부(15)에 필요한 리드 클럭을 출력한다.The second PLL 13 also receives a horizontal synchronizing signal of the VGA card 11 and outputs a D / A conversion clock to the D / A converter 16 and a read clock necessary for the scan rate converter 15 Output.

여기서 제 2 PLL(13)에서 발생한 클럭은 제 1 PLL(12)에서 발생한 클럭에 비해 1/2 주파수에 해당한다.Here, the clock generated by the second PLL 13 corresponds to a half frequency as compared with the clock generated by the first PLL 12.

그러면 제 1 PLL(12)에서 출력된 샘플링 클럭을 이용하여 A/D 변환부(14)는 VGA 카드(11)의 아날로그 RGB신호를 1클럭당 1픽셀로 A/D변환 출력하고, 스캔 레이트 변환부(15)는 A/D 변환부(14)에서 디지탈 변환된 RGB데이타(VGA_R, VGA_G, VGA_B)를 TV 타이밍의 스캔 레이트로 변환출력한다.Then, the A / D converter 14 A / D-converts the analog RGB signal of the VGA card 11 to 1 pixel per clock using the sampling clock output from the first PLL 12, Unit 15 converts the RGB data (VGA_R, VGA_G, VGA_B) digitally converted by the A / D conversion unit 14 to the scan rate of the TV timing.

여기서 스캔 레이트 변환부(15)는 제 1 PLL(12)에서 발생한 라이트 클럭으로 디지탈로 변환된 RGB데이타(VGA_R, VGA_G, VGA_B)를 저장시켜 놓고, 제 2 PLL(13)에서 발생한 리드 클럭으로 읽어냄으로서 스캔 레이트를 TV 타이밍인 1/2로 변환시키고 있다.Here, the scan rate converter 15 stores the RGB data (VGA_R, VGA_G, and VGA_B) converted into digital data by the write clock generated by the first PLL 12, reads the read data by the read clock generated by the second PLL 13 The scan rate is converted into 1/2 of the TV timing.

즉, VGA 카드(11)에서의 2개 프레임을 한쌍으로 해서 첫번째 프레임에서는 오드 라인만을 읽어내어 오드 필드를 구성 출력시켜주고, 두번째 프레임에서는 이븐 라인만을 읽어내어 이븐 필드로 구성 출력시켜 주어 1개의 프레임으로 출력시킨다.That is, the two fields of the VGA card 11 are paired, the odd line is read out in the first frame, and the odd field is configured and output. In the second frame, only the even line is read out, .

또한 스캔 레이트 변환부(15)는 수평동기신호와 수직동기신호를 이용해 아날로그 엔코더(20)에 필요한 복합동기신호를 발생시킨다.The scan rate conversion unit 15 generates a composite sync signal required for the analog encoder 20 using the horizontal sync signal and the vertical sync signal.

D/A 변환부(16)는 스캔 레이트 변환부(15)에서 출력한 TV 타이밍으로 변환된 RGB데이타(TV_R, TV_G, TV_B)를 아날로그로 변환시켜 TV 타이밍의 아날로그 RGB신호로 출력한다.The D / A conversion section 16 converts the RGB data (TV_R, TV_G, TV_B) converted into the TV timing outputted from the scan rate conversion section 15 into analog signals and outputs them as analog RGB signals of TV timing.

아날로그 엔코더(20)는 TV 타이밍 아날로그 RGB신호와 복합동기신호를 이용하여 NTSC 또는 PAL 콤포지트 신호로 변환출력한다.The analog encoder 20 converts and outputs the NTSC or PAL composite signal using the TV timing analog RGB signal and the composite sync signal.

즉, 아날로그 엔코더(20)는 NTSC 콤포지트 비디오 신호를 재생하기 위해서 MUX(19)의 선택을 통해 3.58MHz 발진부(17)에서 발생된 변조 클럭을 공급받고, PAL 콤포지트 신호를 재생하기 위해서는 MUX(19)의 선택을 통해 4.4336MHz 발진부(18)에서 발생된 변조클럭을 공급받아 아날로그 콤포지트 비디오 신호와 휘도신호 및 칼라신호를 출력한다.That is, the analog encoder 20 receives the modulated clock generated from the 3.58 MHz oscillation unit 17 through the selection of the MUX 19 to reproduce the NTSC composite video signal, and receives the modulated clock generated from the MUX 19 to reproduce the PAL composite signal. And outputs the analog composite video signal, the luminance signal, and the color signal.

여기서 A/D, D/A변환 및 아날로그 엔코딩을 통해 재생된 콤포지트 비디오는 색번짐 등 화질의 열화가 발생된다.Here, the composite video reproduced through A / D, D / A conversion and analog encoding deteriorates in image quality such as color cast.

종래기술에 따른 PC 영상신호 변환장치에서 PC 영상신호를 NTSC 또는 PAL 콤포지트 신호로 변환출력하는데 VGA 카드의 환경을 보면 동일한 해상도에서도 VGA 카드 메이커마다 수평동기신호 주기가 다소간의 차이가 발생한다.In the PC video signal converter according to the related art, a PC video signal is converted into an NTSC or PAL composite signal, and the VGA card environment shows a slight difference in the horizontal synchronizing signal cycle for each VGA card maker at the same resolution.

이에 따라 샘플링 클럭의 주파수 변화가 발생되어 엔코딩할 경우 콤포지트 신호에서는 바로 칼라 버스트의 주파수 편차발생 요인으로 작용하여 TV화면이 칼라로 디스플레이되는 것이 아니라 흑백으로 보이게 되는 문제점이 발생된다.Accordingly, when the frequency of the sampling clock is changed and encoded, the frequency of the color burst is directly generated in the composite signal, so that the TV screen is displayed in black and white instead of being displayed in color.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 VGA 카드마다 다소간의 차이가 있는 수직, 수평클럭(HSYNC, VSYNC)을 용이하게 검출하고, 이를 자동적으로 보정하여 일정한 부파수를 가지는 클럭을 출력하므로써 디스플레이 수행을 원할하게 하는 PC 영상신호 변환장치를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems, and it is an object of the present invention to easily detect vertical and horizontal clocks (HSYNC, VSYNC) of each VGA card and to automatically correct the vertical and horizontal clocks And to provide a PC video signal conversion apparatus which makes it possible to perform a display operation.

도 1은 종래기술에 따른 PC 영상신호 변환장치의 구성을 보여주기 위한 블록도1 is a block diagram showing a configuration of a conventional PC video signal conversion apparatus

도 2는 본 발명에 따른 PC 영상신호 변환장치의 구성을 보여주기 위한 블록도2 is a block diagram illustrating a configuration of a PC video signal conversion apparatus according to the present invention.

도 3은 도 2의 스캔 레이트 변환부의 구성을 상세하게 보여주는 블록도3 is a block diagram showing in detail the configuration of the scan rate conversion unit of FIG.

도 4는 도 2의 디지탈 엔코더의 구성을 상세하게 보여주는 블록도4 is a block diagram showing the configuration of the digital encoder of FIG. 2 in detail;

도 5a 내지 도 5t는 도 2의 각 블록에서 출력되는 동작 타이밍도Figs. 5A to 5T are diagrams showing operation timings

*도면의 주요부분에 대한 부호의 설명*Description of the Related Art [0002]

21 : VGA 카드22 : PLL21: VGA card 22: PLL

23 : A/D 변환부24 : 스캔 레이트 변환부23: A / D conversion unit 24: scan rate conversion unit

25 : 디지탈 엔코더26 : D/A 변환부25: Digital encoder 26: D / A conversion section

241 : 록 검출부242 : 해상도 검출부241: Lock detector 242: Resolution detector

243 : 라이트 제어신호 발생부244 : RGB 압축부243: a write control signal generation unit 244: an RGB compression unit

245 : TV 수직, 수평동기신호 발생부246 : 캘리브레이션 기준신호 발생부245: TV vertical and horizontal synchronizing signal generator 246: Calibration reference signal generator

247 : 리드 제어신호 발생부248 : 3라인 메모리247: Read control signal generator 248: 3-line memory

249 : 플리커 제거부251 : 칼라 공간변환부249: Flicker removal unit 251: Color space conversion unit

252 : LPF부253 : CSYNC 합성부252: LPF unit 253: CSYNC synthesis unit

254 : SYNC 합성부255 : 버스트 엔벨로프254: SYNC synthesizer 255: Burst envelope

256 : MUX부257 : 캘리브레이션 클럭 발진부256: MUX unit 257: Calibration clock oscillation unit

258 : 캘리브레이션 카운터259 : 캘리브레이션 롬258: Calibration Counter 259: Calibration ROM

260 : 레이쇼 카운터261 : SIN 롬260: RAY Counter 261: SIN ROM

262 : COS 롬263 : 디지탈 변조부262: COS ROM 263: Digital Modulation Unit

264 : 콤포지트 비디오 합성부264: Composite video compositing unit

본 발명에 따른 PC 영상신호 변환장치는 스캔 레이트 변환부에서 레프트, 라이트, 업, 다운 화면이동기능, 소정의 비율로의 화면언더스캔을 가능하게 하는 특징이 있다.The PC video signal conversion apparatus according to the present invention is characterized in that the scan rate conversion unit is capable of performing left, right, up, and down screen shift functions, and screen underscan at a predetermined ratio.

또한 디지탈 엔코더를 사용하여 PC의 아날로그 RGB신호를 변환하여 콤포지트 비디오가 출력될까지 모두 디지탈처리하고, 시스템 클럭이 일정하지 않더라도 일정한 주파수를 갖는 서브캐리어 발생으로 콤포지트 비디오를 재생시키는 특징이 있다.In addition, there is a feature that the analog RGB signal of the PC is converted using the digital encoder, and the composite video is all processed until the composite video is outputted, and the composite video is reproduced by the generation of the subcarrier having the constant frequency even if the system clock is not constant.

이하, 본 발명에 따른 PC 영상신호 변환장치를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, a PC video signal conversion apparatus according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 PC 영상신호 변환장치의 구성을 보여주기 위한 블록도이고, 도 3은 도 2의 스캔 레이트 변환부의 구성을 상세하게 보여주는 블록도이고, 도 4는 도 2의 디지탈 엔코더의 구성을 상세하게 보여주는 블록도로써, 640×480 해상도와 50Hz 및 60Hz의 수직동기신호(VSYNC)와 수평동기신호(HSYNC)를 출력하는 VGA(Video Graphics Array) 카드(21)와, VGA 카드(21)에서 출력된 수평동기신호(HSYNC)를 입력받아 샘플링 클럭 및 시스템 클럭을 발생하는 PLL(22)과, PLL(22)의 샘플링 클럭에 따라 VGA 카드(21)의 아날로그 RGB신호를 디지탈신호(VGA_R, VGA_G, VGA_B)로 변환출력하는 A/D 변환(ADC)부(23)와, PLL(22)에서 출력된 시스템 클럭을 이용하여 A/D 변환부(23)에서 변환된 디지탈 RGB신호를 TV 타이밍의 스캔 레이트로 변환출력하고, VGA 카드(21)에서 출력된 수평동기신호와 수직동기신호를 이용하여 레프트, 라이트, 업, 다운 화면이동 복합동기신호를 출력하고, 캘리브레이션 기준 펄스(Calibration Reference Pulse : CALB_4H)를 출력하는 스캔 레이트 변환부(24)와, 스캔 레이트 변환부(24)에서 출력된 RGB 데이타(TV_R, TV_G, TV_B)와 동기신호로 PLL(22)에서 발생한 시스템 클럭으로 디지탈 엔코딩을 하여 디지탈 콤포지트 신호와 휘도신호 및 칼라신호를 출력하는 디지탈 엔코더(25)와, 디지탈 엔코더(25)에서 출력된 디지탈 콤포지트 신호와 휘도신호 및 칼라신호를 아날로그 콤포지트 신호와 휘도신호 및 칼라신호로 변환출력하는 D/A 변환부(26)로 구성된다.FIG. 2 is a block diagram showing a configuration of a PC video signal conversion apparatus according to the present invention, FIG. 3 is a block diagram showing in detail the configuration of the scan rate conversion unit of FIG. 2, A VGA (Video Graphics Array) card 21 for outputting a vertical synchronizing signal (VSYNC) and a horizontal synchronizing signal (HSYNC) of 50 Hz and 60 Hz and a VGA A PLL 22 for receiving a horizontal synchronizing signal HSYNC output from the PLL 22 and generating a sampling clock and a system clock based on the sampling clock of the PLL 22, D converter 23 for converting the digital RGB signal converted by the A / D converter 23 into a digital signal by the system clock outputted from the PLL 22, And outputs the horizontal synchronizing signal output from the VGA card 21 and the vertical synchronizing signal A scan rate conversion unit 24 for outputting a calibration reference pulse (CALB_4H) and outputting a left, right, up, and down movement composite synchronous signal using the scan rate conversion unit 24, A digital encoder 25 for digitally encoding the output RGB data (TV_R, TV_G, TV_B) and a system clock generated by the PLL 22 as a synchronizing signal to output a digital composite signal, a luminance signal, and a color signal; And a D / A converter 26 for converting and outputting the digital composite signal, the luminance signal, and the color signal output from the analog / digital converter 25 into an analog composite signal, a luminance signal, and a color signal.

여기서 스캔 레이트 변환부(24)는 VGA 카드(21)에서 출력된 HSYNC을 기준신호로 하여 PLL(22)에서 출력된 시스템 클럭이 로킹(Locking)상태를 판단하여 록킹검출신호(LOCK_DET)를 출력하는 록검출부(241)와, VGA 카드(21)에서 출력된 HSYNC와 VSYNC로 해상도를 검출하는 해상도 검출부(242)와, 해상도 검출부(242)의 검출신호에 따라 VGA 카드(21)에서 출력된 HSYNC와 VSYNC를 이용하여 외부의 레프트, 라이트, 업, 다운, 언더스캔신호의 입력에 맞게 VGA_R, VGA_G, VGA_B 데이타를 라이트할 수 있도록 제어신호(WRN, WR_ADD)를 발생하는 라이트 제어신호 발생부(243)와, VGA_R, VGA_G, VGA_B 데이타를 외부의 언더스캔신호에 따라 일정한 압축비율로 선형 데시메이션(Decimation)하여 라이트 제어신호 발생부(243)의 제어신호(WRN)에 의해 출력하는 RGB 압축부(244)와, VGA 카드(21)에서 출력된 HSYNC와 라이트 제어신호 발생부(243)의 VGA 타이밍의 VSYNC(UpDn_VSYNC)를 이용하여 TV 타이밍 동기신호(TV_HSYNC, TV_VSYNC)를 출력하는 TV 수직, 수평동기신호 발생부(245)와, 록 검출부(241)의 록킹검출신호(LOCK_DET)와 해상도 검출부(242)의 검출신호에 따라 TV 수직, 수평동기신호 발생부(245)의 TV HSYNC 신호 4주기분의 신호(CALB_4H)를 발생시키는 캘리브레이션 기준신호 발생부(246)와, 외부의 언더스캔신호에 따라 TV 수직, 수평동기신호 발생부(245)의 TV 수직, 수평동기신호로 데이타 픽셀을 읽어내도록 리드 제어신호(RDN, RD_ADD)를 발생하는 리드 제어신호 발생부(247)와, 듀얼(Dual) 포트 램이나 투(Two)포트 램으로 이루어져 라이트 제어신호 발생부(243)의 라이트 제어신호에 의해 RGB 압축부(244)에서 출력되는 VGA_R, VGA_G, VGA_B 데이타를 3라인 저장하고, 리드 제어신호 발생부(247)의 제어신호에 의해 데이타를 읽어내는 3라인 메모리(248)와, 리드 제어신호 발생부(247)의 제어신호(RDN)에 의해 3라인 메모리(248)에서 출력되는 라인 RGB 데이타를 외부의 플리커(Flicker) 모드에 따라 플리커 제거를 수행하여 TV 타이밍의 RGB 데이타(TV_R, TV_G, TV_B)를 출력하는 플리커 제거부(249)로 구성된다.Here, the scan rate conversion unit 24 determines the locking state of the system clock output from the PLL 22 using the HSYNC output from the VGA card 21 as a reference signal, and outputs a locking detection signal LOCK_DET A resolution detector 242 for detecting the resolution of HSYNC and VSYNC output from the VGA card 21 and a HSYNC and HSYNC output from the VGA card 21 in accordance with the detection signal of the resolution detector 242, A write control signal generation unit 243 for generating control signals WRN and WR_ADD so that VGA_R, VGA_G and VGA_B data can be written in accordance with the inputs of external left, right, up, down and under scan signals using VSYNC, And an RGB compression unit 244 for outputting the VGA_R, VGA_G, and VGA_B data according to a control signal WRN of the write control signal generation unit 243 by linearly decimating the data at a constant compression ratio according to an external under scan signal, , The HSYNC output from the VGA card 21, A TV vertical and horizontal synchronizing signal generator 245 for outputting TV timing synchronization signals TV_HSYNC and TV_VSYNC using VSYNC (UpDn_VSYNC) of the VGA timing of the signal generator 243, A calibration reference signal generator 246 for generating a signal CALB_4H for four periods of the TV HSYNC signal of the TV vertical and horizontal synchronizing signal generator 245 according to the signal LOCK_DET and the detection signal of the resolution detector 242, A read control signal generator 247 for generating a read control signal RDN and RD_ADD to read data pixels in the TV vertical and horizontal sync signals of the TV vertical and horizontal sync signal generator 245 according to an external under scan signal, VGA_G, and VGA_B data output from the RGB compression unit 244 by the write control signal of the write control signal generation unit 243 to three lines (two lines) And by the control signal of the read control signal generating section 247, The line RGB data output from the 3-line memory 248 by the control signal RDN of the read control signal generating unit 247 according to an external flicker mode And a flicker removing section 249 for performing flicker removal to output RGB data (TV_R, TV_G, TV_B) of TV timing.

또한, 디지탈 엔코더(25)는 스캔 레이트 변환부(24)에서 출력된 TV 타이밍의 RGB 데이타(TV_R, TV_G, TV_B)를 입력받아 NTSC 또는 PAL일 경우에 따라 칼라영역을 변환하여 휘도신호(Y)와 칼라신호(Q/U, I/V)를 출력하는 칼라공간 변환부(251)와, 3개의 LPF(Low Pass Filter)로 이루어져 칼라공간 변환부(251)에서 출력된 휘도신호(Y)와 칼라신호(Q/U, I/V)가 각 LPF로 입력되어 고주파 성분을 제거하는 필터부(252)와, 스캔 레이트 변환부(24)에서 출력된 TV 타이밍의 동기신호(TV_HSYNC, TV_VSYNC)로 복합동기신호(CSYNC)를 출력하는 CSYNC 발생부(252)와, 필터부(252)에서 필터링된 Y신호와 CSYNC 발생부(252)에서 출력된 CSYNC신호를 합성하여 디지탈 휘도신호를 출력하는 SYNC 합성부(254)와, 스캔 레이트 변환부(24)에서 출력된 TV 타이밍의 동기신호(TV_HSYNC, TV_VSYNC)를 이용하여 버스트 엔벨로프(Burst Envelope) 데이타를 출력하는 버스트 엔벨로프 발생부(255)와, 제 1, 2 MUX(Multiplexing)로 이루어져 버스트 엔벨로프 발생부(255)의 제어신호에 따라 각 MUX로 입력된 필터부(252)의 칼라신호(Q/U, I/V)나 버스트 엔벨로프 발생부(255)에서 출력된 버스트 엔벨로프 데이타를 선택출력하는 선택부(256)와, 캘리브레이션 클럭(Calibration Clock)을 발생하여 출력하는 캘리브레이션 클럭 발진부(257)와, 스캔 레이트 변환부(24)의 TV HSYNC신호 4주기분의 신호(CALB_4H)를 캘리브레이션 클럭 발진부(257)의 캘리브레이션 클럭으로 카운트하는 캘리브레이션 카운터(258)와, 캘리브레이션 카운터(258)의 출력값을 어드레스로 이용하여 저장된 변수값을 출력하는 캘리브레이션 롬(259)과, 캘리브레이션 롬(259)에서 출력된 카운트 변수값을 이용하여 서브캐리어 재생용 어드레스를 출력하는 레이쇼(Ratio) 카운터(260)와, 사인(Sine : SIN)과 코사인(Cosine : COS) 한 주기의 1/4만을 샘플값으로 저장하고 있어 레이쇼(Ratio) 카운터(260)의 어드레스 조정에 의해 한 주기의 사인과 코사인의 서브캐리어를 발생시키는 SIN 롬(261)과 COS 롬(262)과, 선택부(256)에서 출력된 신호를 SIN 롬(261)과 COS 롬(262)에서 출력하는 사인, 코사인 서브캐리어에 의해 디지탈 변조하여 디지탈 칼라신호를 출력하는 디지탈 변조부(263)와, SYNC 합성부(254)에서 출력하는 디지탈 휘도신호와 디지탈 변조부(263)에서 출력하는 디지탈 칼라신호를 합성하여 디지탈 콤포지트 신호를 출력하는 콤포지트 비디오 합성부(264)로 구성된다.The digital encoder 25 receives the RGB data (TV_R, TV_G, TV_B) of the TV timing outputted from the scan rate conversion section 24 and converts the color area in the case of NTSC or PAL to generate the luminance signal Y, A color space converter 251 for outputting the color signals Q / U and I / V and a luminance signal Y output from the color space converter 251 and composed of three low pass filters (LPFs) A filter unit 252 for inputting the color signals Q / U and I / V to the respective LPFs to remove high frequency components and a comparator 252 for converting the TV signals of the TV timing into the synchronous signals TV_HSYNC and TV_VSYNC output from the scan rate conversion unit 24 A SYYNC synthesis unit 252 for synthesizing the YY signal filtered by the filter unit 252 and the CSYNC signal output from the CSYNC generation unit 252 to output a digital luminance signal, And a sync signal (TV_HSYNC, TV_VSYNC) of the TV timing outputted from the scan rate conversion unit 24 to generate a burst envelope, (MUX) 252 of the filter unit 252, which is composed of first and second MUXs and is input to each MUX according to a control signal of the burst envelope generator 255. The burst envelope generator 255 outputs the color signals Q A selector 256 for selectively outputting the burst envelope data output from the burst envelope generator 255 or a calibration clock generator 257 for generating and outputting a calibration clock, A calibration counter 258 for counting the signal CALB_4H for four periods of the TV HSYNC signal of the scan rate converter 24 by the calibration clock of the calibration clock oscillator 257 and an output value of the calibration counter 258 as an address A calibration ROM 259 for outputting a stored variable value by using the count variable value outputted from the calibration ROM 259, and a ratio (Ratio) for outputting a subcarrier reproduction address using the count variable value outputted from the calibration ROM 259, Only a 1/4 of a period of one cycle of a sine (SIN) and a cosine (COS) is stored as a sample value and an address of a ratio counter 260 is stored A SINROM 261 and a COSROM 262 for generating subcarriers of a cosine and a cosine and a sine cosine subcarrier 262 for outputting a signal output from the selector 256 in the SINROM 261 and the COSROM 262. [ A digital modulator 263 for digitally modulating the digital composite signal output from the SYNC synthesizer 254 and a digital color signal output from the digital modulator 263 to output a digital composite signal, And a composite video synthesizer 264 for outputting the synthesized video data.

상기와 같이 구성된 본 발명에 따른 PC 영상신호 변환장치의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.The operation of the PC video signal converter according to the present invention will now be described with reference to the accompanying drawings.

VGA 카드(21)는 640×480 해상도와 50Hz 및 60Hz의 수직동기신호와 약 32kHz의 수평동기신호를 출력한다.The VGA card 21 outputs a 640x480 resolution, a vertical synchronizing signal of 50 Hz and 60 Hz, and a horizontal synchronizing signal of about 32 kHz.

PLL(22)은 VGA 카드(21)의 수평동기신호를 입력받아 A/D 변환부(23)에 샘플링 클럭을 출력하고, 스캔 레이트 변환부(24)에 필요한 시스템 클럭을 출력한다.The PLL 22 receives the horizontal synchronizing signal of the VGA card 21 and outputs the sampling clock to the A / D converter 23 and the system clock necessary for the scan rate converter 24.

그러면 A/D 변환부(23)는 PLL(22)에서 출력된 샘플링 클럭을 이용하여 VGA 카드(21)의 아날로그 RGB신호를 1클럭당 1픽셀로 A/D변환 출력하고, 스캔 레이트 변환부(24)는 A/D 변환부(23)에서 디지탈 변환된 RGB데이타(VGA_R, VGA_G, VGA_B)를 TV 타이밍의 스캔 레이트로 변환출력한다.The A / D converter 23 A / D converts the analog RGB signal of the VGA card 21 to 1 pixel per clock using the sampling clock output from the PLL 22, 24 converts the RGB data (VGA_R, VGA_G, VGA_B) digitally converted by the A / D converter 23 to the scan rate of the TV timing.

또한, 스캔 레이트 변환부(24)는 HSYNC와 VSYNC신호를 이용하여 외부로부터의 레프트, 라이트, 업, 다운 화면이동신호에 따라 레프트, 라이트, 업, 다음 화면이동기능을 수행하며, 언더스캔 인에이블시에는 화면을 수평방향으로 소정의 비율로 축소시켜 준다.The scan rate conversion unit 24 performs left, right, up, and next screen shift functions according to left, right, up, and down screen shift signals from the outside using HSYNC and VSYNC signals, The screen is reduced in a horizontal direction at a predetermined ratio.

이와 같은 동작을 하는 스캔 레이트 변환부(24)를 더욱 상세하게 설명하면 스캔 레이트 변환부(24)의 록 검출부(241)는 VGA 카드(21)에서 출력된 HSYNC(도 5(a))를 기준신호로 이용하여 PLL(22)이 록킹상태인지 언록킹상태인지를 판단한다.5 (a)) outputted from the VGA card 21 is referred to as a reference (FIG. 5 (a)) outputted from the scan rate converter 24, the scan rate converter 24 of the scan rate converter 24, Signal to determine whether the PLL 22 is in the locked state or the unlocked state.

PLL(22)이 록킹상태이면 HSYNC 한 주기동안 들어가는 클럭의 갯수가 항상 일정하므로 HSYNC 주기단위로 록킹상태를 판단하여 록검출신호(LOCK _DET)(도 5(c))를 출력한다.When the PLL 22 is in the locked state, the number of clocks inputted during one cycle of the HSYNC is always constant. Therefore, the PLL 22 determines the locking state in units of HSYNC and outputs the lock detection signal LOCK_DET (FIG. 5 (c)).

해상도 검출부(242)는 여러가지 해상도를 출력하는 VGA 카드(21)에서 출력된 VSYNC(도 5(b)) 한 주기동안 들어가는 HSYNC의 갯수를 카운트하여 카운트한 결과값이 525(NTSC) 내지 625(PAL)이면 640×480, 50Hz 및 60Hz의 해상도로 판단하여 결과값(RES_DET)(도 5(d))을 출력한다.The resolution detector 242 counts the number of HSYNCs input during a period of VSYNC (FIG. 5 (b)) output from the VGA card 21 that outputs various resolutions, and the result is 525 (NTSC) to 625 ), It is determined that the resolution is 640 x 480, 50 Hz, and 60 Hz, and the result value RES_DET (Fig. 5 (d)) is output.

라이트 제어신호 발생부(243)는 VGA 카드(21)에서 출력된 HSYNC 한 주기에서 기준 엑티브 비디오 시간동안 640 픽셀의 VGA_R, VGA_G, VGA_B를 3라인 메모리(248)에 라이트할 수 있도록 라이트 인에이블신호(WRN)(도 5(f))와 라이트 어드레스신호(WR_ADD)(g)를 출력한다.The write control signal generator 243 generates a write enable signal VGA_R, VGA_G, and VGA_B of 640 pixels in the 3-line memory 248 during the reference active video time in one cycle of HSYNC output from the VGA card 21, (WRN) (Fig. 5 (f)) and a write address signal WR_ADD (g).

라이트 제어신호 발생부(243)에 언더스캔신호가 인에이블시에는 소정의 압축비율에 해당하는 픽셀수만큼만 라이트할 수 있도록 라이트 인에이블신호와 라이트 어드레스신호를 출력한다.And outputs a write enable signal and a write address signal so that the write control signal generator 243 can write only the number of pixels corresponding to a predetermined compression ratio when the under scan signal is enabled.

또한 라이트 제어신호 발생부(243)는 해상도 검출부(242)의 검출결과 해상도가 화면의 이동이 가능한 640×480 일 때 레프트이동신호(도 5(i))가 인에이블시에는 기준 엑티브 비디오 타임보다 늦게 3라인 메모리(248)에 라이트 해준다.5 (i)) is enabled when the resolution of the detection result of the resolution detector 242 is 640 x 480, which allows the screen to be moved, to be larger than the reference active video time And writes it to the 3-line memory 248 later.

그리고 라이트이동신호(도 5(j))가 인에이블시에는 기준 엑티브 비디오 타임보다 빨리 3라인 메모리(248)에 라이트 해준다.When the light movement signal (Fig. 5 (j)) is enabled, it writes to the 3-line memory 248 earlier than the reference active video time.

또한, 업이동신호(도 5(k))가 인에이블시에는 VSYNC의 엑티브시점을 기준으로 소정의 정해진 이동라인수만큼 늦게 출현하는 HSYNC 라인부터 3라인 메모리(248)에 라이트 해준다.When the up movement signal (FIG. 5 (k)) is enabled, the HSYNC line is written into the 3-line memory 248 starting from the HSYNC line appearing later by the predetermined number of movement lines based on the active time of VSYNC.

그리고 다운이동신호(도 5(l))가 인에이블시에는 VSYNC의 엑티브 시점을 기준으로 소정의 정해진 이동 라인만큼 빨리 출현하는 HSYNC 라인부터 3라인 메모리(248)에 라이트해준다.When the down movement signal (FIG. 5 (1)) is enabled, the 3-line memory 248 writes from the HSYNC line appearing as early as the predetermined movement line based on the active time of VSYNC.

이런 화면 업, 다운 이동이 이루어지지 않을 때는 VSYNC가 그대로 출력되고, 화면 업, 다운 이동이 이루어지면 VSYNC에 비해 우측 또는 좌측으로 이동된 제어신호(UpDn_VSYNC)(도 5(m))가 출력된다.When the up and down movement is not performed, the VSYNC is outputted as it is. When the up and down movement is performed, the control signal UpDn_VSYNC (Fig. 5 (m)) shifted to the right or left compared with VSYNC is outputted.

RGB 압축부(244)는 언더스캔신호 디스에이블시 입력되는 HSYNC한 주기당 640픽셀의 VGA_R, VGA_G, VGA_B 데이타(도 5(e)) 3라인 메모리(248)에 라이트할 수 있도록 그대로 통과시켜 준다.The RGB compression unit 244 passes the VGA_R, VGA_G, and VGA_B data (FIG. 5 (e)) 3 line memory 248 of 640 pixels per cycle of the HSYNC input when the underscan signal is disabled .

한편, 언더스캔신호 인에이블시에는 소정의 정해진 압축비율로 선형 데시메이션(Linear decimation)하여 라이트 제어신호 발생부(243)의 WRN신호에 따라 VGA_R, VGA_G, VGA_B를 3라인 메모리(248)에 출력한다.On the other hand, when the under scan signal is enabled, linear decimation is performed at a predetermined compression ratio to output VGA_R, VGA_G, and VGA_B to the 3-line memory 248 in accordance with the WRN signal of the write control signal generation unit 243 do.

3라인 메모리(248)는 기준라인과 기준라인의 전라인과 기준라인의 다음라인의 640픽셀 VGA_R, VGA_G, VGA_B 데이타를 저장할 수 있는 메모리로 라이트와 리드가 동시에 수행될 수 있는 듀얼 포트 램이나 투 포트 램이다.The 3-line memory 248 is a memory capable of storing 640-pixel VGA_R, VGA_G, and VGA_B data of the reference line and the reference line and the next line of the reference line. It is a dual- It is port ram.

TV 수직, 수평동기신호 발생부(245)는 VGA 타이밍의 UpDn_VSYNC신호를 그대로 TV 타이밍 신호인 TV_VSYNC(도 5(o))로 출력하고, VGA 카드(21)에서 출력된 HSYNC는 2분주하여 TV 타이밍 신호인 TV_HSYNC(도 5(n))를 출력한다.The TV vertical and horizontal synchronizing signal generating unit 245 outputs the UpDn_VSYNC signal of the VGA timing as it is to the TV_VSYNC (Fig. 5 (o)) which is the TV timing signal, and the HSYNC outputted from the VGA card 21, (Fig. 5 (n)) which is a signal which is a signal to be output.

리드 제어신호 발생부(247)는 TV_VSYNC와 TV_HSYNC신호로 NTSC 및 PAL규격에서 정해진 TV_HSYNC의 엑티브 비디오 타임동안 3라인 메모리(248)에 저장된 3라인 RGB데이타를 시스템 클럭의 2클럭당 한개의 픽셀레이트로 TV_HSYNC 한주기당 640픽셀을 읽어낼 수 있도록 리도 인에이블 신호(RDN)(도 5(p))와 리드 어드레스 신호(RD_ADD)(도 5(q))를 출력한다.The read control signal generating unit 247 generates the 3-line RGB data stored in the 3-line memory 248 during the active video time of the TV_HSYNC specified in the NTSC and PAL standards with the TV_VSYNC and TV_HSYNC signals at one pixel rate per two clocks of the system clock The lead enable signal RDN (Fig. 5 (p)) and the lead address signal RD_ADD (Fig. 5 (q)) are output so that 640 pixels can be read per TV_HSYNC.

이때, 언더스캔신호가 인에이블이면 리드 제어신호 발생부(247)는 TV_HSYNC의 한주기당 소정의 비율로 압축된 데이타 픽셀만을 읽어낼 수 있도록 리드 인에이블 신호(RDN)와 리드 어드레스 신호(RD_ADD)를 출력한다.At this time, if the under scan signal is enabled, the read control signal generator 247 outputs the read enable signal RDN and the read address signal RD_ADD so that only the data pixel compressed at a predetermined ratio per TV_HSYNC can be read out Output.

리드 제어신호 발생부(247)의 RDN신호가 인에이블인 동안 3라인 메모리(248)의 3라인의 RGB데이타는 출력되고, 이 출력된 RGB데이타는 플리커 제거부(244)에 입력된다.While the RDN signal of the read control signal generator 247 is enabled, the RGB data of three lines of the three line memory 248 are outputted, and the RGB data outputted is input to the flicker removing unit 244. [

플리커 제거부(244)는 외부의 플리커 모드에 따라 입력된 3라인 RGB데이타를 각 R, G, B데이타끼리 정해진 혼합비율로 연상하여 플리커 제거후 출력하거나 플리커 제거하지 않고 기준라인 RGB데이타만을 출력하여 TV 타이밍의 RGB데이타인 TV_R, TV_G, TV_B(도 5(s))를 출력한다.The flicker removing section 244 removes the flicker after outputting the three-line RGB data input according to the external flicker mode at a predetermined blending ratio between the R, G, and B data, or outputs only the reference line RGB data without removing the flicker And outputs RGB data TV_R, TV_G, TV_B (Fig. 5 (s)) of the TV timing.

또한, 록 검출부(241)의 LOCK _DET가 인에이블인 상태에서 해상도 검출부(242)의 RES_DET가 640×480 해상도일 때 캘리브레이션 기준신호 발생부(245)는 TV_HSYNC신호 4주기 분의 캘리브레이션 기준 펄스(CALB_4H)(도 5(t))를 출력한다.When the LOCK_DET of the lock detector 241 is enabled and the RES_DET of the resolution detector 242 is 640x480 resolution, the calibration reference signal generator 245 generates a calibration reference pulse CALB_4H for four cycles of the TV_HSYNC signal (Fig. 5 (t)).

출력된 TV_R, TV_G, TV_B는 디지탈 엔코더(25)의 칼라공간 변환부(251)에 입력되어 NTSC일 때는 YOQ신호로 PAL일 때는 YUV신호로 칼라영역을 변환시킨다.The output TV_R, TV_G, and TV_B are input to the color space conversion unit 251 of the digital encoder 25, and when the NTSC and PAL are the YOQ and YUV signals, the color space is converted.

변환된 YIQ나 YUV 신호는 LPF부(252)에서 고주파성분이 제거되고, CSYNC 발생부(253)는 TV 수직, 수평동기신호 발생부(245)에서 출력된 TV_VSYNC와 TV_HSYNC를 이용해 CSYNC신호를 발생한다.The converted YIQ or YUV signal is removed from the LPF unit 252 and the CSYNC generator 253 generates a CSYNC signal using TV_VSYNC and TV_HSYNC output from the TV vertical and horizontal synchronization signal generator 245 .

SYNC 합성부(254)는 CSYNC 발생부(253)에서 출력된 CSYNC신호와 LPF부(252)에서 출력된 Y신호를 합성시켜 디지탈 휘도신호(L)을 발생시킨다.The SYNC synthesizer 254 synthesizes the CSYNC signal output from the CSYNC generator 253 and the Y signal output from the LPF 252 to generate a digital luminance signal L.

MUX부(256)는 LPF부(252)에서 출력된 I, Q 또는 U, V 신호와 버스트 엔벨로프 발생부(255)에서 출력된 엔벨로프 데이타를 합성하여 디지탈 변조부(263)에 출력한다.The MUX unit 256 combines the I, Q, or U, V signals output from the LPF unit 252 and the envelope data output from the burst envelope generator 255 and outputs them to the digital modulator 263.

캘리브레이션 카운터(258)는 캘리브레이션 기준신호 발생부(246)에서 출력된 캘리브레이션 기준 펄스(CALB_4H)가 엑티브할 때 캘리브레이션 클럭 발진부(257)의 클럭을 이용하여 그 주기를 카운터하고, 이 결과값을 캘리브레이션 롬(259)의 어드레스로서 출력한다.The calibration counter 258 counts the period using the clock of the calibration clock oscillator 257 when the calibration reference pulse CALB_4H output from the calibration reference signal generator 246 is active, (259).

여기서 캘리브레이션 기준 펄스(CALB_4H)는 PLL(22)에서 록킹된 시스템 클럭보다 2배 이상 높은 주파수를 갖는다.Here, the calibration reference pulse CALB_4H has a frequency twice as high as that of the system clock locked in the PLL 22.

캘리브레이션 롬(259)에는 레이쇼 카운터(260)의 카운트 변수값이 저장되어 있으며, 이 변수값은 캘리브레이션 카운터(258)의 카운트 결과값과 일대일 대응된다.The calibration ROM 259 stores a count variable value of the ratio counter 260. The variable value corresponds one to one to the count result of the calibration counter 258. [

즉, 캘리브레이션 기준신호 발생부(246)에서 출력된 캘리브레이션 기준 펄스(CALB_4H)는 VGA 카드 메이커마다 다소간의 차이가 있는 HSYNC주기를 반영하고 있으므로 캘리브레이션 카운터(258)의 카운트 결과값으로 TV_HSYNC 4주기동안 들어가는 서브캐리어의 갯수를 알 수 있고, 이 서브캐리어의 갯수로 PLL(22)에서 록킹된 시스템 클럭의 주파수를 알 수 있다.That is, since the calibration reference pulse CALB_4H output from the calibration reference signal generator 246 reflects the HSYNC cycle having a slightly different difference for each VGA card maker, the count value of the calibration counter 258, The number of subcarriers can be known, and the frequency of the system clock locked by the PLL 22 can be known by the number of subcarriers.

레이쇼 카운터(260)는 캘리브레이션 롬(259)에서 출력된 변수값을 이용해 록킹된 시스템 클럭으로 서브캐리어 재생용 어드레스를 출력한다.The layout counter 260 outputs the subcarrier reproduction address to the locked system clock using the variable value output from the calibration ROM 259. [

레이쇼 카운터(260)의 출력 어드레스 조정에 의해 사인과 코사인 한 주기의 1/4만을 샘플된 값으로 저장하고 있는 SIN 롬(261)과 COS 롬(262)이 완전한 한 주기의 사인과 코사인 서브캐리어를 재생한다.The SIN ROM 261 and the COS ROM 262, which store only one-quarter of the sine and cosine periods sampled as a result of the output address adjustment of the ratio counter 260, .

디지탈 변조부(263)는 SIN 롬(261)과 COS 롬(262)에서 출력된 사인과 코사인 서브캐리어를 이용해 MUX부(256)에서 출력된 버스트 엔벨로프가 삽입된 I, Q 또는 U, V 칼라신호를 디지탈 변조하여 디지탈 칼라신호를 출력한다.The digital modulator 263 modulates the I, Q, or U, V color signals into which the burst envelope output from the MUX unit 256 is inserted using the sine and cosine subcarriers output from the SINROM 261 and the COS ROM 262, And outputs a digital color signal.

즉, VGA 카드 메이커마다 다소간의 차이가 있는 HSYNC에 의해 PLL(22)에서 록킹된 시스템 클럭이 일정한 주파수가 아니더라고 캘리브레이션 기준신호 발생부(246)와 캘리브레이션 카운터(258) 및 캘리브레이션 롬(259)을 통해 록킹된 클럭 주파수를 찾아내고, 이에 해당하는 레이쇼 카운터(260)의 카운트 변수를 출력해줌과 동시에 레이쇼 카운터(260), SIN 롬(261), COS 롬(262)을 통해 항상 일정한 주파수를 갖는 사인과 코사인 서브캐리어를 발생시켜 디지탈 변조부(263)에 공급해주어 항상 칼라로 보일수 있는 디지탈 칼라신호를 얻을 수 있다.That is, the system clock locked by the PLL 22 is not a constant frequency due to the HSYNC having a slight difference between the VGA card makers, and the calibration reference signal generator 246, the calibration counter 258, and the calibration ROM 259 The SIN ROM 261, and the COS ROM 262 to output a count variable of the corresponding ratio counter 260. At the same time, And a cosine subcarrier is generated and supplied to the digital modulator 263 so that a digital color signal that can always be seen in color can be obtained.

비디오 합성부(264)는 SYNC 합성부(254)에서 출력된 디지탈 휘도신호와 디지탈 변조부(263)에서 출력된 디지탈 칼라신호를 합성하여 디지탈 콤포지트 신호를 출력한다.The video synthesis unit 264 synthesizes the digital luminance signal output from the SYNC synthesis unit 254 and the digital color signal output from the digital modulation unit 263 and outputs a digital composite signal.

이와같이 디지탈 엔코더(25)에서 출력한 디지탈 값의 콤포지트 신호와 칼라신호 및 휘도신호는 D/A 변환부(26)에서 PLL(22)에서 발생한 시스템 클럭으로 디지탈/아날로그변환되어 아날로그 콤포지트 신호와 칼라신호 및 휘도신호가 출력된다.The composite signal, the color signal, and the luminance signal of the digital value output from the digital encoder 25 are digitally / analog-converted by the system clock generated by the PLL 22 in the D / A converter 26, and the analog composite signal and the color signal And a luminance signal are output.

상기에서 살펴본 바와 같이 구성된 본 발명에 따른 PC 영상신호 변환장치의 스캔 레이트 변환부(24)는 프레임 메모리 또는 필드 메모리가 없으면서도 3라인 RGB데이타 저장용 메모리(248)만을 이용해 좌우, 상하 화면이동 및 영상압축기능을 갖으면서 PLL 록킹 주파수를 판단할 수 있는 캘리브레이션 기준 펄스를 출력함과 동시에 플리커를 제거한 TV 타이밍의 RGB데이타를 동기신호와 함께 출력한다.The scan rate conversion unit 24 of the PC video signal conversion apparatus according to the present invention configured as described above can perform the scan rate conversion of the left and right and up and down scrolling operations using only the 3-line RGB data storage memory 248 without the frame memory or the field memory, And outputs a calibration reference pulse capable of judging the PLL locking frequency while having an image compression function and simultaneously outputs RGB data of the TV timing at which the flicker is removed together with the synchronization signal.

그리고 디지탈 엔코더(25)는 스캔 레이트 변환부(24)에서 출력하는 캘리브레이션 기준 펄스를 이용하여 VGA 카드 메이커마다 편차가 있는 HSYNC의 주기로 인해 PLL에서 록킹된 시스템 클럭의 주파수가 일정하게 정해져 있지 않더라도 그 주파수를 찾아내고 그에 맞는 항상 일정한 주파수를 갖는 서브캐리어를 발생하여 변조시켜줌으로써 VGA 카드 메이커에 관계없이 항상 칼라로 보일 수 있는 콤포지트 신호와 칼라신호를 재생시킬 수 있다.Even if the frequency of the system clock locked in the PLL is not constant due to the period of the HSYNC having a deviation for each VGA card maker using the calibration reference pulse output from the scan rate converting unit 24, So that a composite signal and a color signal that can always be displayed in color can be reproduced regardless of the VGA card manufacturer by modulating a subcarrier having a constant frequency corresponding thereto.

본 발명의 PC 영상신호 변환장치는 PLL을 하나로 줄임과 동시에 스캔 레이트 변환부에 언더스캔기능과 화면 업, 다운기능을 추가하였고, 엔코딩 클럭으로 NTSC, PAL방식 모두 샘플링 클럭 하나만을 사용한다.In the PC video signal conversion apparatus of the present invention, the PLL is reduced to one, and the scan rate conversion unit adds an under scan function, a screen up and down function, and uses only one sampling clock in both the NTSC and PAL systems as the encoding clock.

또한 아날로그 RGB신호를 A/D 변환한 후 디지탈 처리함으로써 사용의 편리성과 화질이 개선되고, VGA 카드 메이커에 관계없이 항상 TV화면을 칼라로 볼 수 있는 이점이 있다.In addition, the analog RGB signal is A / D converted and then digitally processed to improve usability and image quality, and it is advantageous that the TV screen can be always viewed in color regardless of the VGA card maker.

Claims (7)

해상도와 수직동기신호와 수평동기신호 및 아날로그 RGB신호를 출력하는 VGA 카드와,A VGA card for outputting a resolution, a vertical synchronization signal, a horizontal synchronization signal, and an analog RGB signal, VGA 카드에서 출력된 수평동기신호를 입력받아 샘플링 클럭 및 시스템 클럭을 발생하는 PLL과,A PLL for receiving a horizontal synchronization signal output from the VGA card and generating a sampling clock and a system clock, PLL의 샘플링 클럭에 따라 VGA 카드의 아날로그 RGB신호를 디지탈신호로 변환출력하는 A/D 변환부와,An A / D converter for converting the analog RGB signal of the VGA card into a digital signal according to a sampling clock of the PLL, PLL에서 출력된 시스템 클럭을 이용하여 A/D 변환부에서 변환된 디지탈 RGB신호를 TV 타이밍의 스캔 레이트로 변환출력하는 스캔 레이트 변환부와,A scan rate converter for converting the digital RGB signal converted by the A / D converter to the scan rate of the TV timing using the system clock output from the PLL, 스캔 레이트 변환부에서 출력된 RGB 데이타를 동기신호로 PLL에서 발생한 시스템 클럭으로 디지탈 엔코딩하여 디지탈 콤포지트 신호와 휘도신호 및 칼라신호를 출력하는 디지탈 엔코더와,A digital encoder for digitally encoding the RGB data output from the scan rate conversion unit with a system clock generated in the PLL as a synchronizing signal to output a digital composite signal, a luminance signal, and a color signal; 디지탈 엔코더에서 출력된 디지탈 콤포지트 신호와 휘도신호 및 칼라신호를 아날로그 콤포지트 신호와 휘도신호 및 칼라신호로 변환출력하는 D/A 변환부로 구성됨을 특징으로 하는 PC 영상신호 변환장치.And a D / A converter for converting the digital composite signal, the luminance signal, and the color signal output from the digital encoder into an analog composite signal, a luminance signal, and a color signal, and outputting the analog composite signal, the luminance signal, and the color signal. 제 1 항에 있어서,The method according to claim 1, 스캔 레이트 변환부는 VGA 카드에서 출력된 수평동기신호를 기준신호로 하여 PLL에서 출력된 시스템 클럭이 로킹상태를 판단하는 록검출부와,The scan rate converter includes a lock detector for determining a locked state of the system clock output from the PLL using the horizontal sync signal output from the VGA card as a reference signal, VGA 카드에서 출력된 수평동기신호와 수직동기신호로 해상도를 검출하는 해상도 검출부와,A resolution detector for detecting a resolution of the VGA card using a horizontal synchronizing signal and a vertical synchronizing signal outputted from the VGA card, 해상도 검출부의 검출신호에 따라 VGA 카드에서 출력된 수평동기신호와 수직동기신호를 이용하여 VGA 카드의 RGB 데이타를 라이트할 수 있도록 제어신호를 발생하는 라이트 제어신호 발생부와,A write control signal generating unit for generating a control signal for writing RGB data of the VGA card using the horizontal synchronizing signal and the vertical synchronizing signal outputted from the VGA card according to the detection signal of the resolution detecting unit, VGA 카드의 RGB 데이타를 외부의 언더스캔신호에 따라 일정한 압축비율로 선형 데시메이션하여 라이트 제어신호 발생부의 제어신호에 의해 출력하는 RGB 압축부와,An RGB compression unit for linearly decimating the RGB data of the VGA card at a constant compression ratio according to an external under scan signal and outputting the decoded data by a control signal of the write control signal generation unit, VGA 카드에서 출력된 수평동기신호와 라이트 제어신호 발생부의 이동된 수직동기신호를 이용하여 TV 타이밍 동기신호를 출력하는 TV 수직, 수평동기신호 발생부와,A TV vertical and horizontal synchronizing signal generator for outputting a TV timing synchronizing signal using the horizontal synchronizing signal outputted from the VGA card and the vertical synchronizing signal moved by the light control signal generating unit, 록 검출부의 록킹검출신호와 해상도 검출부의 검출신호에 따라 TV 수직, 수평동기신호 발생부의 TV 수평동기신호 4주기분의 신호를 발생시키는 캘리브레이션 기준신호 발생부와,A calibration reference signal generating unit for generating signals for four periods of the TV horizontal synchronizing signal of the TV vertical and horizontal synchronizing signal generators in accordance with the locking detection signal of the lock detector and the detection signal of the resolution detector, 외부의 언더스캔신호에 따라 TV 수직, 수평동기신호 발생부의 TV 수직, 수평동기신호로 데이타 픽셀을 리드하기 위한 리드 제어신호를 발생하는 리드 제어신호 발생부와,A read control signal generating unit for generating a read control signal for reading data pixels in the TV vertical and horizontal sync signals of the TV vertical and horizontal sync signal generating units according to an external under scan signal, 라이트 제어신호 발생부의 라이트 제어신호에 의해 RGB 압축부에서 출력되는 VGA 카드의 RGB 데이타를 3라인 저장하고, 리드 제어신호 발생부의 제어신호에 의해 데이타를 출력하는 3라인 메모리와,A three-line memory for storing three lines of RGB data of the VGA card output from the RGB compression section by a write control signal of a write control signal generating section and outputting data by a control signal of the read control signal generating section, 리드 제어신호 발생부의 제어신호에 의해 3라인 메모리에서 출력되는 3라인 RGB 데이타를 외부의 플리커모드에 다라 플리커 제거를 수행하여 TV 타이밍의 RGB 데이타를 출력하는 플리커 제거부로 구성됨을 특징으로 하는 PC 영상신호 변환장치.And a flicker removing section for performing flicker removal of the 3-line RGB data output from the 3-line memory by an external flicker mode by a control signal of the read control signal generating section to output RGB data of the TV timing. Signal conversion device. 제 2 항에 있어서,3. The method of claim 2, 라이트 제어신호 발생부는 해상도 검출부의 검출신호에 따라 VGA 카드에서 출력된 수평동기신호와 수직동기신호를 이용하여 외부의 레프트, 라이트, 업, 다운, 언더스캔신호의 입력에 맞게 VGA 카드의 RGB 데이타를 라이트할 수 있도록 제어신호를 발생함을 특징으로 하는 PC 영상신호 변환장치.The write control signal generator uses the horizontal sync signal and the vertical sync signal output from the VGA card according to the detection signal of the resolution detector to read the RGB data of the VGA card according to the input of the external left, right, up, And generates a control signal so that the video signal can be written. 제 1 항에 있어서,The method according to claim 1, 디지탈 엔코더는 캘리브레이션 클럭을 발생하여 출력하는 캘리브레이션 클럭 발진부와,The digital encoder includes a calibration clock oscillation unit for generating and outputting a calibration clock, 스캔 레이트 변환부의 TV 수평동기신호 4주기분의 신호를 캘리브레이션 클럭 발진부의 캘리브레이션 클럭으로 카운트하는 캘리브레이션 카운터와,A calibration counter for counting signals of four periods of the TV horizontal synchronizing signal of the scan rate conversion section by the calibration clock of the calibration clock oscillation section, 캘리브레이션 카운터의 출력값을 어드레스로 이용하여 저장된 변수값을 출력하는 캘리브레이션 롬과,A calibration ROM for outputting a stored variable value by using an output value of the calibration counter as an address, 캘리브레이션 롬에서 출력된 카운트 변수값을 이용하여 서브캐리어 재생용 어드레스를 출력하는 레이쇼 카운터와,A layout counter for outputting an address for subcarrier reproduction using the count variable value output from the calibration ROM, 레이쇼 카운터의 어드레스 조정에 의해 한 주기의 사인과 코사인의 서브캐리어를 발생시키는 사인 롬과 코사인 롬과,A sine ROM and a cosine ROM for generating subcarriers of one cycle of sine and cosine by the address adjustment of the layout counter, TV규격의 서브캐리어를 SIN 롬과 COS 롬에서 출력하는 사인, 코사인 서브캐리어에 의해 디지탈 변조하여 디지탈 칼라신호를 출력하는 디지탈 변조부를 더 부가하여 구성됨을 특징으로 하는 PC 영상신호 변환장치.Further comprising a digital modulation unit for digitally modulating the subcarriers of the TV standard by sine and cosine subcarriers output from the SINROM and COS ROM and outputting the digital color signals. 수평동기신호, 수직동기신호 및 영상의 해상도를 출력하는 VGA 카드를 구비하고, 시스템 클럭에 의해 스캔 레이트를 변환하고, 디지탈 엔코더의 엔코딩을 수행하여 PC영상을 TV영상으로 변환하는 영상신호변환장치에 있어서,A VGA card for outputting a horizontal synchronizing signal, a vertical synchronizing signal, and a resolution of an image, a video signal converting apparatus for converting a scan rate by a system clock and performing encoding of a digital encoder to convert a PC image into a TV image As a result, 상기 수평동기신호에 시스템이 록킹되었을 때 해당 VGA 카드의 수평동기신호를 분주시킨 TV 수평동기신호를 입력으로 하여 변조용 서브캐리어의 주파수 보정을 위한 보정용 참조신호를 발생시키는 보정신호 발생부와,A correction signal generator for generating a correction reference signal for frequency correction of a modulation subcarrier by inputting a TV horizontal synchronization signal obtained by dividing a horizontal synchronization signal of the VGA card when the system is locked to the horizontal synchronization signal, 상기 보정신호의 주기를 카운트하기 위한 기준클럭을 발생시키는 기준클럭 발생부와,A reference clock generator for generating a reference clock for counting the period of the correction signal, 상기 보전신호 주기를 입력받아 기준클럭 발생부의 클럭으로 카운트하여 보정신호 주기내에 포함된 TV규격의 서브캐이러의 갯수를 판단하므로서 시스템 클럭의 주파수를 찾아내고, 디지탈 엔코더의 서브캐리어 발생 카운트의 변수값을 해당 시스템 클럭에 대응되는 값으로 조정함으로써, 디지탈 엔코더의 변조용 서브캐리어와 TV규격의 서브캐리어와의 주파수 편차를 보정하여 이들 서브캐리어 주파수를 일치시키는 디지탈 엔코더의 변조용 서브캐리어 주파수 보정수단을 더 포함하여 구성된 것을 특징으로 하는 PC 영상신호 변환장치.The frequency of the system clock is determined by counting the number of subcylers of the TV standard included in the correction signal period by counting the number of the maintenance signal periods as the clock of the reference clock generation unit, Carrier frequency correction means of the digital encoder for correcting the frequency deviation between the modulation sub-carrier of the digital encoder and the sub-carrier of the TV standard so that these sub-carrier frequencies coincide with each other Wherein the PC video signal conversion apparatus further comprises: 제 5 항에 있어서,6. The method of claim 5, 보정신호 발생부는 TV수평동기 4주기분 단위로 출력하는 것을 특징으로 하는 PC 영상신호 변환장치.Wherein the correction signal generating unit outputs the correction signal in units of four cycles of TV horizontal synchronization. 제 5 항에 있어서,6. The method of claim 5, 주파수 보정수단은 보정신호 발생부의 TV 수평동기신호 4주기분의 신호를 기준클럭 발생부의 클럭으로 카운트하는 캘리브레이션 카운터와,The frequency correcting means includes a calibration counter for counting the signals of four periods of the TV horizontal synchronizing signal of the correction signal generating portion by the clock of the reference clock generating portion, 캘리브레이션 카운터의 출력값을 어드레스로 이용하여 저장된 변수값을 출력하는 캘리브레이션 롬과,A calibration ROM for outputting a stored variable value by using an output value of the calibration counter as an address, 캘리브레이션 롬에서 출력된 카운트 변수값을 이용하여 서브캐리어 재생용 어드레스를 출력하는 레이쇼 카운터와,A layout counter for outputting an address for subcarrier reproduction using the count variable value output from the calibration ROM, 레이쇼 카운터의 어드레스 조정에 의해 한 주기의 사인과 코사인의 서브캐리어를 발생시키는 사인 롬과 코사인 롬과,A sine ROM and a cosine ROM for generating subcarriers of one cycle of sine and cosine by the address adjustment of the layout counter, TV규격의 서브캐리어를 사인 롬과 코사인 롬에서 출력하는 사인, 코사인 서브캐리어에 의해 디지탈 변조하여 디지탈 칼라신호를 출력하는 디지탈 변조부를 부가하여 구성됨을 특징으로 하는 PC 영상신호 변환장치.And a digital modulation unit for digitally modulating a subcarrier of a TV standard by a sine and cosine subcarriers output from sine and cosine roms and outputting a digital color signal.