KR102672608B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시예는, 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩의 상면의 일부 영역 상에 배치되는 적어도 하나의 제2 반도체 칩, 상기 제1 반도체 칩의 상면의 일부 영역 및 상기 제2 반도체 칩의 상면의 적어도 일부 영역 상에 위치하며, 상면에 적어도 하나의 트렌치(Trench)를 갖는 방열 부재 및 상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 패키지 기판의 상면 및 상기 방열 부재의 측면들을 덮고, 상기 방열 부재의 상면을 노출시키며 상기 적어도 하나의 트렌치를 채우는 몰딩 부재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 부품의 고기능화, 소형화 추세에 따라 반도체 패키지 분야에서도 다양한 기능을 가진 복수의 반도체 칩들이 하나의 패키지 안에 내장되는 시스템 인 패키지(System in package; SIP) 기술을 이용하여 패키지의 고기능화, 소형화 등을 구현하고 있다.
다만, 시스템 인 패키지(SIP)에서는 발열이 심한 반도체 칩, 예를 들어, 로직(Logic) 칩과 함께 내장된 다른 반도체 칩들에 의해 방열 경로가 제한되어 패키지 내부에서 발생한 열이 외부로 방출되기 어려울 수 있다. 또한, 복수의 반도체 칩들과 패키지를 구성하는 다른 물질들과 열 팽창 계수(Coefficient of thermal expansion; CTE) 차이에 의해서 워피지(Warpage) 또는 크랙(Crack)이 발생할 수 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 방열 성능이 향상되고 워피지 또는 크랙등의 불량을 억제하여 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩의 상면의 일부 영역 상에 배치되는 적어도 하나의 제2 반도체 칩, 상기 제1 반도체 칩의 상면의 일부 영역 및 상기 제2 반도체 칩의 상면의 적어도 일부 영역 상에 위치하며, 상면에 적어도 하나의 트렌치(Trench)를 갖는 방열 부재 및 상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 패키지 기판의 상면 및 상기 방열 부재의 측면들을 덮고, 상기 방열 부재의 상면을 노출시키며 상기 적어도 하나의 트렌치를 채우는 몰딩 부재를 포함하는 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는, 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩의 상면의 일부 영역 상에 배치되는 적어도 하나의 제2 반도체 칩, 상기 패키지 기판, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 표면들에 배치되는 절연막, 상기 절연막 상에 배치되며, 평면상에서 적어도 상기 제1 반도체 칩이 상기 제2 반도체 칩과 중첩되지 않는 영역 및 중첩되는 영역에 걸쳐서 배치되며, 상면에 적어도 하나의 트렌치(Trench)를 갖는 방열 부재 및 상기 패키지 기판 상에 배치되며, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 방열 부재 각각의 적어도 일부를 봉합하는 몰딩 부재를 포함하는 반도체 패키지을 제공한다.
또한, 본 발명의 일 실시예는, 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩의 상면상에 위치하며, 상면에서 일방향으로 연장하는 트렌치(Trench)를 갖는 방열 부재 및 상기 트렌치를 채우는 몰딩 부재를 포함하는 반도체 패키지을 제공한다.
본 발명의 실시예들에 따르면, 방열 부재의 상면에 트렌치(Trench)를 형성함으로써, 방열 성능이 향상되고 워피지 또는 크랙등의 불량을 억제하여 신뢰성이 개선된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 2a는 도 1의 반도체 패키지의 일부 구성을 나타내는 평면도이다.
도 2b 내지 도 2d는 본 발명의 다양한 실시예에 따른 트렌치(Trench)의 배치구조를 나타내는 평면도이다.
도 3 내지 도 10은 도 1의 반도체 패키지의 제조 방법을 나타내는 측단면도들이다.
도 11는 도 1의 반도체 패키지에서 트렌치가 없는 경우 방열 부재에 발생하는 크랙(Crack)을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 13은 도 12의 반도체 패키지의 일부 구성을 나타내는 평면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 15 내지 도 16은 도 14의 반도체 패키지의 제조 방법 일부를 나타내는 측단면도들이다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타내는 측단면도이다. 도 2a는 도 1의 반도체 패키지(100A)의 일부 구성을 나타내는 평면도이다. 여기서 도 1은 도 2a의 일부 구성을 I-I'으로 절개하여 본 단면도이다.
도 1 및 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는 패키지 기판(110), 제1 반도체 칩(120), 적어도 하나의 제2 반도체칩(130a, 130b), 방열 부재(150), 및 몰딩 부재(160)를 포함할 수 있다.
상기 반도체 패키지(100A)는 다양한 종류의 반도체 칩들이 내장되는 시스템 인 패키지(SIP)일 수 있다. 예를 들어, 상기 제1 반도체 칩(120)은 로직(Logic) 칩이며, 상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 메모리(Memory) 칩일 수 있다.
상기 패키지 기판(110)은 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등의 반도체 패키지용 기판일 수 있다. 예를 들어, 상기 패키지 기판(110)은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지 또는 감광성 절연층을 포함할 수 있다. 구체적으로, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin) 등의 재료를 포함할 수 있다.
또한, 도면에 도시되지는 않았으나, 상기 패키지 기판(110)은 서로 마주보는 상면과 하면에 각각 배치되는 복수의 패드들과 상기 복수의 패드들을 전기적으로 연결하는 배선들을 포함할 수 있다. 또한, 상기 패키지 기판(110)의 하부에는 상기 패키지 기판(110)의 하면에 배치되는 패드(미도시)들과 연결되는 연결 단자들(114)을 더 포함할 수 있다.
상기 연결 단자들(114)은 메인 보드 등의 외부 장치와 전기적으로 연결될 수 있다. 예를 들어, 상기 연결 단자들(114)은 솔더볼(Solder ball), 도전성 범프(Conductive bump) 또는 핀 그리드 어레이(Pin grid array), 볼 그리드 어레이(Ball grid array), 랜드 그리드 어레이(Land grid array)와 같은 그리드 어레이를 가진 플립칩(Flip-chip) 연결 구조를 가질 수 있다.
상기 제1 반도체 칩(120)은 상기 패키지 기판(110)의 상면에 배치되며, 상기 패키지 기판(110)의 상면에 배치된 패드(미도시)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 반도체 칩(120)은 활성면(도 1에서 "120"의 하면)에 배치되는 접속 전극들(미도시) 상에 배치되는 접속 부재들(124)를 통해서 상기 패키지 기판(110) 상에 플립-칩 본딩(Flip-chip bonding) 방식으로 실장될 수 있다. 상기 접속 부재들(124)은 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 한편, 상기 제1 반도체 칩(120)의 상기 활성면과 상기 패키지 기판(110)의 상면 사이에는 상기 접속 부재들(124)을 감싸는 엑폭시 수지 등을 포함하는 언더필 수지(Underfill resin, 125)가 형성될 수 있다.
다만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 본 발명의 다양한 실시예에서는 상기 제1 반도체 칩(120)은 상기 패키지 기판(110) 상에 와이어-본딩(Wire bonding) 방식으로 실장될 수 있다.
상기 제1 반도체 칩(120)은 시스템 LSI(Large scale integration), 로직(Logic) 회로, CIS(CMOS imaging sensor) 등을 포함할 수 있다.
상기 적어도 하나의 제2 반도체 칩(130a, 130b)(이하 "제2 반도체 칩"으로 기재될 수 있음)은 상기 제1 반도체 칩(120)의 상면의 일부 영역 상에 배치될 수 있다. 예를 들어, 평면상에서 상기 제1 반도체 칩(120)의 적어도 일부가 노출되도록 상기 제1 반도체 칩(120) 상에 배치될 수 있다. 즉, 평면상에서 상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 상기 제1 반도체 칩(120)의 상면을 부분적으로 커버하도록 상기 제1 반도체 칩(120) 상에 배치될 수 있으며, 평면상에서 상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 제1 반도체 칩(120)과 부분적으로 중첩될 수 있다.
예를 들어, 복수의 제2 반도체 칩들(130a, 130b) 사이에 상기 제1 반도체 칩(120)의 상면의 일부 영역이 배치될 수 있다. 구체적으로, 상기 복수의 제2 반도체 칩들(130a, 130b)이 평면상에서 상기 제1 반도체 칩(120)의 중심부가 노출되도록 상기 제1 반도체 칩(120)의 상면에 서로 이격되어 나란히 배치될 수 있다. 후술하는 방열 부재(150)가 상기 제1 반도체 칩(120)의 노출된 상기 중심부 상에 형성됨으로써, 상기 제1 반도체 칩(120)에서 발생되는 열이 반도체 패키지의 외부로 효과적으로 방출될 수 있다.
다만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 본 발명의 다양한 실시예에서는 하나의 제2 반도체 칩(130a)이 상기 제1 반도체 칩(120)의 일측 상에 배치되거나(도 12 참조), 복수의 제2 반도체 칩들(130a, 130b)이 상기 제1 반도체 칩(120)의 일측 상에 적층될 수도 있다(도 13, 15 참조).
상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 본딩 와이어(134a, 134b)에 의해서 상기 패키지 기판(110)과 전기적으로 연결될 수 있다. 다만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 상기 제1 반도체 칩(120) 상에 배치된 상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 상기 제1 반도체 칩(120)의 상면에 형성되는 배선층 또는 접속 패드(미도시)를 통해서 상기 제1 반도체 칩(120)과 전기적으로 연결될 수도 있다.
상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 부착 부재(135a, 135b)에 의해서 상기 제1 반도체 칩(120) 상에 부착될 수 있다. 상기 부착 부재(135a, 135b)는 우수한 열전도성을 갖는 폴리머 물질을 포함할 수 있다. 예를 들어, 상기 부착 부재(135a, 135b)로서 열 전도성 접착 테이프, 열 전도성 그리즈, 열 전도성 접착제 등을 사용할 수 있다.
상기 적어도 하나의 제2 반도체 칩(130a, 130b)은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 메모리 칩을 포함할 수 있다.
전술한 제1 반도체 칩 및 제2 반도체 칩들의 종류, 개수, 배치 등은 예시적으로 제시된 것이며, 본 발명의 실시예들은 이에 제한되지 않는다.
한편, 상기 제1 반도체 칩(110) 및 제2 반도체 칩(130a, 130b)의 표면들에 배치되는 절연막(140)을 더 포함할 수 있다. 상기 절연막(140)은 상기 패키지 기판(110), 상기 제1 반도체 칩(120), 상기 제2 반도체 칩(130a, 130b)의 노출된 전면 상에 컨포멀하게 코팅될 수 있다. 따라서, 상기 패키지 기판(110)의 상면, 상기 제1 반도체 칩(120)의 상기 제2 반도체 칩(130a, 130b)이 배치되지 않은 상면과 적어도 일부의 측면, 및 상기 제2 반도체 칩(130a, 130b)의 상면과 측면에 코팅될 수 있다. 상기 절연막(140)은 상기 제1 반도체 칩(110) 및 제2 반도체 칩(130a, 130b) 상에 컨포멀하게 코팅되어, 상기 제1 반도체 칩(110) 및 제2 반도체 칩(130a, 130b) 상에 상기 방열 부재(150)를 형성함에 있어서 방열 부재(150)와 상기 제1 반도체 칩(110) 및 제2 반도체 칩(130a, 130b) 사이의 쇼트(Short) 발생을 방지할 수 있다.
상기 절연막(140)은 열 전도성이 우수한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연막(140)은 실리카(SiO2), 산화 알루미늄(Al2O3), 질화 붕소(BN), 질화 알루미늄(AlN), 세라믹 코팅된 금속 볼(Ceramics Coated Metal Ball) 등을 포함할 수 있다.
상기 방열 부재(150)는 상기 절연막(140) 상에 배치되며, 상기 제2 반도체 칩이(130a, 130b) 배치되지 않는 상기 제1 반도체 칩(120)의 상면의 다른 일부 영역 및 상기 제2 반도체 칩(130a, 130b)의 상면의 적어도 일부 영역 상에 위치할 수 있다. 예를 들어, 상기 제2 반도체 칩(130a, 130b)에 의해 노출되는 상기 제1 반도체 칩(120)의 상부에 형성되는 제1 영역(151) 및 상기 제2 반도체 칩(130a, 130b)의 상부에 형성되는 제2 영역(152)을 가질 수 있다. 상기 방열 부재(150)는 상기 절연막(140) 상에 배치되며, 평면상에서 적어도 상기 제1 반도체 칩(120)이 상기 제2 반도체 칩(130a, 130b)과 중첩되지 않는 영역 및 중첩되는 영역에 걸쳐서 형성될 수 있다. 또한, 상기 방열 부재(150)는 상면에 적어도 하나의 트렌치(Trench)(T)를 가질 수 있다.
상기 적어도 하나의 트렌치(T)(이하 "트렌치"으로 기재될 수 있음)는 상기 방열 부재(150)의 일단에서부터 상기 일단의 반대측인 타단까지 연속적으로 형성될 수 있다. 따라서, 복수의 트렌치(T)가 상기 방열 부재(150)의 상면에 일 방향으로 나란히 배열된 형태일 수 있다. 상기 트렌치(T)의 하면은 상기 방열 부재(150)을 하면 보다 낮은 레벨에 위치할 수 있다. 또한 상기 트렌치(T)는 상기 몰딩 부재(160)에 의해 채워지므로, 상기 트렌치(T)의 하면과 내벽면은 상기 몰딩 부재(160)와 접촉할 수 있다.
따라서, 상기 트렌치(T)는 상기 몰딩 부재(160)에 의해 덮히지 않고 노출되는 상기 방열 부재(150)의 상면의 총 면적을 줄일 수 있고, 이 경우 상기 방열 부재(150)의 상면에 발생하는 크랙(Crack)을 방지할 수 있다. 평면상에서 상기 트렌치(T)를 채우는 상기 몰딩 부재(160)의 상면의 총 면적은 상기 방열 부재(150)의 노출된 상면의 총 면적에 대하여 1:2 내지 2:1의 비를 가질 수 있다. 상기 트렌치(T)를 채우는 상기 몰딩 부재(160)의 상면의 총 면적과 상기 방열 부재(150)의 노출된 상면의 총 면적의 비가 1:2 미만일 경우 상기 크랙(Crack) 방지 효과가 저하될 수 있고, 상기 트렌치(T)를 채우는 상기 몰딩 부재(160)의 상면의 총 면적과 상기 방열 부재(150)의 노출된 상면의 총 면적의 비가 2:1을 초과할 경우 노출되는 방열 부재(150)의 상면의 면적이 지나치게 감소하여 방열 성능이 저하될 수 있다.
상기 트렌치(T)는 복수의 제2 반도체 칩들(130a, 130b)의 상면에 수직적으로 중첩하는 상기 방열부재(150)의 상면의 일부(상기 제2 영역(152)의 상면) 및 상기 복수의 제2 반도체 칩들(130a, 130b) 사이의 공간에 대응되는 상기 방열부재(150)의 상면의 일부(상기 제1 영역(151)의 상면)에 각각 배치될 수 있다.
상기 제1 영역(151)은 상기 제1 반도체 칩(120)의 직상부에 형성되어 상기 제1 반도체 칩(120)에서 발생하는 다량의 열을 방출할 수 있고, 상기 제2 영역(152)는 상기 제2 반도체 칩(130a, 130b)의 직상부에 형성되어 상기 제2 반도체 칩(130a, 130b)에서 발생하는 열과 상기 제1 영역(151)으로부터 전달되는 상기 제1 반도체 칩(120)에서 발생한 열을 방출할 수 있다. 평면상에서 상기 제1 영역(151)의 면적은 상기 제2 영역(152)의 면적 보다 클 수 있다. 상기 제2 반도체 칩(130a, 130b) 대비 상대적으로 발열량이 많은 상기 제1 반도체 칩(120)의 직상부에 형성되는 상기 제1 영역(151)의 면적을 최대로 확보하여 방열 성능을 향상시킬 수 있다.
상기 상기 방열 부재(150)의 상기 제1 영역(151) 및 상기 제2 영역(152)은 일체로 형성될 수 있다. 따라서, 상기 제1 영역(151)과 상기 제2 영역(152) 각각의 상면은 동일 레벨에 위치할 수 있다. 상기 제1 영역(151)은 상기 제1 반도체 칩(120)의 상면에 코팅된 상기 절연막(140)의 적어도 일부 및 상기 제2 반도체 칩(130a, 130b)의 측면에 코팅된 상기 절연막(140)의 적어도 일부와 접촉할 수 있다. 상기 제2 영역(152)은 상기 제2 반도체 칩(130a, 130b)의 상면에 코팅된 상기 절연막(140)의 적어도 일부와 접촉할 수 있다.
상기 방열 부재(150)는 금(Au), 은(Ag), 구리(Cu) 등과 같은 금속 또는 그래파이트(Graphite), 그래핀(Graphene) 등과 같은 도전성 물질을 포함할 수 있다.
상기 몰딩 부재(160)는 상기 패키지 기판(110) 상에 배치되며, 상기 방열 부재(150)의 상면의 적어도 일부가 노출되도록 상기 제1 반도체 칩(120), 상기 제2 반도체 칩(130a, 130b), 상기 패키지 기판의 상면 및 상기 방열 부재(150)의 측면들을 덮을 수 있다. 구체적으로, 상기 몰딩 부재(160)는 상기 방열 부재(150)의 측면을 덮고, 상기 방열 부재(150)의 상기 트렌치(T)를 채우고, 상기 방열 부재(150)의 상면을 노출시킬 수 있다. 즉, 상기 방열 부재(150)의 상기 상면(150S)은 상기 트렌치(T)를 채우는 상기 몰딩 부재(160)의 상면(160S)과 동일 레벨에 위치할 수 있고, 상기 트렌치(T)의 하면은 상기 방열 부재(150) 및 상기 트렌치(T)를 채우지 않는 상기 몰딩 부재(160)의 상면 보다 낮은 레벨에 위치할 수 있다. 상기 몰딩 부재(160)는 절연 물질을 포함하며, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound;EMC) 등이 사용될 수 있다.
상술하는 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100A)는 상기 제1 반도체 칩(120)의 상부에 형성되는 상기 제1 영역(151) 및 상기 제2 반도체 칩(130a, 130b)의 상부에 형성되는 상기 제2 영역(152)을 가지는 상기 방열 부재(150)와 상기 방열 부재(150)의 상면에 형성되는 적어도 하나의 트렌치(T)를 포함할 수 있다.
상기 방열 부재(150)의 제1 영역(151)이 상기 제1 반도체 칩(120)의 상부에 형성되고, 상기 방열 부재(150)의 상면이 노출됨으로써, 상대적으로 높은 방열량을 갖는 제1 반도체 칩(120)에서 발생하는 열을 상기 방열 부재(150)의 제1 영역(151)을 통해서 효과적을 방출할 수 있다.
또한, 노출된 상기 방열 부재(150)의 상면(150S)은 외부 충격 또는 워피지에 의해서 크랙(Crack)이 발생하기 쉬운데, 상기 방열 부재(150)의 상면에 형성된 트렌치(T)가 상기 몰딩 부재(160)에 의해 채워짐으로써, 상기 방열 부재(150) 상면의 노출 면적이 감소하여 상기 방열 부재(150)를 변형이나 손상을 방지할 수 있다.
도 2b 내지 도 2d는 본 발명의 다양한 실시예에 따른 트렌치(Trench)의 배치구조를 나타내는 평면도이다.
도 2b를 참조하면, 제한되지 않는 일례로서, 상기 트렌치(T)는 상기 방열 부재(150)의 상면에서 일 방향으로 연장된 하나의 트렌치(T2)일 수 있다. 예를 들어, 상기 하나의 트렌치(T2)는 평면상에서 상기 방열 부재(150)와 서로 나란히 배치된 제2 반도체 칩들(130a, 130b)이 중첩되는 제2 영역들(152)을 연결하는 방향으로 연장될 수 있다.
도 2c를 참조하면, 제한되지 않는 일례로서, 상기 트렌치(T)는 상기 방열 부재(150)의 상면에서 제1 방향으로 연장되는 제1 트렌치(T1)와 제2 방향으로 연장되는 제2 트렌치(T2)를 포함할 수 있다. 상기 제1 트렌치(T1)와 상기 제2 트렌치(T2)는 서로 교차할 수 있다. 예를 들어, 상기 방열 부재(150)의 제1 영역(151)과 제2 영역(152)의 경계를 기준으로 밀집된 상기 제1 트렌치(T1)와 상기 제2 트렌치(T1)가 상기 방열 부재(150)의 제1 영역(151)과 제2 영역(152)의 경계 부위에서 서로 교차할 수 있다.
도 2d를 참조하면, 제한되지 않는 일례로서, 상기 트렌치(T)는 상기 방열 부재(150)의 상면에서 제1 방향으로 연장되는 제1 트렌치(T1)와 제2 방향으로 연장되는 제2 트렌치(T2)를 포함할 수 있다. 상기 제1 트렌치(T1)와 상기 제2 트렌치(T2)는 평면상에서 상기 제1 반도체 칩(120)의 중심부를 둘러싸는 격자 형태로 배치될 수 있다. 예를 들어, 도면상에서 세로 방향으로 연장된 제1 트렌치들(T1)은 가로 방향으로 연장된 제2 트렌치들(T2)과 연결되어 상기 방열 부재(150)의 상면에 격자 형태로 배치될 수 있다.
상술한 상기 트렌치(T)의 배치구조는 예시적으로 제시된 것들이며, 본 발명의 다양한 실시예에 따른 반도체 패키지에서 상기 트렌치(T)의 배치구조, 형상, 개수 등은 다양하게 변형될 수 있다.
도 3 내지 도 10은 도 1의 반도체 패키지(100A)의 제조 방법을 나타내는 측단면도들이다.
도 3을 참조하면, 패키기 기판(110)의 상면에 제1 반도체 칩(120)을 실장할 수 있다. 상기 패키지 기판(100)은 인쇄회로기판(PCB), 세라믹 기판 등을 포함할 수 있다.
상기 제1 반도체 칩(120)은 플립 칩 본딩(Flip chip bonding) 방식으로 상기 패키지 기판(110) 상에 실장될 수 있다. 상기 제1 반도체 칩(120)은 접속 부재들(124)을 통해서 상기 패키지 기판(110)에 전기적으로 연결될 수 있다. 상기 접속 부재들(124)은 솔더 볼일 수 있으며, 상기 패키지 기판(110) 상면에 배치되는 패드들(미도시)과 연결될 수 있다.
상기 제1 반도체 칩(120)과 상기 패키지 기판(110) 사이에 상기 접속 부재들(124)을 봉합 및 지지하는 언더필 수지(125)가 형성될 수 있다.
도 4를 참조하면, 상기 제1 반도체 칩(120)의 중심부가 노출되도록 상기 제1 반도체 칩(120)의 상면에 제2 반도체 칩들(130a, 130b)을 서로 이격시켜서 배치할 수 있다. 평면상에서 상기 제2 반도체 칩들(130a, 130b)은 상기 제1 반도체 칩(120)과 부분적으로 중첩될 수 있다.
상기 제2 반도체 칩들(130a, 130b)은 부착 부재(135a, 135b)에 의해서 상기 제1 반도체 칩(120) 상에 부착될 수 있다. 상기 부착 부재(135a, 135b)는 열전도성이 우수한 폴리머 물질을 포함할 수 있다.
상기 제2 반도체 칩들(130a, 130b)은 와이어 본딩(Wire bonding) 방식으로 상기 패키지 기판(110)과 전기적으로 연결될 수 있다. 상기 제2 반도체 칩들(130a, 130b)은 본딩 와이어들(134a, 134b)에 의해서 상기 패키지 기판(110) 상면에 배치되는 패드들(미도시)과 연결될 수 있다.
도 5를 참조하면, 상기 패키지 기판(110), 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(130a, 130b) 상에 절연막(140)을 형성할 수 있다. 예를 들어, 상기 절연막(140)은 스프레이 코팅 공정에 의해 상기 패키지 기판(110), 상기 제1 반도체 칩(120), 상기 제2 반도체 칩(130a, 130b)의 노출된 전면 상에 컨포멀하게 도포될 수 있다.
따라서, 상기 패키지 기판(110)의 상면, 상기 제1 반도체 칩(120)의 상기 제2 반도체 칩(130a, 130b)이 배치되지 않은 상면과 적어도 일부의 측면, 및 상기 제2 반도체 칩(130a, 130b)의 상면과 측면에 균일한 두께를 갖는 절연막이 연속적으로 형성될 수 있다.
상기 절연막(140)은 열 전도성이 우수한 실리카(SiO2), 산화 알루미늄(Al2O3), 질화 붕소(BN), 질화 알루미늄(AlN), 세라믹 코팅된 금속 볼(Ceramics Coated Metal Ball) 등을 포함할 수 있다.
도 6을 참조하면, 상기 제1 반도체 칩(120) 상에 코팅된 절연막(140)과 상기 제2 반도체 칩(130a, 130b) 상에 코팅된 절연막(140) 상에 방열 부재(150)를 형성할 수 있다.
상기 방열 부재(150)는 상기 제1 반도체 칩(120) 상에 코팅된 절연막(140) 상에 형성된 제1 영역(151) 및 제2 반도체 칩(130a, 130b) 상에 코팅된 절연막(140) 상에 형성된 제2 영역(152)을 가질 수 있다.
상기 방열 부재(150)는 디스펜싱 공정, 스크린 프린팅 공정 등에 의해서 형성될 수 있다. 예를 들어, 금속 페이스트를 상기 제1 반도체 칩(120) 상에 코팅된 절연막(140)과 제2 반도체 칩(130a, 130b) 상에 코팅된 절연막(140) 상에 연속적으로 또는 복수 회 디스펜싱하여 제1 영역(151)과 제2 영역(152)을 형성할 수 있다. 따라서, 상기 제1 영역(151)과 제2 영역(1552)은 일체로 형성될 수 있다.
상기 방열 부재(150)는 열 전도성이 우수한 금속 물질 등을 포함할 수 있다. 상기 방열 부재(150)는 상기 제1 반도체 칩(120)과 상기 제2 반도체 칩(130a, 130b) 상에 코팅된 상기 절연막(140) 상에 형성되므로 상기 제1 반도체 칩(120)과 상기 제2 반도체 칩(130a, 130b)과 전기적 쇼트(Short)를 방지할 수 있다.
도 7을 참조하면, 상기 방열 부재(150)의 상면에 적어도 하나의 트렌치(T)를 형성할 수 있다. 상기 트렌치(T)는 블레이드(Blade), 레이저(Laser) 드릴 등을 이용하여 형성될 수 있다. 상기 트렌치(T)는 상기 방열 부재(150)의 상면의 총 면적을 줄이는 역할을 할 수 있다. 또한, 상기 트렌치(T) 하면의 총 면적은 상기 방열 부재(150)의 최상면의 총 면적에 대하여 1:2 내지 2:1의 비를 가질 수 있다. 상기 트렌치(T)는 상기 방열 부재(150)의 제1 영역(151)과 제2 영역(152) 중 적어도 하나의 상면 상에 형성될 수 있다.
이와 달리, 디스펜싱 공정에서에서 상기 방열 부재(150) 상부를 요철 형상으로 형성하는 경우, 별도의 트렌치(T) 형성 공정 없이 상기 요철 형상을 덮는 몰딩 부재를 형성할 수 있다.
도 8을 참조하면, 패키지 기판(110) 상에 몰딩 부재(160)를 형성할 수 있다. 상기 몰딩 부재(160)는 상기 방열 부재(150)의 상면의 덮도록 형성될 수 있다. 예를 들어, 상기 몰딩 부재(160)는 상기 제1 반도체 칩(120), 상기 제2 반도체 칩(130a, 130b) 및 상기 방열 부재(150)를 표면들을 봉합하며, 상기 방열 부재(150)의 트렌치(T)를 채울 수 있다.
도 9 및 10을 참조하면, 상기 몰딩 부재(160)의 상부를 그라인딩하여 상기 방열 부재(150)의 상면을 노출시킬 수 있다. 예를 들어, 상기 방열 부재(150)의 상부를 덮고 있는 상기 몰딩 부재(160)의 일부를 그라인딩하여 상기 방열 부재(150)의 상면(150S)과 상기 트렌치(T)를 채우는 상기 몰딩 부재(160)의 상면(160S)이 번갈아서 노출되도록 할 수 있다. 따라서, 상기 방열 부재(150)의 상면(150S)과 상기 트렌치(T)를 채우는 상기 몰딩 부재(160)의 상면(160S)은 동일 레벨에 위치할 수 있다.
마지막으로, 상기 패키지 기판(110)의 하부에 연결 단자들(114)을 형성할 수 있다. 상기 연결 단자들(114)은 상기 패키지 기판(110)의 하면에 배치되는 패드(미도시)들과 연결될 수 있다. 상기 연결 단자들(114)은 솔더볼(Solder ball)일 수 있다.
도 11는 도 1의 반도체 패키지에서 트렌치가 없는 경우 방열 부재에 발생하는 크랙(Crack)을 나타내는 단면도이다.
도 11을 참조하면, 방열 경로를 확보하기 위해서 몰딩 부재(160)가 방열 부재(150)의 상면을 노출시키는 경우 외부 충격이나 히트 사이클 테스트(Thermal cycle test)에서 방열 부재(150)의 상면에 크랙(A)이 발생할 수 있다. 따라서, 본 발명에 따른 다양한 실시예들에서 상기 방열 부재(150)의 상면에 상기 트렌치(T)를 형성하고, 상기 트렌치(T)에 상기 몰딩 부재(160)를 채움으로써, 상기 방열 부재(150)의 상면이 노출되는 면적을 줄여 상기 방열 부재(150) 상면의 손상을 방지할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타내는 측단면도이다. 도 13은 도 12의 반도체 패키지(100B)의 일부 구성을 나타내는 평면도이다. 여기서 도 12는 도 13의 일부 구성을 I-I'으로 절개하여 본 단면도이다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100B)에서 상기 트렌치(T)는 상기 제1 영역(151)과 상기 제2 영역(152)의 경계를 기준으로 밀집되어 배치될 수 있다. 구체적으로, 상기 트렌치(T)는 상기 제2 반도체 칩(130a, 130b)이 배치되지 않는 상기 제1 반도체 칩(120)의 상면의 다른 일부 영역 상에 형성된 상기 방열 부재(150)의 제1 영역(151)과 상기 제2 반도체 칩(130a, 130b)의 상면의 적어도 일부 영역 상에 형성된 상기 방열 부재(150)의 제2 영역(152)의 경계 부위에 밀집되어 배치될 수 있다.
전술한 도 11에서 상기 방열 부재(150)의 상면에 발생하는 크랙(A)은 상기 방열 부재(150)의 제1 영역(151)과 제2 영역(152)의 경계 부위에서 주로 발생할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 패키지(100B)는 상기 제1 영역(151)과 상기 제2 영역(152)의 경계 부위에 트렌치(T)를 집중 배치함으로써, 상기 방열 부재(150) 상면의 손상을 더욱 효과적으로 방지할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 나타내는 측단면도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100B)에서 절연막(140)은 본딩 와이어(134a, 134b)의 표면에 코팅되고, 방열 부재(150)는 상기 본딩 와이어(134a, 134b)를 커버할 수 있다.
상기 절연막(140)은 스프레이 코팅 고정에서 절연 물질을 패키지 기판(110), 제1 반도체 칩(120), 제2 반도체 칩(130a, 130b)의 노출된 전면 상에 도포할 때, 상기 본딩 와이어(134a, 134b)의 표면에 코팅될 수 있다.
따라서, 방열 부재(150)의 제2 영역(152)이 상기 본딩 와이어(134a, 134b)를 덮도록 형성되는 경우에도, 상기 절연막(140)에 의해서 상기 본딩 와이어(134a, 134b)와 상기 방열 부재(150)가 전기적으로 절연될 수 있다.
예를 들어, 상기 방열 부재(150)에서 제2 반도체 칩(130a, 130b)의 상부에 형성되는 제2 영역(152)은 평면상에서 상기 제2 반도체 칩(130a, 130b)의 상면의 대부분을 덮도록 형성될 수 있다. 상기 제2 영역(152)은 상기 본딩 와이어(134a, 134b)가 배치된 영역까지 연장되어 상기 절연막(140)으로 코팅된 상기 본딩 와이어(134a, 134b)의 표면 일부를 덮을 수 있다.
결과적으로 상기 방열 부재(150)의 형성 면적을 증가시킴으로써 방열 성능을 더욱 향상시킬 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 15 내지 도 16은 도 14의 반도체 패키지(100C)의 제조 방법 일부를 나타내는 측단면도들이다.
먼저, 전술한 도 3 및 도 4에서 설명한 제조 방법과 동일하거나 유사한 방법에 의해서 패키지 기판(110) 상에 제1 반도체 칩(120)을 실장하고, 상기 제1 반도체 칩(120) 상에 제2 반도체 칩(130a, 130b)을 배치하고, 상기 제2 반도체 칩(130a, 130b)는 본딩 와이어(134a, 134b)에 의해 상기 패키지 기판(110)과 전기적으로 연결될 수 있다.
도 15를 참조하면, 상기 패키지 기판(110), 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(130a, 130b)의 표면들과 상기 본딩 와이어(134a, 134b)의 표면 상에 절연막(140)을 형성할 수 있다. 구체적으로, 스프레이 코팅 공정에 의해 상기 절연막(140)을 구성하는 절연 물질이 상기 패키지 기판(110), 상기 제1 반도체 칩(120), 및 상기 제2 반도체 칩(130a, 130b)의 노출된 전면과 상기 본딩 와이어(134a, 134b)의 표면 상에 컨포멀하게 도포될 수 있다.
도 16을 참조하면, 방열 부재(150)의 제2 영역(152)이 상기 절연막(140)에 의해서 표면이 코팅된 상기 본딩 와이어(134a, 134b)의 일부를 덮도록 형성될 수 있다. 상기 절연막(140)에 의해서 상기 본딩 와이어(134a, 134b)와 상기 방열 부재(150)가 전기적으로 절연될 수 있기 때문에, 상기 방열 부재(150)는 평면상에서 상기 제2 반도체 칩(130a, 130b)의 상면의 대부분을 덮도록 형성될 수 있다. 이에 따라 상기 방열 부재(150)의 상면에 형성되는 트렌치(T)의 개수도 증가할 수 있다. 상기 트렌치(T)는 상기 방열 부재(150)의 상부를 굴곡없이 형성한 다음 블레이드 소잉 공정 등으로 상기 방열 부재(150)의 상면에 요철을 형성하여 제작될 수 있다. 또는, 상기 방열 부재(150)를 형성할 때, 상기 방열 부재(150)의 상부를 요철 형상으로 형성할 수도 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 나타내는 측단면도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100D)는 제1 반도체 칩(120)의 상면의 일측 상에 배치되는 하나의 제2 반도체 칩(130a)을 포함할 수 있다. 상기 하나의 제2 반도체 칩(130a)은 평면상에서 상기 제1 반도체 칩(120)의 상면 일부가 노출되도록 상기 제1 반도체 칩(120)의 상면의 일부와 중첩되게 배치될 수 있다.
상기 제1 반도체 칩(120)과 상기 제2 반도체 칩(130a)이 중첩되는 영역에 방열 부재(150)의 제2 영역(152)이 형성되고, 상기 제1 반도체 칩(120)과 상기 제2 반도체 칩(130a)이 중첩되지 않는 영역에 상기 방열 부재(150)의 제1 영역(151)이 형성될 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지(100E)를 나타내는 측단면도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100E)는 제1 반도체 칩(120)의 일측 상에 서로 엇갈리게 적층되는 복수의 제2 반도체 칩들(130a, 130b)을 포함할 수 있다. 상기 복수의 제2 반도체 칩들(130a, 130b)은 각각 부착 부재(135a, 135b)에 의해서 상기 제1 반도체 칩(120) 상에 적층될 수 있다. 상기 복수의 제2 반도체 칩들(130a, 130b)이 서로 적층되는 경우 상기 복수의 제2 반도체 칩들(130a, 130b)이 측방향으로 나란히 배치되는 경우 보다 평면상에서 상기 제1 반도체 칩(120)이 노출되는 면적을 증가시킬 수 있다.
상기 복수의 제2 반도체 칩들(130a, 130b)은 평면상에서 각각의 접속 패드가 노출되도록 서로 엇갈려서 배치될 수 있다. 상기 복수의 제2 반도체 칩들(130a, 130b)은 본딩 와이어(134a, 134b)에 의해서 패키지 기판(110)과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩(120)의 상면에 형성된 절연막(140) 상에는 방열 부재(150)의 제1 영역(151)이 형성될 수 있고, 상기 복수의 제2 반도체 칩들(130a, 130b) 중 상부에 적층된 제2 반도체 칩(130b)의 상면에 형성된 절연막(140) 상에는 방열 부재(150)의 제2 영역(152)이 형성될 수 있다. 예시적으로, 상기 절연막(140)이 상기 본딩 와이어(134a, 134b)의 표면에 코팅되는 경우, 상기 방열 부재(150)의 제2 영역(152)은 상기 복수의 제2 반도체 칩들(130a, 130b) 중 하부에 적층된 상기 제2 반도체 칩(130a)의 상면에 형성된 절연막(140) 상에도 형성될 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지(100F)를 나타내는 측단면도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100F)는 제1 반도체 칩(120)의 일측 상에 서로 중첩되게 적층되는 복수의 제2 반도체 칩들(130a, 130b)을 포함할 수 있다. 상기 복수의 제2 반도체 칩들(130a, 130b)은 각각 부착 부재(135a, 135b)에 의해서 상기 제1 반도체 칩(120) 상에 적층될 수 있다.
상기 복수의 제2 반도체 칩들(130a, 130b)은 평면상에서 서로 중첩되도록 배치될 수 있다. 이 경우 상기 복수의 제2 반도체 칩들(130a, 130b)이 엇갈리게 배치되는 경우 보다 평면상에서 노출되는 상기 제1 반도체 칩(120)의 면적을 증가시킬 수 있다. 상기 복수의 제2 반도체 칩들(130a, 130b)은 본딩 와이어(134a, 134b)에 의해서 패키지 기판(110)과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩(120)의 상면에 형성된 절연막(140) 상에는 방열 부재(150)의 제1 영역(151)이 형성될 수 있고, 상기 복수의 제2 반도체 칩들(130a, 130b) 중 상부에 적층된 제2 반도체 칩(130b)의 상면에 형성된 절연막(140) 상에는 방열 부재(150)의 제2 영역(152)이 형성될 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다. 또한, 상술한 본 발명의 다양한 실시예들은 기술적 제약이 없는 이상 2 이상의 실시예들이 서로 조합될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100A~100F: 반도체 패키지
110: 패키지 기판 114: 연결 단자들
120: 제1 반도체 칩 124: 접속 부재들
125: 언더필 수지 130a, 130b: 제2 반도체 칩
134a, 134b: 본딩 와이어 135a, 135b: 부착 부재
140: 절연막 150: 방열 부재
151, 152: 제1 영역 및 제2 영역
160: 몰딩 부재 T: 트렌치

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩의 상면의 제1 영역 상에 배치되는 적어도 하나의 제2 반도체 칩;
    상기 제1 반도체 칩의 상기 상면의 제2 영역 및 상기 제2 반도체 칩의 상면의 적어도 일부 영역 상에 위치하며, 상면에 적어도 하나의 트렌치(Trench)를 갖는 방열 부재; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 패키지 기판의 상면 및 상기 방열 부재의 측면들을 덮고, 상기 방열 부재의 상면을 노출시키며 상기 적어도 하나의 트렌치를 채우는 몰딩 부재를 포함하고,
    상기 방열 부재는 상기 제1 영역과 중첩된 제1 부분 및 상기 제2 영역과 중첩된 제2 부분을 갖고,
    상기 적어도 하나의 트렌치는 각각 제1 방향으로 연장되는 복수의 트렌치들을 포함하고,
    상기 복수의 트렌치들은 상기 제1 방향에 수직한 제2 방향으로 배열되고,
    상기 복수의 트렌치들은 상기 방열 부재의 상기 상면 내의 다른 곳보다, 상기 제1 부분과 상기 제2 부분 사이의 경계에 상기 제2 방향으로 더 조밀하게 배치되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 방열 부재의 상면은 상기 적어도 하나의 트렌치를 채우는 몰딩 부재의 상면과 동일 레벨에 위치하는 반도체 패키지.
  3. 제1 항에 있어서,
    평면상에서 상기 적어도 하나의 트렌치를 채우는 상기 몰딩 부재의 상면의 총 면적은 상기 방열 부재의 노출된 상면의 총 면적에 대하여 1:2 내지 2:1의 비를 갖는 반도체 패키지.
  4. 삭제
  5. 제1 항에 있어서,
    상기 적어도 하나의 트렌치는 상기 복수의 트렌치들 중 하나인 제1 트렌치와 제2 방향으로 연장되는 제2 트렌치를 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치는 평면상에서 교차하는 형태로 배치되는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치는 평면상에서 상기 제1 반도체 칩의 중심부를 둘러싸는 격자 형태로 배치되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 패키지 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩의 표면들에 배치되는 절연막을 더 포함하고,
    상기 절연막은 상기 패키지 기판의 상면, 상기 제1 반도체 칩의 상면과 일 측면, 및 상기 제2 반도체 칩의 상면과 일 측면에 배치되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 반도체 칩은 복수의 제2 반도체 칩들을 포함하고,
    상기 복수의 제2 반도체 칩들은 상기 제1 반도체 칩의 상기 상면에서 서로 이격되어 배치되고,
    상기 제1 반도체 칩의 상기 상면의 상기 제2 영역은 상기 복수의 제2 반도체 칩들 사이에 배치되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 반도체 칩은 복수의 제2 반도체 칩들을 포함하고,
    상기 복수의 제2 반도체 칩들은 상기 제1 반도체 칩의 상기 상면의 상기 제1 영역에 서로 적층되어 배치되는 반도체 패키지.
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