KR102671366B1 - 유기 발광 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 화소들을 구비하여 화상을 표시하는 표시 영역 및 상기 표시 영역 주변의 비표시 영역으로 구획된 하부 기판; 상기 비표시 영역에 구비되며 상기 표시 영역으로 신호를 인가하기 위한 회로들을 구비하는 내장 회로부; 및 상기 비표시 영역에 구비되며 상기 화소들을 초기화하기 위한 전압을 인가하고 상기 내장 회로부와 중첩하는 초기화 배선; 을 포함하는, 유기 발광 표시 장치를 개시한다.

Description

유기 발광 표시 장치 및 그의 제조 방법 {Organic light emitting display apparatus and method of manufacturing thereof}
본 발명의 실시예들은 유기 발광 표시 장치 및 그의 제조 방법에 관한 것이다.
유기 발광 소자를 이용한 유기 발광 표시 장치는 현재 널리 상용화되어 있는 액정 표시 장치에 비하여 빠른 응답 속도를 가지고 있어 동영상의 구현이 가능하고, 자체적으로 발광하여 시야각이 넓으며 높은 휘도를 낼 수 있어 차세대 표시 장치로 각광을 받고 있다.
유기 발광 표시 장치의 기판은 화상이 표시되는 표시 영역과 화상이 표시되지 않아 데드 스페이스로 분류되는 비표시 영역으로 구획된다. 최근에는 고객이 대면적 화면, 좁은 베젤의 디자인을 선호하기 때문에 이러한 데드 스페이스를 줄이기 위한 연구가 활발하다.
본 발명의 실시예들은 유기 발광 표시 장치 및 이의 제조 방법을 제공한다.
본 발명의 일 실시예는 화소들을 구비하여 화상을 표시하는 표시 영역 및 상기 표시 영역 주변의 비표시 영역으로 구획된 하부 기판; 상기 비표시 영역에 구비되며 상기 표시 영역으로 신호를 인가하기 위한 회로들을 구비하는 내장 회로부; 및 상기 비표시 영역에 구비되며 상기 화소들을 초기화하기 위한 전압을 인가하고 상기 내장 회로부와 중첩하는 초기화 배선; 을 포함하는, 유기 발광 표시 장치를 개시한다.
본 실시예에 있어서 상기 초기화 배선은 상기 내장 회로부와 완전히 중첩할 수 있다.
본 실시예에 있어서 상기 초기화 배선은 상기 화소들에 포함된 화소 전극과 동일한 층에 구비될 수 있다.
본 실시예에 있어서 상기 초기화 배선은 투명도전성산화물 물질을 포함할 수 있다.
본 실시예에 있어서 상기 비표시 영역의 외곽 가장자리를 둘러싸도록 구비된 실재; 상기 실재와 상기 내장회로부 사이에 구비되며 상기 화소들로 전원을 인가하는 전원 배선;을 더 포함할 수 있다.
본 실시예에 있어서 상기 초기화 배선은 상기 내장 회로부와 일부가 중첩할 수 있다.
본 실시예에 있어서 상기 초기화 배선은 상기 전원 배선과 동일한 층에 구비되는 하부층 및 상기 하부층과 컨택 구조로 연결되며 상기 화소들에 포함된 화소 전극과 동일한 층에 구비되는 상부층을 포함하여 복층으로 이루어질 수 있다.
본 실시예에 있어서 상기 하부층은 상기 상부층과 완전히 중첩되며, 상기 하부층의 너비 방향의 폭은 상기 상부층의 너비 방향의 폭보다 좁을 수 있다.
본 실시예에 있어서 상기 상부층은 투명도전성산화물 물질을 포함하고 상기 하부층은 금속 물질을 포함할 수 있다.
본 실시예에 있어서 상기 내장 회로부 및 상기 초기화 배선은 상기 표시 영역의 서로 마주보는양 쪽 가장자리에 대칭적으로 배치될 수 있다.
본 실시예에 있어서 상기 내장 회로부는 스캔 드라이버 및 에미션 드라이버 중 적어도 하나 이상을 구비할 수 있다.
본 발명의 다른 실시예는 화상을 표시하는 표시 영역 및 상기 표시 영역 주변의 비표시 영역으로 구획된 기판을 제공하는 단계; 상기 기판 상의 상기 표시 영역에 화소 회로들을 형성하고, 상기 기판 상의상기 비표시영역에 내장 회로부를 형성하는 단계; 상기 화소 회로들과 상기 내장 회로부를 덮도록 절연막을 형성하는 단계; 상기 절연막 상의 상기 표시 영역에 상기 화소 회로들과 연결되는 화소 전극들을 형성하고, 상기 절연막 상의 상기 비표시 영역에 상기 내장 회로부와 중첩하는 초기화 배선을 형성하는 단계; 상기 화소 전극들 상에 유기 발광층들을 형성하고 상기 유기 발광층 상에 대향 전극을 형성하는 단계; 를 포함하는, 유기 발광 표시 장치의 제조 방법을 개시한다.
본 실시예에 있어서 상기 초기화 배선은 상기 내장 회로부와 완전히 중첩되도록 형성하고, 상기 화소 전극들 및 상기 초기화 배선은 투명도전성산화물 물질을 포함할 수 있다.
본 실시예에 있어서 상기 비표시 영역의 외곽 가장자리를 둘러싸도록 실재를 형성하는 단계; 를 더 포함하고, 상기 내장 회로부를 형성하는 단계는 상기 실재와 상기 내장 회로부 사이에 전원 배선을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서 상기 초기화 배선은 하부층 및 상부층을 포함하고, 상기 전원 배선을 형성하는 단계는 상기 내장 회로부와 상기 표시 영역 사이에 상기 전원 배선과 동일한 층에 구비되는 하부층을 형성하는 단계; 를 더 포함하고,상기 초기화 배선을 형성하는 단계는 상기 하부층과 컨택 구조로 연결되며 상기 화소 전극들과 동일한 층에 구비되는 상부층을 형성하는 단계일 수 있다.
본 실시예에 있어서 상기 상부층은 상기 내장 회로부와 일부가 중첩되도록 형성하고, 상기 화소 전극들 및 상기 상부층은 투명도전성산화물 물질을 포함하며 상기 하부층은 금속 물질을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 유기 발광 표시 장치 및 그의 제조 방법에 의하면 데드 스페이스(dead space)가 축소되는 효과가 있다.
도 1은 본 발명의 일 실시예에 관한 유기 발광 표시 장치의 일부분을 개략적으로 도시한 평면도이다.
도 2는 도 1의 화소와 배선의 연결관계를 나타낸 회로도이다.
도 3은 도 2의 Ⅲ의 일부분을 보다 구체적으로 나타낸 회로도이다.
도 4는 도 1의 Ⅳ-Ⅳ선을 따라 절취한 단면도이다.
도 5 내지 도 8은 도 4의 제조 방법을 순차적으로 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 의한 유기 발광 표시 장치의 단면도이다.
도 10 내지 도 13은 도 9의 제조 방법을 순차적으로 도시한 단면도이다.
도 14는 본 발명의 비교예에 의한 유기 발광 표시 장치의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 배선을 설명할 때 너비 방향과 길이 방향이라는 용어를 사용할 수 있다. 여기서 너비 방향이란, 배선이 연장되는 방향에 수직으로 교차하는 방향을 의미하며, 길이 방향이란 배선이 연장되는 방향에 평행한 방향을 의미한다.
도 1은 본 발명의 일 실시예에 관한 유기 발광 표시 장치의 일부분을 개략적으로 도시한 평면도이다.
본 발명의 일 실시예에 의한 유기 발광 표시 장치는 화소들이 구비되는 하부 기판(100), 하부 기판을 밀봉하기 위한 상부 기판 및 하부 기판과 상부 기판을 접착하는 실재(seal)를 포함한다. 도 1은 본 발명의 일 실시예에 관한 유기 발광 표시장치의 하부 기판(100)을 개략적으로 도시한 평면도이다.
하부 기판(100)은 표시 영역(DA)과 표시 영역(DA) 주변의 비표시 영역(NDA)으로 구획된다.
표시 영역(DA)은 화소들이 배치되어 화상을 표시하는 영역이다. 각각의 화소는 광을 방출하는 유기 발광 소자(organic light emitting diode: OLED) 및 유기 발광 소자를 구동하기 위한 화소 회로를 포함한다. 화소 회로는 복수개의 박막 트랜지스터 및 적어도 하나 이상의 커패시터를 포함한다. 화소 회로에 대한 자세한 설명은 도 2 및 도 3을 참조하여 추후에 기술하기로 한다.
비표시 영역(NDA)은 화상을 표시하지 않는 데드 스페이스(dead space)이다. 비표시 영역(NDA)에는 실재(300), 전원 배선(106c), 내장 회로부(SE) 및 초기화 배선(112a)이 배치된다. 이하에서는 비표시 영역(NDA) 중 표시 영역(DA)에 가까운 부분은 안쪽이라 지칭하고, 표시 영역(DA)에서 먼 부분은 바깥쪽이라 지칭한다. 이하에서는 바깥쪽 비표시 영역(NDA)부터 안쪽 비표시 영역(NDA)까지 순차적으로 구비된 구성에 대하여 설명한다.
비표시 영역(NDA)의 가장 바깥쪽에 구비되며 비표시 영역(NDA)의 최외각을 정의하는 라인은 컷팅 라인(CL)이다. 하부 기판(100)은 모 기판(mother substrate)에 복수 개 제조된 후 컷팅하여 개별적으로 분리하기 때문에 컷팅 라인(CL)이 존재한다. 컷팅 라인(CL)의 안쪽으로는 실재(300)가 구비된다.
실재(300)는 비표시 영역(NDA)의 외곽 가장자리를 폐곡선으로 둘러싸도록 구비된다. 실재(300)는 외부의 수분이나 이물이 하부 기판으로 침투하는 것을 방지하기 위해 하부 기판(100)과 상부 기판을 접합하여 하부 기판(100)을 밀봉하는 역할을 한다. 실재(300) 안쪽으로는 전원 배선(106c)이 구비된다.
전원 배선(106c)은 화소들의 대향 전극으로 전원을 전달하는 배선이다. 예를 들어 대향 전극은 캐소드일 수 있으며 이 때 전원 배선(106c)은 저전위 전압을 대향 전극으로 전달한다. 전압 강하를 방지하기 위하여 전원 배선(106c)은 너비 방향의 폭이 넓고, 대향 전극과 가까운 거리에 대향 전극과 전기적으로 연결될 수 있는 부분이 충분하도록 구비될 수 있다. 예를 들어 전원 배선(106c)은 표시 영역(DA)의 주변을 둘러싸도록 구비된다. 전원 배선(106c)은 접속부(112b)를 통해 대향 전극과 연결된다. 접속부(112b)는 서로 다른 층에 구비된 전원 배선(106c)과 대향 전극을 연결하는 컨택 역할을 하며, 접속부(112b)는 후술할 내장 회로부(SE)와 중첩될 수 있다. 전압 강하를 방지하기 위하여 접속부(112b)는 넓은 면적에 걸쳐 구비되며, 전원 배선(106c)과 유사하게 표시 영역(DA)의 주변을 둘러싸도록 구비된다. 전원 배선(106c) 안쪽으로 내장 회로부(SE)가 구비된다.
내장 회로부(SE)는 화소들로 각종 신호를 전달하기 위한 회로들을 포함한다. 내장 회로부(SE)는 복수개의 박막 트랜지스터 및 배선들을 포함할 수 있다. 예를 들어 내장 회로부(SE)는 스캔 드라이버(scan driver) 및 에미션 드라이버(emission driver) 중 적어도 하나 이상을 포함하며 이들을 연결하는 배선을 포함한다. 스캔 드라이버는 화소에 포함된 스캔 박막 트랜지스터를 턴 온 시키기 위하여 스캔 라인을 통해 스캔 신호를 전달한다. 에미션 드라이버는 화소에 포함된 에미션 박막 트랜지스터를 턴 온 시키기 위한 에미션 라인을 통해 에미션 신호를 전달한다. 내장 회로부(SE)는 표시 영역을 기준으로 서로 마주보는 양쪽에 대칭적으로 배치된다.
초기화 배선(112a)은 내장 회로부(SE)와 중첩되도록 구비된다. 상세하게, 초기화 배선(112a)은 내장 회로부(SE)와 완전히 중첩되도록 구비된다. 초기화 배선(112a)은 화소들을 초기화하기 위한 전압을 각 화소들로 전달하기 위한 배선이다. 초기화 전압을 통한 화소들의 초기화 동작에 대해서는 도 3을 참조하여 추후에 상세히 설명하기로 한다. 내장 회로부와 중첩되도록 하기 위하여 초기화 배선(112a)은 화소 전극과 동일한 층에 구비된다. 내장 회로부(SE)는 주로 박막 트랜지스터로 이루어지는데, 이러한 박막 트랜지스터를 덮는 절연막이 구비되고, 절연막 상에 초기화 배선(112a)을 구비함으로써 내장 회로부(SE)와 초기화 배선(112a)의 레이어를 달리하여 양자를 중첩되게 배치할 수 있다. 이와 같이 내장 회로부(SE)와 초기화 배선(112a)을 서로 중첩되게 구비함으로써, 데드 스페이스를 줄이고 한정된 하부 기판(100)의 면적 상에서 표시 영역(DA)을 보다 넓게 구현할 수 있다. 이에 따라 대면적 화면 및 좁은 베젤(narrow bezel)을 실현하여 고객의 요구에 맞는 유기 발광 표시 장치를 실현할 수 있다. 또한, 본 발명의 일 실시예에 의하면 접속부(112b)에 의해 덮이지 않은 내장 회로부(SE)의 부분은 초기화 배선(112a)으로 덮여 있어 내장 회로부(SE)를 외부의 충격이나 정전기로부터 보호할 수 있는 효과가 있다.
도 2는 도 1의 화소와 배선의 연결관계를 나타낸 회로도이다.
화소 회로(PC)는 내장 회로부(SE)의 스캔 드라이버 및 에미션 드라이버와 연결되어 스캔 신호(S[n], S[n-1]) 및 에미션 신호(EM[n])를 전달받는다. 또한 화소 회로(PC)는 초기화 배선(112a)과 연결되어 초기화 전압(Vinit)을 인가받는다. 그 외에도 화소 회로(PC)는 유기 발광 소자(OLED)를 구동하기 위하여 데이터 배선으로부터 데이터 전압(Vdata)을 인가받고, 제1전원 배선으로부터 제1전원(ELvdd)을 인가받는다. 유기 발광 소자(OLED)의 일단은 화소 회로(PC)와 연결되며, 유기 발광 소자(OLED)의 타단은 전술한 전원 배선(106c)과 연결되어 저전위 전압, 예를 들어 제2전원(ELvss), 을 인가받는다. 여기서 제1전원(ELvdd)은 포지티브 전압을 가지며, 제2전원은 기저(GND) 전압 또는 네가티브 전압(ELvss)일 수 있다.
도 3은 도 2의 Ⅲ의 일부분을 보다 구체적으로 나타낸 회로도이다.
도 3은 초기화 전압을 역할을 설명하기 위하여 화소 회로(PC)의 일부분(Ⅲ)을 나타낸 것이다. 도 3에서는 6개의 박막 트랜지스터만이 도시되어 있으나, 화소 회로는 이외에 추가의 박막 트랜지스터를 더 포함할 수 있고, 적어도 하나 이상의 커패시터를 더 포함할 수 있다. 도 3에서는 초기화 전압을 역할을 설명하는데 필요한 최소한의 박막 트랜지스터만을 도시한 것이며, 화소 회로(PC)는 이에 한정되지 않고 다양한 형태로 구현할 수 있다.
제1박막 트랜지스터(T1)는 게이트단이 n번째 스캔 신호(S[n])를 공급하는 라인에 연결되고, 제1단이 데이터 전압(Vdata)을 공급하는 배선에 연결되고 제2단이 제1노드(N1)에 연결된다. 제2박막 트랜지스터(T2)는 게이트단이 제3박막 트랜지스터(T3)와 연결되고, 제1단이 제1노드(N1)에, 제2단이 제3노드(N3)에 연결된다. 제3박막 트랜지스터(T3)는 게이트단이 n-1번째 스캔 신호(S[n-1])를 공급하는 라인에 연결되고 제1단이 초기화 배선(112a)에 연결되며 제2단이 제2노드(N2)에 연결된다. 제4박막 트랜지스터(T4)는 게이트단이 n번째 스캔 신호(S[n])를 공급하는 라인에 연결되고, 제1단이 제3노드(N3)에 연결되고 제2단이 제2노드(N2)에 연결된다. 제5박막 트랜지스터(T5)는 게이트단이 n번째 에미션 신호(EM[n])를 공급하는 라인에 연결되고, 제1단이 제1전원(ELvdd)을 공급하는 배선에 연결되고 제2단이 제1노드(N1)에 연결된다. 제6박막 트랜지스터(T6)는 게이트단이 n번째 에미션 신호(EM[n])를 공급하는 라인에 연결되고, 제1단이 제3노드(N3)에 연결되고 제2단이 유기 발광 소자(OLED)와 연결된다.
구동 방법을 간략히 살펴보면, n-1번째 스캔 신호(S[n-1])가 인가되어 제3박막 트랜지스터(T3)가 턴 온되면 초기화 전압(Vinit)이 제2노드(N2)로 인가된다. 초기화 전압(Vinit)은 네가티브 전압, 즉 저전위 전압이므로 제2노드(N2)는 저전위를 가지게 된다. 예를 들어 초기화 전압(Vinit)은 약 -1 내지 -4V를 가질 수 있다.
다음으로 n번째 스캔신호(S[n])가 인가되어 제1박막 트랜지스터(T1) 및 제4박막 트랜지스터(T4)가 턴 온되어 데이터 전압(Vdata)이 제2박막 트랜지스터(T2)로 인가된다. 데이터 전압(Vdata)은 포지티브 전압이고 적어도 초기화 전압(Vinit)보다 고전위 전압이다. 예를 들어 데이터 전압(Vdata)은 약 2 내지 7V를 가질 수 있다. 이에 따라 제2박막 트랜지스터(T2)가 다이오드 연결(diode connection) 되게 되고 제2박막 트랜지스터(T2)의 문턱 전압 편차를 보상할 수 있게 된다.
이와 같이 초기화 전압(Vinit)은 데이터 전압(Vdata)보다 낮은 전위를 가져 구동 박막 트랜지스터의 문턱 전압 편차를 보상할 수 있게 해 주는 역할을 한다. 초기화 전압(Vinit)은 유기 발광 표시 장치가 균일한 화상을 표시할 수 있게 해 준다. 만약, 초기화 전압(Vinit)이 존재하지 않는다면, 플로팅된 제2노드(N2)가 데이터 전압(Vdata) 보다 높은 전위를 가질 수 있을 것이고 그 경우 문턱 전압 보상이 정상적으로 이루어지지 않아 유기 발광 표시 장치가 균일한 화상을 표시할 수 없게 된다. 이렇게 화소를 초기화 하는 초기화 전압(Vinit)을 전달하는 초기화 배선(112a)은 제1전원을 전달하는 제1전원 배선이나, 제2전원을 전달하는 전원 배선과 인가 위치나 전위 면에서 구별된다.
도 4는 도 1의 Ⅳ-Ⅳ선을 따라 절취한 단면도이다. 도 5 내지 도 8은 도 4의 하부 기판(100) 제조 방법을 순차적으로 도시한 단면도이다. 이하에서는 도 4와 도 5 내지 도 8을 참조하여 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 제조 방법을 상세히 설명한다.
먼저, 기판(substrate)(10)을 준비한다. 기판(10)은 하부 기판(100) 전체를 지지하고 강성을 유지시키는 역할을 한다. 기판(10)은 상면(上面) 평탄하며 투명한 절연 물질로 이루어질 수 있다. 예를 들어 기판(10)은, 유리(glass)로 이루어질 수 있다. 그러나, 본 발명의 일 실시예는 이에 한정되지 않고 기판(10)은 예컨대, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate)와 같은 플라스틱 재질로 이루어질 수도 있다. 한편, 기판(10)은 예컨대 금속, 탄소 섬유와 같은 불투명한 재질로 이루어 질 수도 있으며, 플렉서블 표시 장치를 구현하기 위해 기판(10)은 예컨대 폴리이미드(PI) 필름과 같은 가요성 재질의 플라스틱으로 이루어 질 수도 있다.
기판(10)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)으로 구획된다. 비표시 영역(NDA)은 컷팅 라인(CL)에 구비된 바깥쪽에서부터 표시 영역(DA)이 구비된 안쪽으로 실링부(CS), 전원 배선부(VS), 내장 회로부(SE)로 구획된다.
버퍼막(101)(buffer layer)은 상면을 평활하게 하며 불순물의 침투를 차단한다. 버퍼막(101)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있으며, 다양한 증착 방법을 통해 형성할 수 있다. 버퍼막(101)은 필요에 따라 생략할 수 있다.
버퍼막(101) 상의 표시 영역(DA)에는 화소 회로들이 형성된다. 이와 동시에 버퍼막(101) 상의 비표시 영역(NDA) 중 내장 회로부(SE)에는 스캔 드라이버 및 에미션 드라이버가 형성된다. 화소 회로는 적어도 하나의 박막 트랜지스터를 포함한다. 스캔 드라이버 및 에미션 드라이버도 적어도 하나의 박막 트랜지스터를 포함한다. 도시되지 않았으나, 화소 회로, 스캔 드라이버 및 에미션 드라이버는 적어도 하나의 커패시터를 더 포함할 수 있다.
한편, 도 4에서는 박막 트랜지스터(TFT)가 활성층(102), 게이트 전극(104), 및 소스/드레인 전극(106a, 106b)을 순차적으로 포함하는 탑 게이트 타입(top gate type)인 경우를 도시하였으나, 본 발명은 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막 트랜지스터(TFT)가 채용될 수 있다. 이하에서는, 화소 회로에 포함된 하나의 박막 트랜지스터의 구조에 대해 대표적으로 설명하기로 하며, 화소 회로에 포함된 다른 박막 트랜지스터, 스캔 드라이버 및 에미션 드라이버에 포함된 박막 트랜지스터의 구조는 동일하므로 중복되는 설명은 생략한다.
활성층(102)(active layer)은 버퍼막(101) 상에 형성된다. 활성층(102)은 반도체 물질을 포함하며, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않고 활성층(102)이 예컨대, G-I-Z-O[(In2O3)a(Ga2O3)b(ZnO)c](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체 물질을 포함할 수 있다. 활성층(102)은 GIZO 외에도 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다. 활성층(102)은 소스 전극(106a) 및 드레인 전극(106b)이 각각 접촉하는 소스 영역 및 드레인 영역과, 그 사이에 위치하는 채널 영역을 포함한다. 활성층(102)이 비정질 실리콘 또는 다결정 실리콘을 포함하는 경우, 필요에 따라 소스 영역 및 드레인 영역에는 불순물이 도핑될 수 있다.
게이트 절연막(103)(gate insulating layer)은 활성층(102) 상에 형성되며, 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(103)은 활성층(102) 및 게이트 전극(104)을 절연하는 역할을 한다.
게이트 전극(104)은 게이트 절연막(103)의 상부에 형성된다. 게이트 전극(104)은 박막 트랜지스터에 온/오프 신호를 인가하는 게이트 라인(미도시)와 연결되어 있다. 게이트 전극(104)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
게이트 전극(104) 상에는 층간 절연막(105)(inter layer dielectric)이 형성된다. 층간 절연막(105)은 소스 전극(106a) 및 드레인 전극(106b)과 게이트 전극(104)을 절연하는 역할을 한다. 층간 절연막(105)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
소스 전극(106a) 및 드레인 전극(106b)은 층간 절연막(105) 상에 형성된다. 예컨대 소스 전극(106a) 및 드레인 전극(106b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 소스 전극(106a) 및 드레인 전극(106b)은 층간 절연막(105)과 게이트 절연막(103)에 형성된 컨택홀을 통해 활성층(102)의 소스 영역 및 드레인 영역과 각각 접촉한다.
한편, 비표시 영역(NDA)의 전원 배선부(VS) 상에는 전원 배선(106c)이 형성된다. 여기서 전원 배선(106c)은 박막 트랜지스터(TFT)의 소스 전극(106a) 및 드레인 전극(106b)과 동일한 층에 동일한 물질로 형성된다. 전원 배선(106c)은 저전위 전압인 제2전원을 유기 발광 소자(OLED)의 대향 전극(115)으로 전달한다. 전원 배선(106c)은 배선 저항을 줄이기 위해 저항이 작은 금속으로 이루어지고 너비 방향의 폭이 넓게 형성되어 전압 강하가 방지된다.
도 4에 도시된 표시 영역(DA)에 배치된 화소 회로의 박막 트랜지스터(TFT)는 도 3의 제6박막 트랜지스터(T6)에 대응하는 것으로써, 소스 전극(106a) 및 드레인 전극(106b) 중 하나가 유기 발광 소자와 컨택하고 있다.
다음으로, 이러한 박막 트랜지스터(TFT)들 및 전원 배선(106c)을 덮도록 절연막(107)이 형성된다. 예를 들어 절연막(107)은 표시 영역(DA) 및 비표시 영역(NDA) 전체를 덮는 보호막(107a) 및 보호막(107a) 상에 구비되며 표시 영역(DA)과 비표시 영역(NDA) 중 내장 회로부(SE)를 덮는 평탄화막(107b)을 포함할 수 있다. 보호막(107a)은 아래쪽의 배선 및 회로들을 보호하는 역할을 한다. 평탄화막(107b)은 박막 트랜지스터(TFT)로부터 비롯된 단차를 해소하고 상면을 평탄하게 하여, 하부 요철에 의해 유기 발광 소자(OLED)에 불량이 발생하는 것을 방지한다. 이러한 보호막(107a) 및 편탄화막(107b)은 무기 물질 및/또는 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 한편, 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 보호막(107a) 및 평탄화막(107b)은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다.
다음으로 평탄화막(107b) 상에 초기화 배선(112a) 및 유기 발광 소자(OLED)를 형성한다.
상세히, 유기 발광 소자(OLED)는 화소 전극(111), 이에 대향되는 대향 전극(115) 및 양 전극 사이에 개재되는 중간층(113)을 포함한다. 유기 발광 소자(OLED)의 발광 방향에 따라, 표시 장치는 배면 발광 타입(bottom emission type), 전면 발광 타입(top emission type) 및 양면 발광 타입(dual emission type) 등으로 구별되는데, 배면 발광 타입에서는 화소 전극(111)이 광투과 전극으로 구비되고 대향 전극(115)은 반사 전극으로 구비된다. 전면 발광 타입에서는 화소 전극(111)이 반사 전극으로 구비되고 대향 전극(115)이 반투과 전극으로 구비된다. 양면 발광 타입에서는 화소 전극(111) 및 대향 전극(115)이 모두 광을 투과하는 전극으로 구비된다.
화소 전극(111)은 각 화소에 대응하는 아일랜드 형태로 패터닝되어 형성될 수 있다. 또한 화소 전극(111)은 화소 회로에 포함된 박막 트랜지스터(TFT)와 절연막(107)의 홀을 통해 컨택하도록 형성한다. 화소 전극(111)이 애노드로 기능하는 경우, 일함수가 높은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zinc oxide: AZO)과 같은 투명도전성산화물을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.
초기화 배선(112a)은 화소 전극(111)과 동일한 층에 동일한 물질로 형성되므로, 초기화 배선(112a)은 평탄화막(107b) 상에 형성되고, 상술한 투명도전성산화물을 포함할 수 있다. 한편, 초기화 배선(112a)은 내장 회로부(SE)와 완전히 중첩하도록 형성된다. 초기화 배선(112a)은 표시 영역(DA)의 박막 트랜지스터와 연결되어야 하므로, 내장 회로부(SE) 중에서도 표시 영역(DA)과 가까운 쪽에 형성된다. 도 4에는 도시되지 않았으나, 초기화 배선(112a)은 표시 영역(DA)에 구비된 박막 트랜지스터 중 도 3의 제3박막 트랜지스터(T3)에 대응하는 박막 트랜지스터의 제1단과 컨택한다.
한편, 평탄화막(107b) 상에는 전원 배선(106a)과 유기 발광 소자(OLED)의 대향 전극(115)을 연결하기 위한 접속부(112b)가 더 구비된다. 접속부(112b)는 전원 배선(106c)과 표시 영역(DA)의 대향 전극(115)을 연결해야 하므로 내장 회로부(SE) 중에서도 전원 배선부(VS)와 가까운 쪽에 형성된다. 전원 배선(106c)은 보호막(107a) 하부에 배치되어 있으므로, 전원 배선(106c)의 일부를 노출하는 개구부가 보호막(107a) 및 평탄화막(107b)에 형성된다. 접속부(112b)는 개구부를 통해 노출된 전원 배선(106c)과 대향 전극(115)을 연결하기 위해 내장 회로부(VS)의 일부와 중첩되도록 평탄화막(107b) 상에 형성된다. 접속부(112b)는 화소 전극(111) 및 초기화 배선(112a)과 동시에 형성될 수 있고, 상술한 투명도전성산화물을 포함할 수 있다.
다음으로, 내장 회로부(SE) 및 표시 영역(DA)을 덮도록 화소 정의막(109)이 형성된다. 화소 정의막(109)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(109) 중에서 내장 회로부에 대응하는 부분에는 접속부(112b)의 일부를 노출하기 위한 개구부도 형성된다. 이 개구부를 통해 노출된 접속부(112b)를 통해 대향 전극(115)이 접속하게 된다. 화소 정의막(109) 중에서 표시 영역(DA)의 발광 영역에 대응하는 부분에는 소정의 개구부가 형성된다. 적어도 이 개구부로 한정된 영역에는 중간층(113)이 형성된다.
중간층(113)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 하부 전극(109a)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 상부 전극(112)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
한편, 상술한 실시예에서는 각 화소 별로 별도의 유기 발광층이 형성된 경우를 예로 도시하였다. 이 경우에는 화소 별로 적색, 녹색 및 청색의 광을 각각 방출할 수 있으며, 적색, 녹색 및 청색의 광을 방출하는 화소 그룹이 하나의 단위 화소를 이룰 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 유기 발광층이 화소 전체에 공통으로 형성될 수 있다. 예를 들어, 적색, 녹색, 및 청색의 광을 방출하는 복수의 유기 발광층이 수직으로 적층되거나 혼합되어 형성되어 백색광을 방출할 수 있다. 물론, 백색광을 방출하기 위한 색의 조합은 상술한 바에 한정되지 않는다. 한편, 이 경우 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나 컬러필터가 별도로 구비될 수 있다.
다음으로, 적어도 표시 영역(DA) 전체를 덮도록 대향 전극(115)이 형성된다. 대향 전극(115)은 도전성 무기 물질로 이루어질 수 있다. 대향 전극(115)이 캐소드로 기능하는 경우 일함수가 작은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag 등으로 형성할 수 있다. 대향 전극(115)은 화상이 구현되는 표시 영역(DA) 전체에 걸쳐 공통 전극으로 형성될 수 있다. 이 때, 대향 전극(115)은 중간층(113)에 손상을 가하지 않는 증발(evaporation) 공정으로 형성할 수 있다. 한편, 화소 전극(111)과 대향 전극(115)은 그 극성이 서로 반대가 되어도 무방하다. 한편, 대향 전극(115)은 개구부를 통해 노출된 접속부(112b)와 접촉하여 제2전원을 공급받는다.
도시되지 않았으나, 대향 전극(115) 상에는 절연성 캡핑층이 더 형성될 수 있다. 절연성 캡핑층은 스퍼터링(sputtering) 공정이나 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 이용하여 봉지 박막을 형성할 때 대향 전극(115)의 일함수(work function)를 유지시켜 주고, 중간층(113)에 포함된 유기물이 손상을 막아줄 수 있다.
이와 같이 하부 기판(100)이 제조가 완료되면, 비표시 영역(NDA)의 외곽 가장자리를 둘러싸는 실링부(CS)에 실재(300)를 도포하고 상부 기판(200)과 하부 기판(100)을 합착함으로써, 유기 발광 표시 장치를 완성한다.
도 9는 본 발명의 다른 실시예에 의한 유기 발광 표시 장치의 단면도이다.
도 4의 실시예와 비교하여 도 9의 실시예는 초기화 배선(112a)이 내장 회로부(SE)와 완전히 중첩하지 않고 일부만 중첩하고, 초기화 배선(112a)이 상부층(1122a) 및 하부층(1121a)으로 나누어 구성되어 있는 점이 상이하다. 도 10 내지 도 13은 도 9의 제조 방법을 순차적으로 도시한 단면도이다. 이하에서는 도 9와 도 10 내지 도 13을 참조하여 본 발명의 다른 실시예에 의한 유기 발광 표시 장치의 제조 방법을 상세히 설명한다.
기판(10)을 준비하는 과정부터 층간 절연막(105)을 형성하는 과정까지는 도 4의 실시예에서 설명했던 과정과 동일하므로 중복되는 설명은 생략한다. 이하에서는, 박막 트랜지스터(TFT)의 소스 전극(106a) 및 드레인 전극(106b)과, 전원 배선(106c) 및 초기화 배선(112a)의 하부층(1121a)을 형성하는 과정부터 설명하기로 한다.
박막 트랜지스터(TFT)의 소스 전극(106a) 및 드레인 전극(106b)은 층간 절연막(105) 상에 형성된다. 예컨대 소스 전극(106a) 및 드레인 전극(106b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
전원 배선부(SE)의 층간 절연막(105) 상에는 전원 배선(106c)이 형성된다. 여기서 전원 배선(106c)은 박막 트랜지스터의 소스 전극(106a) 및 드레인 전극(106b)과 동일한 층에 동일한 물질로 형성된다. 전원 배선(106c)은 저전위 전압인 제2전원을 유기 발광 소자(OLED)의 대향 전극(115)으로 전달한다. 전원 배선(106c)은 배선 저항을 줄이기 위해 저항이 작은 금속으로 이루어지고 너비 방향의 폭이 넓게 형성되어 전압 강하가 방지된다.
그리고, 내장 회로부(SE)와 표시 영역(DA) 사이의 초기화 배선부(VI) 상에는 초기화 배선(112a)의 하부층(1121a)이 형성된다. 도 9의 실시예에서는 초기화 배선(112a)이 하부층(1121a) 및 하부층(1121a)과 컨택하는 상부층(1122a)을 포함한다. 하부층(1121a) 은 소스/ 드레인 전극(106a, 106b) 및 전원 배선(106c)과 동일한 층에 동일한 물질로 형성되기 때문에, 초기화 배선(106c)이 내장 회로부(SE)와 완전히 중첩하지 않고 일부만 중첩할 수 밖에 없게 된다. 하지만, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 저저항 도전 물질로 이루어진 하부층(1121a)이 초기화 배선(112a)의 일부로 존재하기 때문에, 도 4의 실시에에 개시된 투명도전성산화물만으로 이루어진 초기화 배선(112a)에 비하여 배선 저항이 낮아지는 효과가 있다.
다음으로, 보호막(107a) 및 평탄화막(107b)을 형성하는 과정은 도 4의 실시예에서 설명한 바와 동일하므로 중복되는 설명은 생략한다.
그리고, 평탄화막(107b) 상에 초기화 배선(112a)의 상부층(1122a), 유기 발광 소자의 화소 전극(111) 및 접속부(112b)를 형성한다.
화소 전극(111)은 화소 회로에 포함된 박막 트랜지스터와 절연막(107)의 홀을 통해 컨택하도록 형성한다. 화소 전극(111)이 애노드로 기능하는 경우, 일함수가 높은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zinc oxide: AZO)과 같은 투명도전성산화물을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.
한편, 평탄화막(107b) 상에는 전원 배선(106c)과 유기 발광 소자의 대향 전극(115)을 연결하기 위한 접속부(112b)가 더 구비된다. 접속부(112b)는 전원 배선(106c)과 표시 영역의 대향 전극(115)을 연결해야 하므로 내장 회로부 (SE)중에서도 전원 배선부(VS)와 가까운 쪽에 형성된다. 전원 배선(106c)은 보호막 (107a)하부에 배치되어 있으므로, 전원 배선(106c)의 일부를 노출하는 개구부가 보호막(107a) 및 평탄화막(107b)에 형성된다. 접속부(112b)는 개구부를 통해 노출된 전원 배선(106c)과 대향 전극(115)을 연결하기 위해 내장 회로부(SE)의 일부와 중첩되도록 평탄화막(107b) 상에 형성된다. 접속부(112b)는 화소 전극(111) 및 초기화 배선(112a)과 동시에 형성될 수 있고, 상술한 투명도전성산화물로 이루어질 수 있다.
초기화 배선(112a)의 상부층(1122a)은 화소 전극(111)과 동일한 층에 동일한 물질로 형성되므로, 평탄화막(107b) 상에 형성되고, 상술한 투명도전성산화물로 이루어질 수 있다. 한편, 상부층(1122a)은 일부가 내장 회로부(SE)와 중첩되고, 일부는 초기화 배선부(VI)에 배치되도록 형성된다. 초기화 배선부(VI)에 배치된 상부층(1122a)의 부분은 하부층(1121a)과 절연막(107)의 홀을 통해 컨택한다. 한편, 도시되지 않았으나, 초기화 배선(112a)의 상부층(1122a) 또는 하부층(1121a)은 표시 영역(DA)의 박막 트랜지스터와 연결되고, 예를 들어, 표시 영역(DA)에 구비된 박막 트랜지스터 중 도 3의 제3박막 트랜지스터(T3)에 대응하는 박막 트랜지스터의 제1단과 컨택할 수 있다.
초기화 배선(112a)의 하부층(1121a)은 상부층(1122a)과 완전히 중첩한다. 또한, 하부층(1121a)의 너비 방향의 폭은 상부층(1122a)의 너비 방향의 폭보다 좁은 것을 특징으로 한다. 그래야만, 비표시 영역(NDA)에서 초기화 배선부(VI)가 차지하는 공간을 최대한 줄일 수 있고 결과적으로 데드 스페이스를 축소할 수 있기 때문이다.
본 발명의 일 실시예들에 의하면, 초기화 배선(112a)이 내장 회로부(SE)와 중첩되도록 배치함으로써, 초기화 배선(112a)이 내장 회로부(SE)와 표시 영역(DA) 사이에 배치되어 별도의 공간을 차지하던 비교예에 비하여 비표시 영역(NDA)의 면적이 감소하는 효과가 있다. 도 14의 비교예의 경우, 초기화 배선(112d)은 전원 배선 및 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 배치된다. 따라서, 초기화 배선부(112d)가 차지하는 공간이 넓다.
실험에 따라 비교예에 비해 도 4의 실시예의 경우 데드 스페이스가 약 10% 이상 감소하는 효과가 있다. 한편, 도 9의 실시예의 경우 초기화 배선(112a)이 상부층(1122a) 및 상부층(1122a)과 컨택하는 하부층(1121a)으로 이루어지고, 하부층(1121a)은 저저항 금속 물질로 이루어짐으로써 도 4의 실시예에 비하여 초기화 배선의 저항이 낮아지는 효과가 있다.
한편, 본 발명의 일 실시예에서는 하부 기판을 밀봉할 때 실재 및 상부 기판을 사용하였으나, 이는 예시적인 것으로서 유기막 및/또는 무기막으로 이루어진 봉지 박막 구조를 채용할 수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
106c: 전원 배선
112a: 초기화 배선

Claims (26)

  1. 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하는 기판;
    상기 표시 영역에 위치하고, 제1전극, 상기 제1전극 상에 위치하며 제1발광층을 포함하는 제1중간층, 및 상기 제1중간층 상에 위치하는 제2전극을 포함하는 화소;
    상기 표시 영역에 위치하고, 게이트단, 제1신호를 공급받는 제1단, 및 상기 제1전극과 전기적으로 연결된 제2단을 포함하는 제2박막트랜지스터;
    상기 표시 영역에 위치하고, 게이트단, 상기 제2박막트랜지스터의 상기 게이트단에 연결된 제1단, 상기 제1신호와 다른 제2신호를 공급받는 제2단을 포함하는 제3박막트랜지스터;
    상기 표시 영역에 위치하고, 게이트단, 상기 제2박막트랜지스터의 상기 제1단에 연결된 제1단, 데이터신호를 공급받는 제2단을 포함하는 제1박막트랜지스터;
    상기 비표시 영역에 위치하고, 상기 제2전극에 연결되고, 상기 제2전극에 상기 제1신호 및 제2신호와 다른 제3신호를 전달하는 제1배선;
    상기 비표시 영역에 위치하고, 상기 제3박막트랜지스터의 상기 제2단에 연결된 제2배선; 및
    상기 비표시 영역에 위치하고, 제2발광층을 포함하며 상기 제2배선과 중첩하는 제2중간층;을 포함하는 유기 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제2배선은 상기 제1전극과 동일한 재료를 포함하는 유기 발광 표시 장치.
  3. 제1항에 있어서,
    상기 제2전극과 상기 제1배선을 연결하는 연결 배선을 더 포함하는 유기 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제2배선은 평면도 상에서 상기 연결 배선과 상기 화소 사이에 위치하는 유기 발광 표시 장치.
  5. 제3항에 있어서,
    상기 제1전극은 상기 연결 배선과 동일한 재료를 포함하는, 유기 발광 표시 장치.
  6. 제3항에 있어서,
    상기 제2전극은 상기 제2중간층을 커버하며 상기 비표시 영역으로 연장된, 유기 발광 표시 장치.
  7. 제6항에 있어서,
    상기 제2전극은 상기 연결 배선과 접촉하는, 유기 발광 표시 장치.
  8. 제1항에 있어서,
    상기 제1신호는 포지티브 전압인, 유기 발광 표시 장치.
  9. 제1항에 있어서,
    상기 제3신호는 그라운드 전압 또는 네가티브 전압인, 유기 발광 표시 장치.
  10. 제1항에 있어서,
    상기 제2신호는 상기 화소를 초기화하는 신호인, 유기 발광 표시 장치.
  11. 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하는 기판;
    상기 표시 영역에 위치하고, 제1전극, 상기 제1전극 상에 위치하며 제1발광층을 포함하는 제1중간층, 및 상기 제1중간층 상에 위치하는 제2전극을 포함하는 화소;
    상기 표시 영역에 위치하고, 게이트단, 제1신호를 공급받는 제1단, 및 상기 제1전극과 전기적으로 연결된 제2단을 포함하는 제2박막트랜지스터;
    상기 표시 영역에 위치하고, 게이트단, 상기 제2박막트랜지스터의 상기 게이트단에 연결된 제1단, 상기 제1신호와 다른 제2신호를 공급받는 제2단을 포함하는 제3박막트랜지스터;
    상기 표시 영역에 위치하고, 게이트단, 상기 제2박막트랜지스터의 상기 제1단에 연결된 제1단, 데이터신호를 공급받는 제2단을 포함하는 제1박막트랜지스터;
    상기 비표시 영역에 위치하고, 상기 제2전극에 연결되고, 상기 제2전극에 상기 제1신호 및 제2신호와 다른 제3신호를 전달하는 제1배선;
    상기 비표시 영역에 위치하고, 상기 제3박막트랜지스터의 상기 제2단에 연결되고, 상기 제1전극과 동일한 물질을 포함하는 제1층을 포함하는 제2배선; 및
    상기 비표시 영역에 위치하고, 제2발광층을 포함하며 상기 제2배선의 제1층과 중첩하는 제2중간층;을 포함하는 유기 발광 표시 장치.
  12. 제11항에 있어서,
    상기 제2배선은, 상기 기판과 상기 제1층 사이에 위치하는 제2층; 및
    상기 제2층과 상기 제1층 사이에 위치하는 절연막;을 더 포함하고,
    상기 제2층은 상기 절연막에 형성된 콘택홀을 통해 상기 제1층과 연결된, 유기 발광 표시 장치.
  13. 제12항에 있어서,
    상기 제2층은 상기 제1배선과 동일한 재료를 포함하는 유기 발광 표시 장치.
  14. 제12항에 있어서,
    상기 절연막은, 제1절연층과, 상기 제1절연층과 상기 제2층 사이에 위치하는 제2절연층을 가지고,
    상기 제2절연층은 상기 제1배선의 단부를 커버하는, 유기 발광 표시 장치.
  15. 제12항에 있어서,
    상기 제2중간층은 제2배선의 제2층과 중첩하는, 유기 발광 표시 장치.
  16. 제12항에 있어서,
    상기 제2전극과 상기 제1배선을 연결하는 연결 배선을 더 포함하는 유기 발광 표시 장치.
  17. 제16항에 있어서,
    상기 제2배선의 제1층은 평면도 상에서 상기 연결 배선과 상기 화소 사이에 위치하는 유기 발광 표시 장치.
  18. 삭제
  19. 제16항에 있어서,
    상기 제1전극은 상기 연결 배선과 동일한 재료를 포함하는 유기 발광 표시 장치.
  20. 제16항에 있어서,
    상기 제2전극은 상기 제2중간층을 커버하며 상기 비표시 영역으로 연장되고,
    상기 연장된 제2전극은 상기 연결 배선과 접촉하는, 유기 발광 표시 장치.
  21. 제3항에 있어서,
    상기 제1전극과 상기 제1 내지 제3 박막트랜지스터 사이에 배치된 절연막을 더 포함하고, 상기 제1전극 및 상기 제2배선의 적어도 일부는 상기 절연층의 상면과 접촉하는, 유기 발광 표시 장치.
  22. 제21항에 있어서,
    상기 연결 배선의 적어도 일부는 상기 절연막의 상면과 접촉하는, 유기 발광 표시 장치.
  23. 제16항에 있어서,
    상기 제1전극의 적어도 일부 및 상기 제2배선의 상기 제1층은 상기 절연막의 상면과 접촉하는, 유기 발광 표시 장치.
  24. 제23항에 있어서,
    상기 연결 배선의 적어도 일부는 상기 절연막의 상면과 접촉하는, 유기 발광 표시 장치.
  25. 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하는 기판;
    상기 표시 영역에 위치하고, 제1전극, 상기 제1전극 상에 위치하는 제1중간층, 및 상기 제1중간층 상에 위치하는 제2전극을 포함하는 화소;
    상기 표시 영역에 위치하고, 게이트단, 제1신호를 공급받는 제1단, 및 상기 제1전극과 전기적으로 연결된 제2단을 포함하는 제2박막트랜지스터;
    상기 표시 영역에 위치하고, 게이트단, 상기 제2박막트랜지스터의 상기 게이트단에 연결된 제1단, 상기 제1신호와 다른 제2신호를 공급받는 제2단을 포함하는 제3박막트랜지스터;
    상기 표시 영역에 위치하고, 게이트단, 상기 제2박막트랜지스터의 상기 제1단에 연결된 제1단, 데이터신호를 공급받는 제2단을 포함하는 제1박막트랜지스터;
    상기 비표시 영역에 위치하고, 상기 제2전극에 연결되고, 상기 제2전극에 상기 제1신호 및 제2신호와 다른 제3신호를 전달하는 제1배선;
    상기 비표시 영역에 위치하고, 상기 제3박막트랜지스터의 상기 제2단에 연결된 제2배선;
    상기 제1전극을 노출시키며 상기 표시 영역에 위치하는 제1부분과, 상기 제2배선과 중첩되며 상기 비표시 영역에 위치하는 제2부분을 포함하는 화소 정의막; 및
    상기 비표시 영역의 화소 정의막 상에 위치하는 제2중간층;을 포함하며,
    상기 제2전극은 상기 비표시 영역으로 연장되고,
    상기 제2중간층은 상기 제2전극과 상기 비표시 영역의 화소 정의막 사이에 위치하는, 유기 발광 표시 장치.
  26. 제25항에 있어서,
    상기 제1중간층은 제1발광층을 포함하고, 상기 제2중간층은 제2발광층을 포함하는, 유기 발광 표시 장치.


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