KR102670339B1 - 소스 드라이버 집적회로, 표시장치 및 그 데이터 처리방법 - Google Patents

소스 드라이버 집적회로, 표시장치 및 그 데이터 처리방법 Download PDF

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Abstract

본 발명은 소스 드라이버 집적회로 및 이를 포함하는 표시장치에 관한 것으로서, 본 소스 드라이버 집적회로는, 외부로부터의 신호에 따라, 하나의 영상 데이터로부터 미리 설정된 비트 수로 분할된 제1 및 제2영상 데이터를 순차적으로 입력 및 출력하며, 제1영상 데이터 또는 제2영상 데이터 중 하나의 비트 수에 매칭되는 사이즈의 저장공간을 갖는 제1래치; 제1래치로부터 제공된 제1영상 데이터를 입력 및 출력하는 제2래치; 제1래치로부터 제공된 제2영상 데이터와 제2래치로부터 제공된 제1영상 데이터를 결합시켜 아날로그 형태로 변환하는 디지털 아날로그 컨버터;를 포함한다. 이에 의해, 제1래치와 제2래치의 래치 또는 플립-플롭의 수를 감소시킴으로써, 소스 드라이버 집적회로의 크기를 감소시킬 수 있을 뿐만 아니라, 원가도 감소시킬 수 있다.

Description

소스 드라이버 집적회로, 표시장치 및 그 데이터 처리방법{SOURCE DRIVER INTEGRATED CIRCUIT, DISPLAY DEVICE AND DATA PROCESSING METHOD THEREOF}
본 실시예들은 소스 드라이버 집적회로, 표시장치 및 그 데이터 처리방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치는 다수의 데이터 라인과 다수의 게이트 라인이 배치되는 표시패널과, 다수의 데이터 라인으로 데이터 전압을 공급하는 소스 드라이버와, 다수의 게이트 라인으로 스캔 신호를 공급하는 게이트 드라이버와, 소스 드라이버 및 게이트 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다.
게이트 드라이버는 타이밍 컨트롤러로부터 제어신호를 제공받아 표시패널에 배치된 복수의 게이트 라인을 구동할 수 있다.
소스 드라이버는 다수의 집적회로를 포함할 수 있으며, 각 집적회로는 영상 데이터와, 각 집적회로의 동작 타이밍을 제어하는 신호를 타이밍 컨트롤러로부터 수신하여 데이터 구동을 수행한다.
타이밍 컨트롤러는 소스 드라이버의 각 집적회로들과 한 쌍의 데이터 배선을 통해 연결되어 있으며, 영상 데이터를 분할하여 한 쌍의 데이터 배선을 통해 소스 드라이버의 각 집적회로들에 제공하고 있다. 즉, 10 bit의 영상 데이터인 경우, 각 데이터 배선을 통해 5 bit씩 영상 데이터가 제공되도록 하고 있다. 이러한 기존의 구조에서는 5 bit씩 분할된 한 쌍의 영상 데이터를 각 데이터 배선을 통해 입력받은 다음, 소스 드라이버 집적회로에서 한 쌍의 영상 데이터를 다시 결합시켜 처리하고 있다.
이러한 점대점 방식의 데이터 전송은 EPI(Embedded clock Point-to-point Interface) 전송 프로토콜 방식에 기반하며, 데이터 배선 쌍을 통해 2.1GHz의 EPI 속도로 영상 데이터를 전송한다.
한편, 소스 드라이버의 집적회로들은 각 픽셀에 해당하는 수만큼 쉬프트 레지스터, 제1래치, 제2래치, 디지털 아날로그 컨버터, 출력 버퍼를 구비하고 있다. 여기서, 제1래치와 제2래치는 영상 데이터의 크기에 부합되는 사이즈의 래치 또는 플립-플롭을 구비하고 있으며, 타이밍 컨트롤러로부터 영상 데이터가 5 bit씩 한 쌍의 데이터 배선을 통해 제공되면, 제1래치에 10 bit의 영상 데이터가 한꺼번에 저장되고, 제1래치로부터의 영상 데이터가 제2래치로 그대로 전달되기 때문에, 제1래치와 제2래치는 영상 데이터의 전체 크기에 부합되는 사이즈의 래치 또는 플립-플롭을 구비하게 된다. 이러한 제1래치와 제2래치는 각 픽셀의 수에 해당하는 수로 형성되기 때문에, 제1래치와 제2래치의 수나 크기가 전체 회로의 크기 및 원가의 상승에 크게 영향을 미친다.
본 실시예들은 상기와 같은 문제점을 해결하기 위한 것으로, 소스 드라이버의 제1 및 제2래치의 저장공간을 감소시켜 전체 회로의 크기를 감소시키고 원가를 절감할 수 있는 소스 드라이버 집적회로, 표시장치 및 그 데이터 처리방법을 제공하고자 한다.
일 실시예는, 외부로부터의 신호에 따라, 하나의 영상 데이터로부터 미리 설정된 비트 수로 분할된 제1 및 제2영상 데이터를 순차적으로 입력 및 출력하며, 상기 제1영상 데이터 또는 제2영상 데이터 중 하나의 비트 수에 매칭되는 사이즈의 저장공간을 갖는 제1래치를 제시한다. 그리고 제1래치로부터 제공된 제1영상 데이터를 입력 및 출력하는 제2래치를 제시한다. 상기 제1래치로부터 제공된 제2영상 데이터와 상기 제2래치로부터 제공된 제1영상 데이터를 결합시켜 아날로그 형태로 변환하는 디지털 아날로그 컨버터;를 포함하는 소스 드라이버 집적회로를 제공한다.
다른 실시예에서 다수의 데이터 라인과 다수의 게이트 라인의 교차 영역에 배치되는 다수의 픽셀을 포함하는 표시패널; 상기 게이트 라인을 통해 스캔신호를 공급하는 게이트 드라이버; 상기 데이터 라인을 통해 데이터 전압을 공급하는 소스 드라이버; 상기 소스 드라이버의 구동 타이밍을 제어하는 신호와, 영상 데이터를 미리 설정된 비트 수로 분할하여 형성된 제1 및 제2영상 데이터를 순차적으로 소스 드라이버로 제공하는 타이밍 컨트롤러를 제시한다. 상기 소스 드라이버는, 상기 외부로부터의 신호에 따라, 하나의 영상 데이터로부터 미리 설정된 사이즈로 분할된 제1 및 제2영상 데이터를 순차적으로 입력 및 출력하며, 상기 제1영상 데이터 또는 제2영상 데이터 중 하나의 비트 수에 매칭되는 사이즈의 저장공간을 갖는 제1래치를 제공한다. 그리고 상기 소스 드라이버는 상기 제1래치로부터 제공된 제1영상 데이터를 입력 및 출력하는 제2래치를 제공한다. 상기 소스 드라이버는, 상기 제1래치로부터 제공된 제2영상 데이터와 상기 제2래치로부터 제공된 제1영상 데이터를 결합시켜 아날로그 형태로 변환하는 디지털 아날로그 컨버터;를 포함하는 다수의 소스 드라이버 집적회로를 포함하는 표시장치를 제시한다.
또 다른 실시예에서, 외부로부터의 신호에 따라, 영상 데이터를 입력 및 출력하는 제1래치 및 제2래치와, 상기 영상 데이터를 아날로그 형태로 변환하는 디지털 아날로그 컨버터를 포함하는 다수의 소스 드라이버 집적회로를 제시한다. 하나의 영상 데이터를 미리 설정된 사이즈로 분할하여 제1 및 제2영상 데이터를 생성하는 분할단계를 제안한다. 상기 제1영상 데이터를 상기 제1래치에 저장하는 단계를 제안한다. 상기 제1영상 데이터를 상기 제1래치로부터 상기 제2래치로 전달하여 저장하는 단계를 제안한다. 상기 제2영상 데이터를 상기 제1래치에 저장하는 단계를 제안한다. 상기 제1래치로부터의 제2영상 데이터와, 상기 제2래치로부터의 제1영상 데이터를 상기 디지털 아날로그 컨버터로 전달하는 단계를 제안한다. 상기 디지털 아날로그 컨버터에서 상기 제1영상 데이터와 상기 제2영상 데이터를 결합시켜 아날로그 형태로 변환하는 단계를 포함하는 표시장치의 데이터 처리방법을 제안한다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 제1래치와 제2래치의 래치 또는 플립-플롭의 수를 감소시킴으로써, 소스 드라이버 집적회로의 크기를 감소시킬 수 있을 뿐만 아니라, 원가도 감소시킬 수 있다.
본 실시예에 의하면, 타이밍 컨트롤러로부터 소스 드라이버 집적회로(SDIC)로 영상 데이터를 전달하기 위한 데이터 배선을 하나로 구성함으로써, 회로 배선을 간단화할 수 있다.
도 1은 본 실시예들에 따른 유기발광표시장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 일 실시예에 따른 소스 드라이버 집적회로(SDIC)의 구성 블록도이다.
도 3a 내지 도 3c는 본 발명에 따른 제1래치와 제2래치의 구성도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 SOE 신호의 파형도이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 SOE 신호의 파형도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따라 분할된 제1영상 데이터가 처리되는 과정을 나타낸 소스 드라이버 집적회로(SDIC)의 블록도이다.
도 7은 도 6의 소스 드라이버 집적회로(SDIC)에서 영상 데이터를 처리하는 과정을 보인 흐름도이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형상으로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)이 배치되고, 다수의 서브픽셀(SP: Sub Pixel)이 배치된 표시패널(110)과, 표시패널(110)의 상단 또는 하단에 연결되고 다수의 데이터라인(DL)을 구동하는 소스 드라이버(120)와, 다수의 게이트라인(GL1)을 구동하는 게이트 드라이버(130)와, 소스 드라이버(120) 및 게이트 드라이버(130)를 제어하는 타이밍 컨트롤러(140) 등을 포함한다.
표시패널(110)에는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배치된다.
소스 드라이버(120)는, 다수의 데이터라인(DL)으로 데이터전압을 공급함으로써, 다수의 데이터라인(DL)을 구동한다.
게이트 드라이버(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 스캔신호를 다수의 게이트라인(GL)으로 순차적으로 공급하여 다수의 게이트라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(130)는 스캔 드라이버라고도 한다.
게이트 드라이버(130)는, 구동 방식이나 패널 설계 방식 등에 따라서, 도 1에서와 같이, 표시패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다. 또한, 게이트 드라이버(130)는, 하나 이상의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다.
소스 드라이버(120)는, 특정 스캔신호에 의해 게이트라인이 열리면, 타이밍 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터전압(Vdata)으로 변환하여 다수의 데이터라인(DL)으로 공급함으로써, 다수의 데이터라인(DL)을 구동한다.
소스 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터라인을 구동할 수 있다.
각 전술한 게이트 드라이버 집적회로(GDIC) 또는 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
타이밍 컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 소스 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환한 다음 전환된 영상 데이터(Data)를 출력하는 것 이외에, 소스 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 소스 드라이버(120) 및 게이트 드라이버(130)로 출력한다.
예를 들어, 타이밍 컨트롤러(140)는, 게이트 드라이버(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 타이밍 컨트롤러(140)는, 소스 드라이버(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 소스 드라이버(120)를 구성하는 하나 이상의 소스 드라이버 집적회로(SDIC)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 소스 드라이버(120)의 출력 타이밍을 제어한다.
이러한 타이밍 컨트롤러(140)와 소스 드라이버 집적회로(SDIC)는 점대점(Point to Point) 방식으로 소스 드라이버 집적회로(SDIC)의 각 IC들에 접속된다.
본 실시예에 따른 타이밍 컨트롤러(140)는 소스 드라이버 집적회로(SDIC)의 각 셀들과 하나의 데이터 배선(145)을 통해 연결되어 있으며, 타이밍 컨트롤러(140)는 하나의 데이터 배선(145)을 통해 후술할 제1영상 데이터와 제2영상 데이터를 순차적으로 소스 드라이버 집적회로(SDIC)로 전달한다.
이렇게 하나의 영상 데이터를 제1영상 데이터와 제2영상 데이터로 분할하여 순차적으로 전송하는 경우, 기존과 동일한 속도에서는 시간이 두 배로 소요될 수 있으나, 최근에는 EPI 속도가 5GHz로 높아짐에 따라, 두 번에 걸쳐 순차적으로 전송하더라도 기존에 영상 데이터를 한 번에 보낼 때보다 오히려 빠르게 영상 데이터를 전송할 수 있다.
이렇게 타이밍 컨트롤러(140)와 소스 드라이버 사이의 영상 데이터의 전송에 사용하는 데이터 배선(145)을 하나로 사용함에 따라, 회로를 보다 간단하게 구성할 수 있다.
이러한 타이밍 컨트롤러(140)는 데이터 배선(145)을 하나만 사용함에 따라, 하나의 영상 데이터를 제1영상 데이터와 제2영상 데이터로 분할하며, 제1영상 데이터와 제2영상 데이터의 분할시 제1영상 데이터와 제2영상 데이터의 비트 수를 동일하게 분할할 수도 있고, 제1영상 데이터와 제2영상 데이터 중 일측의 비트 수가 더 많도록 분할할 수도 있다.
예를 들어, 10bit의 영상 데이터인 경우, 타이밍 컨트롤러(140)는 제1영상 데이터와 제2영상 데이터를 각각 5bit로 분할할 수 있다. 8bit의 영상 데이터인 경우, 타이밍 컨트롤러(140)는 제1영상 데이터와 제2영상 데이터를 각각 4bit로 분할할 수 있다.
그리고 타이밍 컨트롤러(140)는 제1영상 데이터의 비트 수가 제2영상 데이터의 비트 수보다 많도록 분할할 수 있다. 예를 들어, 10bit의 영상 데이터인 경우, 타이밍 컨트롤러(140)는 제1영상 데이터를 6bit, 7bit, 8bit, 9bit로, 제2영상 데이터를 제1영상 데이터에 대응하여 각각 4bit, 3bit, 2bit, 1bit로 분할할 수 있다.
이와 반대로 타이밍 컨트롤러(140)는 제1영상 데이터의 비트 수가 제2영상 데이터의 비트 수보다 적도록 분할할 수 있다. 예를 들어, 10bit의 영상 데이터인 경우, 타이밍 컨트롤러(140)는 제1영상 데이터를 4bit, 3bit, 2bit, 1bit로, 제2영상 데이터를 제1영상 데이터에 대응하여 각각 6bit, 7bit, 8bit, 9bit로 분할할 수 있다.
타이밍 컨트롤러(140)는 분할된 제1영상 데이터와 제2영상 데이터를 소스 출력 인에이블 신호(SOE)와 함께 순차적으로 소스 드라이버(120)로 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 소스 드라이버 집적회로(SDIC)의 구성 블록도이다.
본 실시예에 따른 소스 드라이버 집적회로(SDIC)는, 쉬프트 레지스터(121), 제1래치(123), 제2래치(125), 디지털 아날로그 컨버터(DAC: Digital Analog Converter, 127), 출력 버퍼(129) 등을 포함할 수 있다.
쉬프트 레지스터(121)는, 라인 바이 라인(Line By Line) 구동을 하기 위하여 제1래치(123)의 각 셀을 순차적으로 구동시키며, 타이밍 컨트롤러(140)로부터 제공된 수평클럭신호(Hclock)와 수평동기신호(Hsync)에 따라 제1래치(123)의 동작 시간을 제어한다. 즉, 쉬프트 레지스터(121)는 수평동기신호(Hsync)를 시작신호로 선택한 한 개의 게이트 라인(GL)에 해당하는 모든 데이터(Data)가 수평클럭신호(Hclock)에 동기화되어 순차적으로 제1래치(123)의 각 셀에 샘플링되어 저장되도록 한다.
제1래치(123)는 데이터라인(DL)의 개수만큼의 셀을 갖도록 구성되며, 쉬프트 레지스터(121)로부터의 제어에 따라 타이밍 컨트롤러(140)로부터 제공된 각 열의 영상 데이터를 각 셀에 저장한다. 예를 들어 8 bit 480 채널의 소스 드라이버 집적회로(SDIC)의 경우, 일반적으로 제1래치(123)는 480개의 셀로 구성되고, 10 bit 960 채널의 소스 드라이버 집적회로(SDIC)의 경우, 제1래치(123)는 960개의 셀로 구성될 수 있다.
이러한 제1래치(123)의 각 셀은 저장공간인 래치 또는 플립-플롭을 포함하며, 각 셀의 래치 또는 플립-플롭은 영상 데이터의 비트 수보다 적은 수로 이루어져 있다. 제1래치(123)의 각 셀의 래치 또는 플립-플롭은 타이밍 컨트롤러(140)로부터 제공된 제1영상 데이터 또는 제2영상 데이터의 비트 수 중 더 큰 비트 수에 매칭되도록 구성될 수 있다.
제2래치(125)는 제1래치(123)로부터 제공된 제1영상 데이터를 저장하며, 타이밍 컨트롤러(140)로부터 제공된 SOE 신호에 따라 제1영상 데이터를 디지털 아날로그 컨버터(127)로 전송할 수 있다.
제2래치(125)는 제1래치(123)와 마찬가지로 데이터라인의 개수만큼의 셀을 갖도록 구성되며, 각 셀은 영상 데이터의 비트 수보다 적은 개수의 래치 또는 플립-플롭으로 형성될 수 있다. 제2래치(125)의 각 셀에는 제1래치(123)로부터 제공된 제1영상 데이터만을 저장하므로, 제1영상 데이터의 비트 수와 동일한 개수의 래치 또는 플립-플롭으로 형성되는 것이 바람직하다.
예를 들어, 영상 데이터의 비트 수가 10bit이고, 제1영상 데이터의 비트 수가 각각 9bit, 8bit, 7bit, 6bit인 경우, 제2영상 데이터의 비트 수는 각각 1bit, 2bit, 3bit, 4bit가 된다. 이 경우 제1래치(123)의 각 셀의 래치 또는 플립-플롭은 제1영상 데이터의 비트 수에 매칭되어 각각 9bit, 8bit, 7bit, 6bit로 형성된다. 그리고 제2래치(125)의 각 셀의 래치 또는 플립-플롭은 제1영상 데이터의 비트 수에 매칭되므로, 제1래치(123)와 마찬가지로 각각 9bit, 8bit, 7bit, 6bit로 형성된다.
보다 상세하게 살펴보면, 도 3a에 도시된 바와 같이, 제1영상 데이터의 비트 수가 6bit이고 제2영상 데이터의 비트 수가 4bit이면, 제1래치(123)의 각 셀의 래치 또는 플립-플롭은 제1영상 데이터와 제2영상 데이터 중 비트 수가 많은 제1영상 데이터에 매칭되어 형성되고, 제2래치(125)도 제1영상 데이터에 매칭되어 형성된다. 이에 따라, 제1래치(123)와 제2래치(125) 셀의 래치 또는 플립-프롭은 모두 제1영상 데이터의 비트 수인 6bit에 매칭되도록 형성된다.
즉, 제1영상 데이터의 비트 수가 제2영상 데이터의 비트 수보다 크면, 제1래치(123)와 제1래치(125)의 각 셀의 래치 또는 플립-플롭의 크기는 제1영상 데이터의 비트 수에 대응되어 형성된다.
반면, 영상 데이터의 비트 수가 10bit이고, 제1영상 데이터의 비트 수가 각각 1bit, 2bit, 3bit, 4bit인 경우, 제2영상 데이터의 비트 수는 각각 9bit, 8bit 7bit, 6bit가 되고, 이 경우 제1래치(123)의 각 셀의 래치 또는 플립-플롭은 제2영상 데이터의 비트 수에 매칭되어 각각 9bit, 8bit 7bit, 6bit로 형성된다.
보다 상세하게 살펴보면, 도 3b에 도시된 바와 같이, 제1영상 데이터가 2bit로 형성되고, 제2영상 데이터가 8bit로 형성되면, 제1래치(123)의 각 셀의 래치 또는 플립-플롭은, 제1영상 데이터와 제2영상 데이터 중 비트 수가 큰 제2영상 데이터의 비트 수인 8bit에 매칭되어 형성된다. 그러나 제2래치(125)에는 제1영상 데이터만 제공되므로, 제2래치(125)의 각 셀의 래치 또는 플립-플롭은 제1영상 데이터의 비트 수인 2bit에 매칭되어 형성된다.
즉, 제2영상 데이터의 비트 수가 제1영상 데이터의 비트 수보다 크면, 제1래치(123)의 각 셀의 래치 또는 플립-플롭의 크기는 제2영상 데이터의 비트 수에 대응되어 형성된다. 그러나 제2래치(125)의 각 셀의 래치 또는 플립-플롭의 크기는 항상 제1영상 데이터의 비트 수에 대응되어 형성되므로, 제1래치(123)의 각 셀의 래치 또는 플립-플롭의 크기는 제2래치(125)의 각 셀의 래치 또는 플립-플롭의 크기와 달라진다.
이렇게 제1래치(123)의 각 셀의 래치 또는 플립-플롭의 크기가 제1영상 데이터의 비트 수와 제2영상 데이터의 비트 수 중 많은 측에 맞추어 형성됨으로써, 제1영상 데이터와 제2영상 데이터가 모두 제1래치(123)의 각 셀에 저장될 수 있다. 또한, 제2래치(125)는 제1영상 데이터의 비트 수에 따라 결정되므로, 제1영상 데이터의 비트 수가 작은 경우, 제2래치(125)의 크기도 작게 형성할 수 있다.
한편, 제1영상 데이터와 제2영상 데이터의 비트 수가 동일한 경우, 즉, 영상 데이터가 8bit일 때, 제1영상 데이터와 제2영상 데이터의 비트 수가 각각 4bit이고, 제1래치(123)와 제2래치(125)의 각 셀은 각각 4bit로 형성된다. 그리고 영상 데이터가 10bit일 때, 도 3c에 도시된 바와 같이, 제1영상 데이터와 제2영상 데이터의 비트 수가 각각 5bit이면, 제1래치(123)와 제2래치(125)의 각 셀은 각각 5bit로 형성된다.
이렇게 제1영상 데이터와 제2영상 데이터의 크기를 동일하게 형성하면, 제1래치(123)와 제2래치(125)의 각 셀의 크기를 동일하게 형성할 수 있으므로, 최적의 크기로 소스 드라이버 집적회로(SDIC)를 구성할 수 있다.
이러한 제1래치(123)는 입력받은 제1영상 데이터를 저장하고 있다가 타이밍 컨트롤러(140)로부터 제공된 SOE 신호에 따라, 제1영상 데이터를 제2래치(125)로 제공할 수 있다.
제1래치(123)는 제1영상 데이터를 제2래치(125)로 제공한 다음, 타이밍 컨트롤러(140)로부터 제공된 SOE 신호에 따라 제2영상 데이터를 입력받게 된다. 그런 다음, 제1래치(123)는 SOE 신호에 따라, 제2영상 데이터를 디지털 아날로그 컨버터(127)로 제공할 수 있다. 이와 동시에 제2래치(125)는 제1래치(123)로부터 제공받은 제1영상 데이터를 디지털 아날로그 컨버터(127)로 제공할 수 있다.
즉, 제1영상 데이터는 제2래치(125)를 통해 디지털 아날로그 컨버터(127)로 전달되고, 제2영상 데이터는 제2래치(125)를 거치지 아니하고 바로 디지털 아날로그 컨버터(127)로 전달될 수 있다.
본 실시예에서는 제1래치(123)와 제2래치(125) 각 셀의 래치 또는 플립-플롭의 개수를 영상 데이터의 비트 수보다 적은 수로 형성하기 때문에 제1래치(123) 및 제2래치(125)의 각 셀의 크기를 축소시킬 수 있고, 이에 따라, 제1래치(123) 및 제2래치(125)의 크기를 축소시킬 수 있다. 따라서, 제1래치(123)와 제2래치(125)가 장착되는 소스 드라이버 집적회로(SDIC)의 크기를 축소시킬 수 있고, 원가도 절감할 수 있다.
한편, 본 실시예의 도 3 내지 도 6에 표시된 제1래치(123)와 제2래치(125)는, 각각 제1래치(123) 중 하나의 셀과, 제2래치(125) 중 하나의 셀을 나타낸다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 SOE 신호의 파형도이다.
본 실시예에 따른 제1래치(123)와 제2래치(125)는 타이밍 컨트롤러(140)로부터의 SOE 신호에 따라 영상 데이터를 입출력한다. 본 실시예에서 영상 데이터를 분할하여 입출력함에 따라, 제1 및 제2영상 데이터의 입출력을 제어하기 위해 타이밍 컨트롤러(140)에서 출력되는 SOE 신호가 도 4a 내지 도 4d에 도시된 바와 같이 구성된다.
도 4a 내지 도 4d에는 제1영상 데이터의 입출력을 제어하기 위한 제1신호(SIGNAL1)와, 제2영상 데이터의 입출력을 제어하기 위한 제2신호(SIGNAL2)가 하나의 신호로 구성된 파형을 도시하고 있다.
SOE 신호는 제1신호(SIGNAL1)와 제2신호(SIGNAL2)를 포함하며, 제1신호(SIGNAL1)와 제2신호(SIGNAL2)는 동일한 크기와 폭으로 형성될 수 있다. 여기서, 제1신호(SIGNAL1)는 제1영상 데이터의 입출력을 제어하고, 제2신호(SIGNAL2)는 제2영상 데이터의 입출력을 제어하기 위해 사용된다.
제1래치(123)와 제2래치(125)에 SOE 신호가 입력되면, (a)에서와 같이 제1신호(SIGNAL1)가 올라가는(Rising) 시점에서 제1래치(123)는 제1영상 데이터를 제1래치(123)의 각 셀에 저장하고, (b)에서와 같이 제1신호(SIGNAL1)가 내려가는(Falling) 시점에서 제1래치(123)는 제1영상 데이터를 출력하여 제2래치(125)로 전달함으로써, 제2래치(125)에 제1영상 데이터가 저장된다.
그런 다음, (c)에서와 같이 제2신호(SIGNAL2)가 올라가는 시점에서 제1래치(123)는 제2영상 데이터를 입력받아 각 셀에 저장한다. 마지막으로 (d)에서와 같이, 제2신호(SIGNAL2)가 내려가는 시점에서 제1래치(123)는 제2영상 데이터를 디지털 아날로그 컨버터(127)로 전달하고, 동시에 제2래치(125)도 제1영상 데이터를 디지털 아날로그 컨버터(127)로 전달한다. 그러면, 디지털 아날로그 컨버터(127)에서는 제1영상 데이터와 제2영상 데이터를 결합시키게 된다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 SOE 신호의 파형도이다.
본 실시예의 SOE 신호는 제1신호(SIGNAL1)와 제2신호(SIGNAL2)를 포함할 수 있다. 제1신호(SIGNAL1)와 제2신호(SIGNAL2)는 타이밍 컨트롤러(140)로부터 동시에 제공된다.
제1신호(SIGNAL1)는 제2신호(SIGNAL2)보다 폭이 더 넓으며, 제2신호(SIGNAL2)보다 일찍 온되고, 제2신호(SIGNAL2)보다 더 늦게 오프된다.
제1래치(123)에 제1신호(SIGNAL1)가 입력되면, (a)에서와 같이, 제1래치(123)는 제1신호(SIGNAL1)가 올라가는 시점에서 제1영상 데이터를 입력받아 각 셀에 저장한다. 그리고 (b)에서와 같이 E2 신호가 올라가는 시점에서 제1래치(123)는 제1영상 데이터를 제2래치(125)로 전달한다. 그런 다음, (c)에서와 같이 제2신호(SIGNAL2)가 내려가는 시점에서 제1래치(123)는 제2영상 데이터를 입력받아 저장한다. 마지막으로 (d)에서와 같이, 제1신호(SIGNAL1)가 내려가는 시점에서 제1래치(123)는 제2영상 데이터를 디지털 아날로그 컨버터(127)로 전달하고, 동시에 제2래치(125)는 제1영상 데이터를 디지털 아날로그 컨버터(127)로 전달한다.
디지털 아날로그 컨버터(127)는, 제1래치(123)와 제2래치(125)로부터 각각 제2영상 데이터와 제1영상 데이터를 입력받아 아날로그 형태의 데이터 전압으로 변환한다.
디지털 아날로그 컨버터(127)는 제2래치(125)로부터 제1영상 데이터를 입력받고, 제1래치(123)로부터 제2영상 데이터를 입력받으면, 제1영상 데이터와 제2영상 데이터를 순차적으로 합하여 하나의 영상 데이터로 복구시킨다.
그런 다음, 디지털 아날로그 컨버터(127)는, 외부에서 공급된 감마 기준전압을 기준으로 복구된 하나의 영상 데이터를 디지털 형태에서 아날로그 형태의 데이터 전압으로 변환한다.
출력 버퍼(129)는, 연산증폭기로 구성되며, 디지털 아날로그 컨버터(127)로부터 아날로그 형태의 데이터 전압을 입력받아 전류를 증폭시킴으로써, 데이터 전압이 서브픽셀 내의 커패시턴스를 빠른 시간 내에 충전할 수 있도록 한다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따라 분할된 제1영상 데이터가 처리되는 과정을 나타낸 소스 드라이버 집적회로(SDIC)의 블록도이고, 도 7은 도 6의 소스 드라이버 집적회로(SDIC)에서 영상 데이터를 처리하는 과정을 보인 흐름도이다.
도 6a 내지 도 6d에는 제1영상 데이터와 제2영상 데이터가 각각 5 bit로 형성된 경우를 예로 도시하고 있으나, 상술한 바와 같이, 제1영상 데이터와 제2영상 데이터의 크기는 다양하게 형성될 수 있음은 물론이다.
도 6a 내지 도 6d의 실시예에서 제1영상 데이터는 각각의 비트가 D9, D8, D7, D6, D5로 구성된 5 bit의 영상 데이터이고, 제2영상 데이터는 각각의 비트가 D4, D3, D2, D1, D0로 구성된 5 bit의 영상 데이터이다.
타이밍 컨트롤러(140)로부터 제1영상 데이터와 SOE 신호가 소스 드라이버 집적회로(SDIC)로 제공되면, 도 6a에 도시된 바와 같이, 제1신호(SIGNAL1)가 올라가는 시점에서 제1래치(123)는 제1영상 데이터를 저장한다(S700).
그런 다음, 제1래치(123)는, 도 6b에 도시된 바와 같이, 제1신호(SIGNAL1)가 내려가는 시점에서 제2래치(125)로 제1영상 데이터를 전달한다(S710). 그러면, 제2래치(125)는 제1영상 데이터를 제2래치(125)에 저장한다. 제2신호(SIGNAL2)가 올라가는 시점에서 제1래치(123)는 타이밍 컨트롤러(140)로부터 제공된 제2영상 데이터를 제1래치(123)에 저장한다(S720). 이에 따라, 도 6c에 도시된 바와 같이, 제1래치(123)에는 제2영상 데이터가 저장되고, 제2래치(125)에는 제1영상 데이터가 저장된 상태가 된다.
이 상태에서 제2신호(SIGNAL2)가 내려가면, 제1래치(123)는 저장되어 있던 제2영상 데이터를 디지털 아날로그 컨버터(127)로 전달하고, 제2래치(125)는 제1영상 데이터를 디지털 아날로그 컨버터(127)로 전달한다(S730). 그러면, 도 6d에 도시된 바와 같이, 제1영상 데이터와 제2영상 데이터가 디지털 아날로그 컨버터(127)로 전달되며, 디지털 아날로그 컨버터(127)는 제1영상 데이터와 제2영상 데이터를 결합시킨 다음(S740), 복구된 영상 데이터를 아날로그 데이터로 변환시킨다(S750).
아날로그 변환이 완료된 영상 데이터는 출력 버퍼(129)로 제공되고, 출력 버퍼(129)에서는 아날로그 형태의 영상 데이터의 전류를 증폭시키게 된다.
이와 같이, 본 실시예에서는 영상 데이터를 분할하여 제공함으로써, 제1래치(123)와 제2래치(125) 각 셀의 래치 또는 플립-플롭의 수를 감소시킬 수 있다. 이에 따라, 제1래치(123)와 제2래치(125)가 장착되는 소스 드라이버 집적회로(SDIC)의 크기를 감소시킬 수 있을 뿐만 아니라, 원가도 감소시킬 수 있다.
또한, 영상 데이터를 분할함에 따라, 기존에 타이밍 컨트롤러(140)로부터 소스 드라이버 집적회로(SDIC)로 영상 데이터를 전달하기 위해 한 쌍으로 구성되었던 데이터 배선(145)을 하나로 구성할 수 있다. 이에 따라, 타이밍 컨트롤러(140)와 소스 드라이버 집적회로(SDIC) 간의 회로 배선을 간단화할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 표시장치 110 : 표시패널
120 : 소스 드라이버 121 : 쉬프트 레지스터
123 : 제1래치 125 : 제2래치
127 : 디지털 아날로그 컨버터 129 : 출력 버퍼
130 : 게이트 드라이버 140 : 타이밍 컨트롤러

Claims (8)

  1. 외부로부터의 신호에 따라, 하나의 N 비트 영상 데이터로부터 1/2로 분할된 N/2 비트 제1 및 제2영상 데이터를 순차적으로 입력 및 출력하며, 상기 N/2 비트 수에 매칭되는 사이즈의 저장공간을 갖는 제1래치;
    상기 제1래치로부터 제공된 상기 N/2 비트 제1영상 데이터를 입력 및 출력하는 제2래치; 및
    상기 제1래치로부터 제공된 상기 N/2 비트 제2영상 데이터와 상기 제2래치로부터 제공된 상기 N/2 비트 제1영상 데이터를 결합시켜 상기 N비트 영상 데이터로 복원하고 아날로그 형태로 변환하는 디지털 아날로그 컨버터;를 포함하는 소스 드라이버 집적회로.
  2. 삭제
  3. 다수의 데이터 라인과 다수의 게이트 라인의 교차 영역에 배치되는 다수의 픽셀을 포함하는 표시패널;
    상기 게이트 라인을 통해 스캔신호를 공급하는 게이트 드라이버;
    상기 데이터 라인을 통해 데이터 전압을 공급하는 소스 드라이버;
    상기 소스 드라이버의 구동 타이밍을 제어하는 신호와, N 비트의 영상 데이터를 1/2로 분할하여 형성된 N/2 비트 제1 및 제2영상 데이터를 순차적으로 소스 드라이버로 제공하는 타이밍 컨트롤러를 포함하며;
    상기 소스 드라이버는,
    상기 타이밍 컨트롤러의 신호에 따라, 상기 N/2 비트 제1 및 제2영상 데이터를 순차적으로 입력 및 출력하며, 상기 N/2 비트 수에 매칭되는 사이즈의 저장공간을 갖는 제1래치;
    상기 제1래치로부터 제공된 상기 N/2 비트 제1영상 데이터를 입력 및 출력하고, 상기 N/2 비트 수에 매칭되는 사이즈의 저장공간을 갖는 제2래치; 및
    상기 제1래치로부터 제공된 상기 N/2 비트 제2영상 데이터와 상기 제2래치로부터 제공된 상기 N/2 비트 제1영상 데이터를 결합시켜 상기 N비트 영상 데이터로 복원하고 아날로그 형태로 변환하는 디지털 아날로그 컨버터;를 포함하는 다수의 소스 드라이버 집적회로를 포함하는 표시장치.
  4. 삭제
  5. 삭제
  6. 외부로부터의 신호에 따라, 영상 데이터를 입력 및 출력하는 제1래치 및 제2래치와, 상기 영상 데이터를 아날로그 형태로 변환하는 디지털 아날로그 컨버터를 포함하는 다수의 소스 드라이버 집적회로를 갖는 표시장치의 데이터 처리방법에 있어서,
    하나의 N 비트 영상 데이터를 1/2로 분할하여 N/2 비트 제1 및 제2영상 데이터를 생성하는 분할단계;
    상기 N/2 비트 제1영상 데이터를 상기 제1래치에 저장하는 단계;
    상기 N/2 비트 제1영상 데이터를 상기 제1래치로부터 상기 제2래치로 전달하여 저장하는 단계;
    상기 N/2 비트 제2영상 데이터를 상기 제1래치에 저장하는 단계;
    상기 제1래치로부터의 상기 N/2 비트 제2영상 데이터와, 상기 제2래치로부터의 상기 N/2 비트 제1영상 데이터를 상기 디지털 아날로그 컨버터로 전달하는 단계; 및
    상기 디지털 아날로그 컨버터에서 상기 N/2 비트 제1영상 데이터와 상기 N/2 비트 제2영상 데이터를 결합시켜 상기 N비트 영상 데이터로 복원하고 아날로그 형태로 변환하는 단계;를 포함하는 표시장치의 데이터 처리방법.
  7. 삭제
  8. 삭제
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