KR102668460B1 - Display device - Google Patents

Abstract

본 발명은 표시장치에 관한 것으로, 제1 래치 출력 제어 신호, 제2 래치 제어 신호, 및 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 상기 소스 드라이브 IC들에 전송한 후에 픽셀 데이터를 상기 배선들을 통해 상기 소스 드라이브 IC들로 전송하는 타이밍 콘트롤러를 포함한다.The present invention relates to a display device, where control data including timing information of a first latch output control signal, a second latch control signal, and a source output enable signal are transmitted to the source drive ICs, and then pixel data is transmitted to the wiring. It includes a timing controller that transmits data to the source drive ICs.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 소스 드라이브 IC 각각의 데이터 출력 타이밍을 자유롭게 변경할 수 있는 표시장치에 관한 것이다.The present invention relates to a display device that can freely change the data output timing of each source drive IC.

액정표시장치(Liquid Crystal Display Device: LCD), 전계 발광 표시장치 등 다양한 평판 표시장치가 시판되고 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. Various flat panel displays, such as liquid crystal display devices (LCDs) and electroluminescent displays, are commercially available. Electroluminescent displays are roughly divided into inorganic light emitting displays and organic light emitting displays depending on the material of the light emitting layer. The active matrix type organic light emitting display device includes an organic light emitting diode (hereinafter referred to as “OLED”) that emits light on its own, has a fast response speed, and has high luminous efficiency, brightness, and viewing angle. There is an advantage.

평판 표시장치의 픽셀들은 1 수평 기간에 1 픽셀 라인의 픽셀들에 데이터가 기입된다. 표시패널의 부하(load)는 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 길이에 따른 RC 딜레이 차이에 따라 달라질 수 있다. 이러한 표시패널의 부하 편차는 픽셀들의 데이터 전압 충전율을 표시패널의 위치에 따라 다르게 할 수 있기 때문에 화질 저하를 초래할 수 있다. Data is written to the pixels of a flat panel display in one pixel line per horizontal period. The load of the display panel may vary depending on the RC delay difference depending on the wiring length between the timing controller and source drive ICs. This variation in the load of the display panel may cause the data voltage charging rate of the pixels to vary depending on the location of the display panel, which may result in deterioration of image quality.

이러한 문제를 해결하기 위하여, 타이밍 콘트롤러(timing controller)는 소스 드라이브 IC들(IC(Integrated Circuit)의 출력 타이밍을 제어하는 소스 출력 인에이블 신호(Source output enable, 이하 “SOE”라 함)를 이용하여 소스 드라이브 IC들로부터 출력되는 데이터 전압의 출력 타이밍을 변경할 수 있다. 타이밍 콘트롤러는 소스 드라이브 IC들에 전송될 픽셀 데이터를 IC별로 다른 시간으로 지연하고, 지연된 타이밍에 소스 드라이브 IC들로부터 데이터 전압이 출력되도록 지연된 픽셀 데이터와 함께 지연된 SOE 신호를 소스 드라이브 IC들에 전송한다. 타이밍 콘트롤러에서 소스 드라이브 IC들 각각의 픽셀 데이터 지연 타이밍이 달라질 수 있다. 타이밍 콘트롤러는 픽셀 데이터를 지연시키기 위하여 메모리(memory) 또는 레지스터(register)에 픽셀 데이터를 일시 저장하고, 미리 설정된 지연 시간 후에 픽셀 데이터를 소스 드라이브 IC로 전송한다.To solve this problem, a timing controller uses a source output enable signal (hereinafter referred to as “SOE”) that controls the output timing of source drive ICs (Integrated Circuits (ICs)). The timing controller can change the output timing of the data voltage output from the source drive ICs to a different time for each IC, and output the data voltage from the source drive ICs at the delayed timing. The delayed SOE signal along with the delayed pixel data may be transmitted to the source drive ICs in order to delay the pixel data. Pixel data is temporarily stored in a register, and the pixel data is transmitted to the source drive IC after a preset delay time.

타이밍 콘트롤러는 픽셀 데이터를 지연하기 위하여 소스 드라이브 IC들로 전송하기 때문에 메모리나 레지스터를 필요로 한다. SOE 신호는 1 수평 기간 내에서 수평 블랭크 기간(Horizontal blank time)에서만 펄스가 출력되어야 하기 때문에 SOE 신호만으로는 소스 드라이브 IC들의 출력 타이밍을 제어할 수 있는 범위가 제한적이다. The timing controller requires memory or registers because it transfers pixel data to the source drive ICs for delay. Since the SOE signal must output pulses only during the horizontal blank time within one horizontal period, the range in which the output timing of the source drive ICs can be controlled with the SOE signal alone is limited.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.The present invention aims to solve the above-described needs and/or problems.

본 발명은 타이밍 콘트롤러에 메모리나 레지스터를 추가하지 않고 소스 드라이브 IC들로부터 출력되는 데이터 전압의 출력 타이밍을 자유롭게 변경할 수 있는 표시장치를 제공하는 것을 목적으로 한다.The purpose of the present invention is to provide a display device that can freely change the output timing of data voltages output from source drive ICs without adding memory or registers to the timing controller.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem of the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 실시예에 따른 표시장치는 시프트 레지스터와 출력 버퍼 사이에 연결된 제1 래치, 제2 래치 및 디지털 아날로그 컨버터를 각각 포함하는 다수의 소스 드라이브 IC들; 및 소스 드라이브 IC들 각각에 IC별로 구분된 배선들을 통해 연결된 타이밍 콘트롤러를 포함한다. A display device according to an embodiment of the present invention includes a plurality of source drive ICs each including a first latch, a second latch, and a digital-to-analog converter connected between a shift register and an output buffer; and a timing controller connected to each of the source drive ICs through wires separated for each IC.

상기 타이밍 콘트롤러는 제1 래치 출력 제어 신호, 제2 래치 제어 신호, 및 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 상기 소스 드라이브 IC들에 전송한 후에 픽셀 데이터를 상기 배선들을 통해 상기 소스 드라이브 IC들로 전송한다. The timing controller transmits control data including timing information of the first latch output control signal, the second latch control signal, and the source output enable signal to the source drive ICs, and then sends pixel data to the source drive through the wires. Transmit to ICs.

상기 제1 래치는 상기 제1 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 출력하여 상기 제2 래치에 공급한다. 상기 제2 래치는 상기 제2 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터에 공급한다. 상기 출력 버퍼는 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력한다. The first latch outputs the stored pixel data in response to the first latch output control signal and supplies it to the second latch. The second latch supplies stored pixel data to the digital-to-analog converter in response to the second latch output control signal. The output buffer outputs a data voltage from the digital-to-analog converter in response to the source output enable signal.

본 발명의 다른 실시예에 따른 표시장치는 제1 래치 출력 제어 신호, 제2 래치 제어 신호, 및 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 제1 및 제2 소스 드라이브 IC들에 전송하고, 제1 픽셀 데이터 패킷을 상기 제1 소스 드라이브 IC에 전송함과 동시에 제2 픽셀 데이터 패킷을 상기 제2 소스 드라이브 IC에 전송하는 타이밍 콘트롤러를 포함한다. A display device according to another embodiment of the present invention transmits control data including timing information of a first latch output control signal, a second latch control signal, and a source output enable signal to first and second source drive ICs, , and a timing controller that transmits a first pixel data packet to the first source drive IC and simultaneously transmits a second pixel data packet to the second source drive IC.

상기 제1 및 제2 소스 드라이브 IC들 각각은 시프트 레지스터와 출력 버퍼 사이에 연결된 제1 래치, 제2 래치 및 디지털 아날로그 컨버터를 각각 포함한다. Each of the first and second source drive ICs includes a first latch, a second latch, and a digital-to-analog converter connected between a shift register and an output buffer.

상기 제1 래치는 상기 제1 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 출력하여 상기 제2 래치에 공급한다. 상기 제2 래치는 상기 제2 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터에 공급한다. 상기 출력 버퍼는 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력한다. The first latch outputs the stored pixel data in response to the first latch output control signal and supplies it to the second latch. The second latch supplies stored pixel data to the digital-to-analog converter in response to the second latch output control signal. The output buffer outputs a data voltage from the digital-to-analog converter in response to the source output enable signal.

상기 제1 소스 드라이브 IC의 데이터 전압 출력 타이밍과 상기 제2 소스 드라이브 IC의 데이터 전압 출력 타이밍이 서로 다르다. The data voltage output timing of the first source drive IC and the data voltage output timing of the second source drive IC are different from each other.

본 발명의 또 다른 실시예에 따른 표시장치는 래치 출력 제어 신호와 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 제1 및 제2 소스 드라이브 IC들에 전송하고, 제1 픽셀 데이터 패킷을 상기 제1 소스 드라이브 IC에 전송함과 동시에 제2 픽셀 데이터 패킷을 상기 제2 소스 드라이브 IC에 전송하는 타이밍 콘트롤러를 포함한다. A display device according to another embodiment of the present invention transmits control data including timing information of a latch output control signal and a source output enable signal to first and second source drive ICs, and sends the first pixel data packet to the first and second source drive ICs. It includes a timing controller that transmits a second pixel data packet to the second source drive IC at the same time as transmitting the second pixel data packet to the first source drive IC.

상기 제1 및 제2 소스 드라이브 IC들 각각은 상기 래치 출력 제어 신호에 응답하여 저장된 데이터를 디지털-아날로그 변환기로 출력하는 래치; 및 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력하는 출력 버퍼를 포함한다. Each of the first and second source drive ICs includes a latch that outputs stored data to a digital-to-analog converter in response to the latch output control signal; and an output buffer that outputs a data voltage from the digital-to-analog converter in response to the source output enable signal.

상기 제1 소스 드라이브 IC의 데이터 전압 출력 타이밍과 상기 제2 소스 드라이브 IC의 데이터 전압 출력 타이밍이 서로 다르다.The data voltage output timing of the first source drive IC and the data voltage output timing of the second source drive IC are different from each other.

본 발명에 의하면, 타이밍 콘트롤러는 소스 드라이브 IC들 각각에 래치의 출력 타이밍과 출력 버퍼의 출력 타이밍을 제어하는 제어 신호 정보를 전송한 후에 픽셀 데이터를 동시에 전송한다. 소스 드라이브 IC들은 제어 신호 정보를 복원하여 래치 출력 제어 신호와 소스 출력 인에이블 신호를 발생하고 래치 출력 제어 신호에 응답하여 래치 데이터를 출력하고, 소스 출력 인에이블 신홍에 응답하여 데이터 전압을 출력한다. According to the present invention, the timing controller transmits control signal information for controlling the output timing of the latch and the output timing of the output buffer to each of the source drive ICs and then simultaneously transmits pixel data. Source drive ICs restore control signal information to generate a latch output control signal and a source output enable signal, output latch data in response to the latch output control signal, and output a data voltage in response to the source output enable signal.

따라서, 본 발명은 타이밍 콘트롤러에서 소스 드라이브 IC들에 전송되는 픽셀 데이터의 전송 타이밍을 IC별로 다르게 제어할 필요가 없기 때문에 타이밍 콘트롤러에 메모리나 레지스터를 추가하지 않고 소스 드라이브 IC들의 출력 타이밍을 다르게 제어할 수 있다. Therefore, in the present invention, since there is no need to control the transmission timing of pixel data transmitted from the timing controller to the source drive ICs differently for each IC, the output timing of the source drive ICs can be controlled differently without adding memory or registers to the timing controller. You can.

또한, 본 발명은 소스 드라이브 IC들 각각에 전송되는 제어 신호 정보를 다른 값으로 코딩함으로써 소스 드라이브 IC들 각각의 래치 데이터 출력 타이밍과 데이터 전압 출력 타이밍을 자유롭게 변경할 수 있다. Additionally, the present invention can freely change the latch data output timing and data voltage output timing of each source drive IC by coding the control signal information transmitted to each of the source drive ICs with different values.

나아가, 본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 간의 RC 딜레이 편차가 있더라도 소스 드라이브 IC들의 출력 타이밍을 제어하여 픽셀들의 데이터 충전율을 균일하게 하여 화질을 향상시킬 수 있다.Furthermore, the present invention can improve image quality by equalizing the data charging rate of pixels by controlling the output timing of the source drive ICs even if there is a difference in RC delay between the timing controller and the source drive ICs.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 타이밍 콘트롤러와 소스 드라이브 IC들을 연결하기 위한 EPI 인터페이스 토폴로지(topology)를 보여 주는 도면이다.
도 3은 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 4는 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다.
도 5는 수평 블랭크 기간 동안 전송되는 EPI 신호를 보여 주는 파형도이다.
도 6은 소스 드라이브에서 복원되는 내부 클럭을 보여 주는 파형도이다.
도 7은 EPI 인터페이스를 통해 연결된 타이밍 콘트롤러와 소스 드라이브 IC를 보여 주는 블록도이다.
도 8 및 도 9는 콘트롤 패킷을 자세히 보여 주는 도면들이다.
도 10은 콘트롤 패킷에 저장되는 SOE 신호와 CLAT 신호의 타이밍 정보를 보여 주는 파형도이다.
도 11은 CLAT 신호와 SOE 신호의 일 예를 보여 주는 파형도이다.
도 12는 타이밍 콘트롤러의 EPI 신호 출력 타이밍과 소스 드라이브 IC의 데이터 전압 출력 타이밍을 보여 주는 도면이다.
도 13은 소스 드라이브 IC를 상세히 보여 주는 블록도이다.
도 14는 CLAT 신호에 의해 제어되는 제1 및 제2 래치의 입/출력 타이밍을 보여 주는 파형도이다.
도 15는 소스 드라이브 IC별로 개별 제어되는 CLAT 신호의 일 예를 보여 주는 도면이다. 1 is a block diagram showing a display device according to an embodiment of the present invention.
Figure 2 is a diagram showing the EPI interface topology for connecting the timing controller and source drive ICs.
Figure 3 is a waveform diagram showing the signal transmission protocol of the EPI interface.
Figure 4 is a diagram illustrating one data packet in the EPI interface.
Figure 5 is a waveform diagram showing the EPI signal transmitted during the horizontal blank period.
Figure 6 is a waveform diagram showing the internal clock restored from the source drive.
Figure 7 is a block diagram showing the timing controller and source drive IC connected through the EPI interface.
Figures 8 and 9 are diagrams showing control packets in detail.
Figure 10 is a waveform diagram showing timing information of the SOE signal and CLAT signal stored in the control packet.
Figure 11 is a waveform diagram showing an example of a CLAT signal and a SOE signal.
Figure 12 is a diagram showing the EPI signal output timing of the timing controller and the data voltage output timing of the source drive IC.
Figure 13 is a block diagram showing the source drive IC in detail.
Figure 14 is a waveform diagram showing the input/output timing of the first and second latches controlled by the CLAT signal.
Figure 15 is a diagram showing an example of a CLAT signal that is individually controlled for each source drive IC.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms. The embodiments only serve to ensure that the disclosure of the present invention is complete, and those skilled in the art will be able to understand the present invention. It is provided to completely inform the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shape, size, ratio, angle, number, etc. shown in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown in the drawings. Like reference numerals refer to substantially like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When “comprises,” “includes,” “has,” “consists of,” etc. mentioned in the specification are used, other parts may be added unless ‘only’ is used. If a component is expressed in the singular, it may be interpreted as plural unless specifically stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of a positional relationship, for example, if the positional relationship between two components is described as 'on top', 'on top', 'on the bottom', 'next to ~', etc., ' One or more other components may be interposed between those components where 'immediately' or 'directly' is not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. First, second, etc. may be used to distinguish components, but the function or structure of these components is not limited by the ordinal number or component name in front of the component. Since the patent claims are written focusing on essential components, the ordinal numbers preceding the component names of the patent claims and the ordinal numbers preceding the component names of the embodiments may not match.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be partially or fully combined or combined with each other, and various technological interconnections and drives are possible. Each embodiment may be implemented independently of each other or may be implemented together in a related relationship.

이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. Hereinafter, various embodiments of the present specification will be described in detail with reference to the attached drawings.

본 발명의 표시장치는 타이밍 콘트롤러와 소스 드라이브 IC들을 포함한 어떠한 평판 표시장치에도 적용 가능하다.The display device of the present invention can be applied to any flat panel display device including timing controller and source drive ICs.

도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.Referring to FIGS. 1 and 2 , a display device according to an embodiment of the present specification includes a display panel 100 and a display panel driver.

표시패널(100)은 입력 영상이 재현되는 화면(AA)을 포함한다. 화면(AA)은 입력 영상의 픽셀 데이터가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들을 포함한다. The display panel 100 includes a screen AA on which an input image is reproduced. The screen AA includes a pixel array on which pixel data of the input image is displayed. The pixel array includes a plurality of data lines DL, a plurality of gate lines GL crossing the data lines DL, and a plurality of pixels.

픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면(AA) 상에 다양한 방법으로 배치될 수 있다. Pixels may be arranged on the screen AA in a matrix form defined by data lines DL and gate lines GL. In addition to the matrix form, pixels can be arranged on the screen AA in various ways, such as in a form that shares pixels emitting the same color, in a stripe form, or in a diamond form.

픽셀 어레이는 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 게이트 라인을 공유하는 1 라인 분량의 픽셀 데이터를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 시간이다. 1 수평 기간은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. The pixel array includes a pixel column and pixel lines (L1 to Ln) that intersect the pixel column. A pixel column contains pixels arranged along the y-axis direction. A pixel line contains pixels arranged along the x-axis direction. One vertical period is one frame period required to write one frame worth of pixel data to all pixels on the screen. This is the time required to write 1 line worth of pixel data sharing a gate line to the pixels of 1 pixel line. 1 horizontal period is the time divided by 1 frame period by the number of m pixel lines (L1 to Lm).

픽셀들 각각은 컬러 구현을 위하여 적색(Red, R) 서브 픽셀, 녹색(Green, G) 서브 픽셀, 청색(Blue, B) 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다. Each pixel may be divided into a red (R) subpixel, a green (G) subpixel, and a blue (B) subpixel to implement color. Each of the pixels may further include a white subpixel. Each of the subpixels 101 includes the same pixel circuit.

유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED의 전류는 구동 소자의 게이트-소스간 전압에 따라 조절될 수 있다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함할 수 있다. For an organic light emitting display device, the pixel circuit may include a light emitting element, a driving element, one or more switch elements, and a capacitor. The light emitting device can be implemented as OLED. The current of the OLED can be adjusted according to the gate-source voltage of the driving element. The driving element and switch element may be implemented as transistors. The pixel circuit is connected to the data line (DL) and gate line (GL). In FIG. 1, “D1 to D3” shown in circles are data lines, and “Gn-2 to Gn” are gate lines. Each of the subpixels 101 may include the same pixel circuit.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면(AA) 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors may be disposed on the display panel 100. Touch input can be sensed using separate touch sensors or sensed through pixels. The touch sensors are of the on-cell type or add-on type, arranged on the screen (AA) of the display panel 100 or embedded in the pixel array. It can be implemented with touch sensors.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입한다. The display panel driver includes a data driver 110 and a gate driver 120. The display panel driver writes pixel data of the input image to the pixels of the display panel 100 under the control of a timing controller (Timing controller, TCON) 130.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(SDATA)를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 데이터 구동부(110)는 데이터 전압을 데이터 라인들(DL)에 공급한다. 픽셀 데이터 전압은 데이터 라인들(DL)에 공급되어 스위치 소자를 통해 서브 픽셀들(101)의 픽셀 회로에 인가된다. 데이터 구동부(110)는 도 2에 도시된 바와 같이 하나 이상의 소스 드라이브 IC들(SIC1~SICn)로 구현될 수 있다. The data driver 110 converts the pixel data (SDATA) of the input image received from the timing controller 130 into a gamma compensation voltage using a digital to analog converter (hereinafter referred to as “DAC”) and provides a data voltage. occurs. The data driver 110 supplies data voltage to the data lines DL. The pixel data voltage is supplied to the data lines DL and applied to the pixel circuit of the subpixels 101 through the switch element. The data driver 110 may be implemented with one or more source drive ICs (SIC1 to SICn) as shown in FIG. 2.

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 화면 밖의 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 데이터 전압에 동기되는 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 데이터 전압이 충전되는 픽셀 라인을 동시에 선택한다. The gate driver 120 may be formed in the bezel area BZ outside the screen of the display panel 100 where no image is displayed. The gate driver 120 sequentially supplies a gate signal synchronized to the data voltage to the gate lines GL under the control of the timing controller 130. The gate signal simultaneously selects the pixel line where the data voltage is charged.

게이트 구동부(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 하나 이상의 스캔 신호와 발광 제어 신호(EM)를 포함할 수 있다. The gate driver 120 outputs a gate signal and shifts the gate signal using one or more shift registers. The gate signal may include one or more scan signals and an emission control signal (EM).

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 픽셀 데이터(DATA)와, 이 픽셀 데이터(DATA)와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있으므로 수직 동기신호(Vsync)와 수평 동기신호(Hsync)가 생략될 수 있다. The timing controller 130 receives pixel data (DATA) of an input image and a timing signal synchronized with the pixel data (DATA) from a host system (not shown). The timing signal includes a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a clock signal (DCLK), and a data enable signal (DE). Since the vertical period and horizontal period can be known by counting the data enable signal (DE), the vertical synchronization signal (Vsync) and horizontal synchronization signal (Hsync) can be omitted.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 이용하여 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어 신호(DDC), 및 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다. 소스 타이밍 제어 신호(DDC)는 소스 드라이브 IC들(SIC1~SICn) 각각의 출력 타이밍을 제어하는 SOE 신호, 소스 드라이브 IC(SIC1~SICn) 각각에서 래치(Latch)의 출력 타이밍을 제어하는 래치 출력 제어 신호(이하 “CLAT 신호”라 함)를 발생한다. SOE 신호와 CLAT 신호는 매 수평 기간 마다 소스 드라이브 IC들(SIC1~SICn) 각각의 래치 출력 타이밍과 버퍼 출력 타이밍을 제어한다. 따라서, SOE 신호와 CLAT 신호의 펄스는 매 수평 기간마다 발생된다. The timing controller 130 uses timing signals (Vsync, Hsync, DE) received from the host system to control the operation timing of the data driver 110, a source timing control signal (DDC), and a gate driver 120. Generates a gate timing control signal (GDC) to control operation timing. The source timing control signal (DDC) is the SOE signal that controls the output timing of each of the source drive ICs (SIC1 to SICn), and the latch output control that controls the output timing of the latch in each of the source drive ICs (SIC1 to SICn). Generates a signal (hereinafter referred to as “CLAT signal”). The SOE signal and CLAT signal control the latch output timing and buffer output timing of each of the source drive ICs (SIC1 to SICn) every horizontal period. Accordingly, pulses of the SOE signal and CLAT signal are generated every horizontal period.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.The timing controller 130 multiplies the input frame frequency by i and controls the operation timing of the display panel drivers 110 and 120 with a frame frequency of input frame frequency x i (i is a positive integer greater than 0) Hz. . The input frame frequency is 60Hz in the NTSC (National Television Standards Committee) method and 50Hz in the PAL (Phase-Alternating Line) method.

호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.The host system may be any one of a television (TV), set-top box, navigation system, personal computer (PC), home theater, mobile device, or wearable device. In mobile devices and wearable devices, the data driver 110, timing controller 130, level shifter 140, etc. may be integrated into one drive IC.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.The level shifter 140 converts the voltage of the gate timing control signal (GDC) output from the timing controller 130 into a gate high voltage (VGH) and a gate low voltage (VGL) and supplies them to the gate driver 120. The low level voltage of the gate timing control signal (GDC) is converted to the gate low voltage (VGL), and the high level voltage of the gate timing control signal (GDC) is converted to the gate high voltage (VGH). is converted to

타이밍 콘트롤러(130)는 EPI(Embedded　Clock Point to Point Interface) 인터페이스를 통해 소스 드라이브 IC들(SIC1~SICn)에 픽셀 데이터를 전송할 수 있다. EPI 인터페이스는 도 2에 도시된 바와 같이 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn)을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이의 배선 수를 최소화할 수 있다. EPI(Embedded　Clock Point to Point Interface) 인터페이스는 클럭이 내장된(embedded) 콘트롤 데이터 및 픽셀 데이터를 포함한 EPI 신호가 데이터 배선쌍(12)을 통해 전송되기 때문에 별도의 클럭 배선과 콘트롤 배선들이 필요 없다. The timing controller 130 can transmit pixel data to the source drive ICs (SIC1 to SICn) through an Embedded Clock Point to Point Interface (EPI) interface. As shown in FIG. 2, the EPI interface connects the timing controller 130 and the source drive ICs (SIC1 to SICn) in a point-to-point manner to connect the timing controller 130 and the source drive ICs (SIC1 to SICn). ~SICn) can be minimized. The EPI (Embedded Clock Point to Point Interface) interface does not require separate clock wires and control wires because the EPI signal, including control data and pixel data with an embedded clock, is transmitted through the data wire pair 12.

데이터 배선쌍들(12)은 소스 드라이브 IC 별로 구분되어 타이밍 콘트롤러(130)를 소스 드라이브 IC들(SIC1~SICn)에 연결할 수 있다. 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn)은 데이터 배선쌍(12)을 통해 직렬로 연결될 수 있다. The data wire pairs 12 are divided by source drive IC and can connect the timing controller 130 to the source drive ICs (SIC1 to SICn). The timing controller 130 and the source drive ICs (SIC1 to SICn) may be connected in series through the data wire pair 12.

EPI 인터페이스의 경우, 소스 드라이브 IC들(SIC1~SICn) 각각은 CDR(Clock and Data Recovery)을 위한 클럭 복원부(미도시)를 포함할 수 있다. 타이밍 콘트롤러(130)는 클럭 복원부의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 소스 드라이브 IC들(SIC1~SICn)에 내장된 클럭 복원부는 데이터 배선쌍(12)을 통해 수신된 EPI 신호의 클럭 트레이닝 패턴 신호와 클럭 신호가 입력되면 클럭 신호를 복원하여 도 6과 같은 다중 위상의 내부 클럭(CDR CLK)을 발생한다.In the case of the EPI interface, each of the source drive ICs (SIC1 to SICn) may include a clock recovery unit (not shown) for CDR (Clock and Data Recovery). The timing controller 130 transmits a clock training pattern (clock training pattern or preamble) signal to the source drive ICs (SIC1 to SICn) so that the output phase and frequency of the clock recovery unit can be locked. The clock recovery unit built into the source drive ICs (SIC1 to SICn) restores the clock signal when the clock training pattern signal and clock signal of the EPI signal received through the data wire pair 12 are input, and the multi-phase as shown in FIG. Generates an internal clock (CDR CLK).

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭(CDR CLK)의 위상과 주파수가 고정(Lock)되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러(130)에 피드백(Feedback) 입력한다. 제1 소스 드라이브 IC들(SIC1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC(SICn)에 연결된 락 피드백 배선(13)을 통해 타이밍 콘트롤러(130)에 피드백 입력된다.When the phase and frequency of the internal clock (CDR CLK) are locked, the source drive ICs (SIC1 to SICn) send a high logic level lock signal (LOCK) that indicates a stable output state. Feedback is input to the timing controller 130. A high logic level DC power supply voltage (VCC) is input to the lock signal input terminal of the first source drive ICs (SIC1). The lock signal (LOCK) is fed back to the timing controller 130 through the lock feedback wire 13 connected to the timing controller and the last source drive IC (SICn).

EPI 인터페이스의 신호 전송 프로토콜에서, 타이밍 콘트롤러(130)는 콘트롤 데이터와 입력 영상의 픽셀 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호(Clock training pattern signal)을 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 소스 드라이브 IC(SIC1~SICn)의 클럭 복원부는 클럭 트레이닝 패턴 신호를 기준으로 클럭 트레이닝(Clock training) 동작을 수행하여 데이터 배선쌍(12)을 통해 수신된 클럭을 복원하여 내부 클럭을 발생하고, 내부 클럭의 위상과 주파수가 안정되게 고정될 때 타이밍 콘트롤러(130)와의 데이터 링크를 확립한다.In the signal transmission protocol of the EPI interface, the timing controller 130 transmits a clock training pattern signal to the source drive ICs (SIC1 to SICn) before transmitting control data and pixel data of the input image. The clock recovery unit of the source drive IC (SIC1 to SICn) performs a clock training operation based on the clock training pattern signal to restore the clock received through the data wire pair 12 to generate an internal clock. When the phase and frequency of the clock are stably fixed, a data link with the timing controller 130 is established.

타이밍 콘트롤러(130)는 마지막 소스 드라이브 IC(SICn)로부터 수신된 락 신호(LOCK)에 응답하여 콘트롤 데이터와 픽셀 데이터를 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn)로 전송하기 시작한다. 타이밍 콘트롤러(130)의 출력 신호는 타이밍 콘트롤러(130)의 송신단 버퍼를 통해 차동 신호(Differential Signal)로 변환되어 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn)로 전송된다. The timing controller 130 transmits control data and pixel data to the source drive ICs (SIC1 to SICn) through the data wire pair 12 in response to the lock signal (LOCK) received from the last source drive IC (SICn). Let's begin. The output signal of the timing controller 130 is converted into a differential signal through the transmitting end buffer of the timing controller 130 and transmitted to the source drive ICs (SIC1 to SICn) through the data wire pair 12.

소스 드라이브 IC들(SIC1~SICn)은 데이터 배선쌍(12)을 통해 수신되는 신호로부터 콘트롤 데이터 비트(control data bit)를 내부 클럭 타이밍에 샘플링하고, 샘플링된 콘트롤 데이터로부터 소스 타이밍 제어 신호(DDC)를 복원할 수 있다. 콘트롤 데이터는 소스 타이밍 제어 신호(DDC)와 함께 소스 드라이브 IC들(SIC1~SICn)과 게이트 구동부(120)의 기능을 제어하는 제어 신호를 포함할 수 있다. The source drive ICs (SIC1 to SICn) sample control data bits from signals received through the data wire pair 12 at internal clock timing, and generate a source timing control signal (DDC) from the sampled control data. can be restored. The control data may include a control signal that controls the functions of the source drive ICs (SIC1 to SICn) and the gate driver 120 along with the source timing control signal (DDC).

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭 타이밍에 맞추어 배선쌍(12)을 통해 수신된 신호로부터 픽셀 데이터 비트들(pixel data bit)를 샘플링한 후에 래치(latch)를 이용하여 샘플링된 픽셀 데이터의 비트들을 병렬 데이터로 변환한다. 소스 드라이브 IC들(SIC1~SICn)은 복원된 타이밍 제어 신호(DDC)에 응답하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 데이터 전압은 데이터라인들(DL)에 공급된다.The source drive ICs (SIC1 to SICn) sample pixel data bits from the signal received through the wire pair 12 in accordance with the internal clock timing, and then use a latch to sample the sampled pixel data. Convert the bits into parallel data. The source drive ICs (SIC1 to SICn) convert pixel data into a gamma compensation voltage in response to the restored timing control signal (DDC) and output a data voltage. Data voltage is supplied to the data lines DL.

도 3은 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다. Figure 3 is a waveform diagram showing the signal transmission protocol of the EPI interface.

도 3을 참조하면, 타이밍 콘트롤러(130)는 제1 단계(Phase-Ⅰ)에서 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송하고 락 피드백 배선(13)을 통해 하이 로직 레벨(high logic level 또는 1)의 락 신호(LOCK)가 입력될 때 제2 단계(Phase-Ⅱ)를 실시하여 EPI 인터페이스 프로토콜에서 정의된 신호 포맷으로 데이터를 EPI 신호를 전송하기 시작한다. 제2 단계(Phase-Ⅱ)에서 콘트롤 데이터 패킷(CTR)이 소스 드라이브 IC들(SIC1~SICn)로 전송된다. Referring to FIG. 3, the timing controller 130 transmits a clock training pattern signal (or Preamble signal) of a certain frequency to the source drive ICs (SIC1 to SICn) in the first phase (Phase-I) and lock feedback wire ( When a high logic level (high logic level or 1) lock signal (LOCK) is input through 13), the second step (Phase-II) is performed to transmit the EPI signal with data in the signal format defined in the EPI interface protocol. I start to do it. In the second phase (Phase-II), the control data packet (CTR) is transmitted to the source drive ICs (SIC1 to SICn).

EPI 신호(EPI data)는 인터페이스 신호 전송 프로토콜에서 콘트롤 패킷과 픽셀 데이터를 포함한다. 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ)에 이어서 락 신호(LOCK)가 하이 로직 레벨로 유지되면 제3 단계(Phase-Ⅲ)를 실시하여 입력 영상의 픽셀 데이터를 포함한 픽셀 데이터 패킷의 픽셀 데이터(DATA)를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. EPI signals (EPI data) include control packets and pixel data in the interface signal transmission protocol. Following the second step (Phase-II), the timing controller 130 performs the third step (Phase-III) when the lock signal (LOCK) is maintained at a high logic level to collect the pixel data packet including the pixel data of the input image. Pixel data (DATA) is transmitted to source drive ICs (SIC1 to SICn).

타이밍 콘트롤러(130)는 데이터 배선쌍(12) 상의 EMI를 줄이기 위하여 픽셀 데이터를 스크램블(scramble)한다. 도 3에서 DATA는 픽셀 데이터를 의미한다.The timing controller 130 scrambles pixel data to reduce EMI on the data wire pair 12. In Figure 3, DATA means pixel data.

도 3에서 "Tlock"은 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. Tlock 동안 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC1~SICn)에 입력되어 소스 드라이브 IC들(SIC1~SICn)의 클럭 복원부로부터 출력되는 내부 클럭의 주파수와 위상이 고정(Lock)되어 락 신호(LOCK)가 하이 로직 레벨(H)로 반전될 수 있다. 이 시간(Tlock)은 1 수평 기간 이상의 시간일 수 있다.In FIG. 3, “Tlock” is the time until the lock signal is inverted to the high logic level (H). During Tlock, the clock training pattern signal is input to the source drive ICs (SIC1 to SICn), and the frequency and phase of the internal clock output from the clock recovery unit of the source drive ICs (SIC1 to SICn) are locked, thereby locking the lock signal ( LOCK) can be inverted to a high logic level (H). This time (Tlock) may be one horizontal period or more.

타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락 신호(LOCK)가 입력될 때 소스 드라이브 IC들(SIC1~SICn)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 제2 단계(Phase-Ⅱ) 신호와 제3 단계(Phase-Ⅲ) 실행 중에 예기치 않은 상황에서 클럭 복원부로부터 클럭이 정상적으로 복원되지 않으면 소스 드라이브 IC들(SIC1~SICn) 중 어느 하나라도 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다. 이 경우, 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ) 신호 또는 제3 단계(Phase-Ⅲ) 과정에서 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락 신호(LOCK)가 입력될 때 이에 응답하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 이 때, 소스 드라이브 IC들(SIC1~SICn)에 콘트롤 데이터(CTR)와 픽셀 데이터(SDATA)가 수신되지 않는다. The timing controller (TCON) performs the first step ( Phase-Ⅰ) is executed to transmit the clock training pattern signal to the source drive ICs (SIC1 to SICn). If the clock is not restored normally from the clock recovery unit in an unexpected situation during the execution of the second phase (Phase-II) signal and the third phase (Phase-III), any one of the source drive ICs (SIC1 to SICn) may send a lock signal ( Invert LOCK) to low logic level (L). In this case, the timing controller 130 receives a lock signal (LOCK) of low logic level (L) from the last source drive IC (SICn) in the second phase (Phase-II) signal or the third phase (Phase-III). When input, the first phase (Phase-I) is executed in response to the clock training pattern signal to be transmitted to the source drive ICs (SIC1 to SICn). At this time, control data (CTR) and pixel data (SDATA) are not received by the source drive ICs (SIC1 to SICn).

도 4는 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다. Figure 4 is a diagram illustrating one data packet in the EPI interface.

도 4를 참조하면, EPI 인터페이스에서 소스 드라이브 IC들(SIC1~SICn)로 전송되는 EP 신호의 1 데이터 패킷은 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들(EPI CLK)을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 픽셀 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간이다. 1 UI는 표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다.Referring to FIG. 4, one data packet of the EP signal transmitted from the EPI interface to the source drive ICs (SIC1 to SICn) includes data bits and clock bits (EPI CLK) allocated before and after the data bits. . Data bits are bits of control data or pixel data. 1 bit transmission time is 1 UI (Unit Interval) time. 1 UI varies depending on the resolution of the display panel (PNL) or the number of data bits.

클럭 비트들(EPI CLK)은 이웃한 데이터 패킷들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 설정될 수 있으나 이에 한정되지 않는다. 데이터 비트 수가 10 bit일 때, 하나의 픽셀 데이터 패킷은 30 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 8 bit의 R 서브 픽셀 데이터, 8 bit의 G 서브 픽셀 데이터, 및 8 bit의 B 서브 픽셀 데이터가 포함된 24 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있으나 이에 한정되지 않는다. Clock bits (EPI CLK) are allocated as much as 4 UI between neighboring data packets, and the logic value may be set to “0 0 1 1 (or L L H H)”, but is not limited to this. When the number of data bits is 10 bits, one pixel data packet may include 30 UI data bits and 4 UI clock bits. When the number of data bits is 8 bits, 1 packet contains 24 UI data bits including 8 bits of R subpixel data, 8 bits of G subpixel data, and 8 bits of B subpixel data, and 4 UIs of clock. May contain bits. When the number of data bits is 6 bits, 1 packet may include 18 UI of RGB data bits and 4 UI of clock bits, but is not limited to this.

1 수평 기간(1H)은 픽셀 데이터가 소스 드라이브 IC들(SIC1~SICn)에 전송되지 않는 수평 블랭크 구간(Horizontal blank period, 도 11의 HB)과, 픽셀 데이터가 소스 드라이브 IC들(SIC1~SICn)에 전송되는 수평 액티브 구간(Horizontal active, 도 11의 HA)으로 나뉘어질 수 있다. 콘트롤 데이터 패킷은 수평 블랭크 구간(HB)에 소스 드라이브 IC들(SIC1~SICn)로 전송될 수 있다. 1 The horizontal period (1H) is a horizontal blank period (HB in FIG. 11) in which pixel data is not transmitted to the source drive ICs (SIC1 to SICn), and the pixel data is transmitted to the source drive ICs (SIC1 to SICn). It can be divided into a horizontal active section (HA in FIG. 11) transmitted. Control data packets may be transmitted to the source drive ICs (SIC1 to SICn) in the horizontal blank section (HB).

EPI 인터페이스 프로토콜에서, 1 수평 기간(1H)의 수평 블랭크 구간(HB)에 제1 단계(Phase-Ⅰ)와 제2 단계(Phase-Ⅱ) 단계가 수행된다. 수평 블랭크 구간(HB)은 데이터 인에이블 신호(DE)의 로우 로직 레벨 구간에 해당한다. 도 5에서 "DE"는 데이터 인에이블 신호(DE)이다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 하이 로직 구간은 수평 액티브 구간에 해당한다. 데이터 인에이블 신호(DE)의 하이 로직 구간 즉, 펄스폭 내에서 제3 단계(Phase-Ⅲ)가 실행되어 픽셀 데이터(DATA)를 포함한 픽셀 데이터 패킷이 소스 드라이브 IC들(SIC1~SICn)로 전송된다. In the EPI interface protocol, the first phase (Phase-I) and the second phase (Phase-II) are performed in the horizontal blank section (HB) of one horizontal period (1H). The horizontal blank section (HB) corresponds to the low logic level section of the data enable signal (DE). In FIG. 5, “DE” is a data enable signal (DE). One pulse period of the data enable signal (DE) is one horizontal period (1H). The high logic period of the data enable signal (DE) corresponds to the horizontal active period. The third stage (Phase-III) is executed within the high logic section of the data enable signal (DE), that is, the pulse width, and the pixel data packet including pixel data (DATA) is transmitted to the source drive ICs (SIC1 to SICn). do.

도 6은 소스 드라이브 IC들(SIC1~SICn)에서 복원되는 내부 클럭을 보여 주는 파형도이다. 도 6에서, “EPI”는 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn)에 수신되는 EPI 신호이다. “CDR CLK”은 소스 드라이브 IC들(SIC1~SICn)의 클럭 복원부에서 출력되는 다중 위상의 내부 클럭이다. Figure 6 is a waveform diagram showing the internal clock restored from the source drive ICs (SIC1 to SICn). In FIG. 6, “EPI” is an EPI signal received by the source drive ICs (SIC1 to SICn) through the data wire pair 12. “CDR CLK” is a multi-phase internal clock output from the clock recovery unit of the source drive ICs (SIC1 to SICn).

도 6을 참조하면, 소스 드라이브 IC들(SIC1~SICn) 각각의 클럭 복원부는 위상 고정 루프(Phase locked loop, PLL) 또는 지연 락 루프(Delay Locked loop, DLL)를 이용하여 다중 위상의 내부 클럭들(CDR CLK)을 출력 한다. 클럭 복원부는 데이터 배선쌍(12)을 통해 수신된 클럭 트레이닝 패턴 신호를 입력 받아 출력을 발생하고 그 출력의 위상과 주파수가 입력 클럭과 같게 될 때 락 신호(LOCK)를 하이 레벨로 반전시킨 후에 EPI 신호의 클럭을 복원하여 다중 위상의 내부 클럭(CDR CLK)을 발생한다. 다중 위상의 내부 클럭(CDR CLK)은 클럭의 라이징 에지(rising edge)가 데이터 패킷의 비트 각각에 동기되도록 순차적으로 위상이 지연되는 클럭들로 발생된다. 소스 드라이브 IC들(SIC1~SICn)은 내부 클럭(CDR CLK)의 라이징 에지에 데이터의 비트를 샘플링할 수 있다. Referring to FIG. 6, the clock recovery unit of each of the source drive ICs (SIC1 to SICn) uses a phase locked loop (PLL) or delay locked loop (DLL) to generate multi-phase internal clocks. (CDR CLK) is output. The clock recovery unit receives the clock training pattern signal received through the data wire pair 12 and generates an output. When the phase and frequency of the output are the same as the input clock, the clock recovery unit inverts the lock signal (LOCK) to a high level and then EPI By restoring the clock of the signal, a multi-phase internal clock (CDR CLK) is generated. The multi-phase internal clock (CDR CLK) is generated as clocks whose phases are sequentially delayed so that the rising edge of the clock is synchronized with each bit of the data packet. The source drive ICs (SIC1 to SICn) can sample bits of data on the rising edge of the internal clock (CDR CLK).

도 7은 EPI 인터페이스를 통해 연결된 타이밍 콘트롤러와 소스 드라이브 IC를 보여 주는 블록도이다. Figure 7 is a block diagram showing the timing controller and source drive IC connected through the EPI interface.

도 7을 참조하면, 타이밍 콘트롤러(130)는 데이터 링크층(131)과, 물리층(132)을 포함할 수 있다. Referring to FIG. 7, the timing controller 130 may include a data link layer 131 and a physical layer 132.

데이터 링크층(131)은 호스트 시스템으로부터 입력 영상의 픽셀 데이터(디지털 데이터)를 수신 받아 EPI 인터페이스 프로토콜에서 정의된 신호 포맷에 맞게 정렬하는 디지털 처리부이다. 예를 들어, 데이터 링크층은 픽셀 데이터 패킷을 전송하기 전에 소스 드라이브 IC들 각각의 기능과 입/출력 타이밍을 제어하기 위한 콘트롤 데이터 패킷을 생성하여 픽셀 데이터 앞에 맵핑(mapping)할 수 있다. 콘트롤 데이터 패킷은 적어도 SOE 신호와, CLAT 신호를 포함한다. 이러한 콘트롤 데이터 패킷은 EPI 인터페이스 프로토콜에 의해 정의된 bit 수 정보에 의해 픽셀 데이터의 전송 타이밍을 지시하고, 픽셀 데이터 패킷 정보를 포함할 수 있다. 소스 드라이브 IC들(SIC1~SICn)의 다양한 기능을 제어하기 위한 콘트롤 데이터가 콘트롤 데이터 패킷에 추가될 수 있다. 나아가, 콘트롤 데이터 패킷에 게이트 구동부(102)를 제어하기 위한 콘트롤 데이터가 추가될 수 있다. The data link layer 131 is a digital processing unit that receives pixel data (digital data) of an input image from the host system and aligns it to the signal format defined in the EPI interface protocol. For example, the data link layer can generate control data packets to control the functions and input/output timing of each source drive IC before transmitting the pixel data packets and map them in front of the pixel data. The control data packet includes at least an SOE signal and a CLAT signal. This control data packet indicates the transmission timing of pixel data based on bit number information defined by the EPI interface protocol and may include pixel data packet information. Control data for controlling various functions of the source drive ICs (SIC1 to SICn) may be added to the control data packet. Furthermore, control data for controlling the gate driver 102 may be added to the control data packet.

데이터 링크층(131)은 픽셀 데이터 패킷을 소스 드라이브 IC들(SIC1~SICn)로 전송한 후에 다음 콘트롤 패킷 전송 전까지 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. The data link layer 131 transmits the pixel data packet to the source drive ICs (SIC1 to SICn) and then transmits a clock training pattern signal (or preamble signal) to the source drive ICs (SIC1 to SICn) before transmitting the next control packet. do.

물리층(132)은 아날로그 처리부이다. 물리층(132)은 소스 드라이브 IC(SIC1~SICn)에 수신되는 EPI 신호(EPI data)의 아이(eye) 특성 요구 수준을 충족할 수 있도록 타이밍 콘트롤러(130)로부터 출력되는 EPI 신호(EPI data)의 아날로그 특성을 처리한다. 예를 들어, 물리층(132)은 EPI 신호(EPI data)의 출력 스윙 레벨 제어(Output Swing Level Control)와 프리엠퍼시스(Pre-emphasis) 등을 처리한다. The physical layer 132 is an analog processing unit. The physical layer 132 stores the EPI signal (EPI data) output from the timing controller 130 to meet the eye characteristic requirement level of the EPI signal (EPI data) received from the source drive ICs (SIC1 to SICn). Processes analog characteristics. For example, the physical layer 132 processes output swing level control and pre-emphasis of the EPI signal (EPI data).

EPI 신호(EPI data)는 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이에 연결된 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn) 각각에 전송된다. 제1 EPI 신호(EPI1)는 제1 데이터 배선쌍(12)을 통해 제1 소스 드라이브 IC(SIC1)로 전송된다. 제2 EPI 신호(EPI2)는 제2 데이터 배선쌍(12)을 통해 제2 소스 드라이브 IC(SIC2)로 전송된다. 제n EPI 신호(EPIn)는 제n 데이터 배선쌍(12)을 통해 제n 소스 드라이브 IC(SICn)로 전송된다. The EPI signal (EPI data) is transmitted to each of the source drive ICs (SIC1 to SICn) through the data wire pair 12 connected between the timing controller 130 and the source drive ICs (SIC1 to SICn). The first EPI signal (EPI1) is transmitted to the first source drive IC (SIC1) through the first data wire pair 12. The second EPI signal (EPI2) is transmitted to the second source drive IC (SIC2) through the second data wire pair 12. The nth EPI signal (EPIn) is transmitted to the nth source drive IC (SICn) through the nth data wire pair 12.

도 8 및 도 9는 콘트롤 패킷(CTR)을 자세히 보여 주는 도면들이다. 도 10은 콘트롤 패킷에 저장되는 SOE 신호와 CLAT 신호의 타이밍 정보를 보여 주는 파형도이다. Figures 8 and 9 are diagrams showing the control packet (CTR) in detail. Figure 10 is a waveform diagram showing timing information of the SOE signal and CLAT signal stored in the control packet.

도 8 내지 도 10을 참조하면, 콘트롤 패킷(CTR)은 제1 내지 제3 콘트롤 데이터(CTR1, CTR2, CTR3)를 포함한다. 제1 내지 제3 콘트롤 데이터(CTR1, CTR2, CTR3) 중 적어도 하나는 SOE 신호와 CLAT 신호의 타이밍 정보를 포함할 수 있다. SOE 신호와 CLAT 신호의 타이밍 정보는 도 10과 같이, 펄스의 라이징 시점(ts1, ts2)과, 펄스 듀레이션(pulse duration) 시간(tw1, tw2)을 지시하는 정보를 포함할 수 있다. 8 to 10, the control packet (CTR) includes first to third control data (CTR1, CTR2, CTR3). At least one of the first to third control data (CTR1, CTR2, CTR3) may include timing information of the SOE signal and the CLAT signal. The timing information of the SOE signal and the CLAT signal may include information indicating the rising time of the pulse (ts1, ts2) and the pulse duration time (tw1, tw2), as shown in FIG. 10.

도 11은 CLAT 신호와 SOE 신호의 일 예를 보여 주는 파형도이다. Figure 11 is a waveform diagram showing an example of a CLAT signal and a SOE signal.

도 11을 참조하면, 타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SICn) 각각에 콘트롤 패킷을 전송하여 CLAT 신호와 SOE 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송할 수 있다. Referring to FIG. 11, the timing controller 130 may transmit a CLAT signal and a SOE signal to each of the source drive ICs (SIC1 to SICn) by transmitting a control packet to each of the source drive ICs (SIC1 to SICn).

소스 드라이브 IC들(SIC1~SICn) 각각은 콘트롤 패킷에 정의된 타이밍 정보를 바탕으로 CLAT 신호와 SOE 신호를 복원한다. 소스 드라이브 IC들(SIC1~SICn)은 콘트롤 패킷에 이어서 수신된 픽셀 데이터 패킷의 bit를 내부 클럭 타이밍에 샘플링하고 래치(Latch)에 제공한다. 래치는 시프트 레지스터로부터 순차적으로 입력되는 픽셀 데이터의 bit를 입력 받아 일시적으로 저장한 후에 CLAT 신호의 펄스에 응답하여 출력한다. Each of the source drive ICs (SIC1 to SICn) restores the CLAT signal and SOE signal based on the timing information defined in the control packet. The source drive ICs (SIC1 to SICn) sample the bits of the pixel data packet received following the control packet at the internal clock timing and provide it to the latch. The latch receives bits of pixel data sequentially input from the shift register, stores them temporarily, and then outputs them in response to the pulse of the CLAT signal.

CLAT 신호는 소스 드라이브 IC들(SIC1~SICn) 각각에서 래치의 출력 타이밍을 1 수평 기간(1H) 보다 작은 시간 내에서 IC 별로 제어할 수 있다. CLAT 신호의 펄스는 1 수평 기간(1H)마다 발생된다. 따라서, CLAT 신호의 1 주기는 1 수평 기간(1H)이다. CLAT 신호는 픽셀 데이터가 없는 수평 블랭크 구간(HB)에 발생될 수 있으나 이에 한정되지 않는다. The CLAT signal can control the output timing of the latch in each of the source drive ICs (SIC1 to SICn) within a time period less than 1 horizontal period (1H). A pulse of the CLAT signal is generated every 1 horizontal period (1H). Therefore, one cycle of the CLAT signal is one horizontal period (1H). The CLAT signal may be generated in a horizontal blank section (HB) without pixel data, but is not limited to this.

SOE 신호는 DAC로부터 출력되는 데이터 전압의 출력 타이밍을 지시한다. SOE 신호의 펄스는 1 수평 기간(1H) 마다 발생된다. The SOE signal indicates the output timing of the data voltage output from the DAC. A pulse of the SOE signal is generated every 1 horizontal period (1H).

CLAT 신호가 없으면, 래치의 출력 타이밍을 소스 드라이브 IC 개별로 제어할 수 없다. SOE 신호는 1 수평 기간(1H) 주기로 소스 드라이브 IC들(SIC1~SICn)의 출력 타이밍을 제어한다. CLAT 신호가 없으면, 타이밍 콘트롤러(130) 내에서 메모리나 레지스터를 이용하여 픽셀 데이터의 전송 타이밍을 소스 드라이브 IC별로 지연시켜야 한다. CLAT 신호를 이용하여 래치 출력 타이밍을 지연하지 않으면, SOE 신호의 펄스는 매 수평 기간마다 수평 블랭크 구간(HB)에 발생되어야 한다.Without the CLAT signal, the output timing of the latch cannot be controlled individually by the source drive IC. The SOE signal controls the output timing of the source drive ICs (SIC1 to SICn) with a period of 1 horizontal period (1H). If there is no CLAT signal, the transmission timing of pixel data must be delayed for each source drive IC using memory or registers within the timing controller 130. If the latch output timing is not delayed using the CLAT signal, the pulse of the SOE signal must be generated in the horizontal blank section (HB) every horizontal period.

본 발명은 CLAT 신호를 이용하여 매 수평 기간마다 소스 드라이브 IC들(SIC1~SICn)의 래치 출력 타이밍을 1 수평 기간 보다 작은 시간 내에서 IC 별로 다르게 지연할 수 있다. 타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SICn)에 전송될 픽셀 데이터의 전송 타이밍을 소스 드라이브 IC 개별 제어할 필요 없이 CLAT 신호와 SOE 신호를 이용하여 소스 드라이브 IC들의 출력 타이밍을 IC 별로 개별 제어할 수 있다. 본 발명의 실시예에서, SOE 신호 펄스는 CLAT 신호에 의해 래치 출력 타이밍이 지연되기 때문에 수평 액티브 구간(HA)에 발생될 수 있다. The present invention can use the CLAT signal to delay the latch output timing of the source drive ICs (SIC1 to SICn) differently for each IC within a time less than one horizontal period in each horizontal period. The timing controller 130 individually controls the output timing of the source drive ICs (SIC1 to SICn) for each IC using the CLAT signal and the SOE signal without the need to individually control the transmission timing of the pixel data to be transmitted to the source drive ICs. You can control it. In an embodiment of the present invention, the SOE signal pulse may be generated in the horizontal active period (HA) because the latch output timing is delayed by the CLAT signal.

도 12는 타이밍 콘트롤러(130)의 EPI 신호 출력 타이밍과 소스 드라이브 IC의 데이터 전압 출력 타이밍을 보여 주는 도면이다. FIG. 12 is a diagram showing the EPI signal output timing of the timing controller 130 and the data voltage output timing of the source drive IC.

도 12를 참조하면, 타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SICn)에 EPI 신호를 동시에 전송한다. Referring to FIG. 12, the timing controller 130 simultaneously transmits EPI signals to the source drive ICs (SIC1 to SICn).

타이밍 콘트롤러(130)는 SOE 신호와 CLAT 신호의 타이밍 정보가 소스 드라이브 IC별로 개별 설정된 콘트롤 데이터 패킷들을 소스 드라이브 IC들(SIC1~SICn)에 동시에 전송한다. 이어서, 타이밍 콘트롤러(130)는 픽셀 데이터 패킷을 소스 드라이브 IC들(SIC1~SICn)에 동시에 전송한다. 타이밍 콘트롤러(130)는 소스 드라이브 IC별로 EPI 신호를 지연하지 않고 소스 드라이브 IC들에 EPI 신호를 동시에 전송한다. The timing controller 130 simultaneously transmits control data packets in which timing information of the SOE signal and the CLAT signal are individually set for each source drive IC to the source drive ICs (SIC1 to SICn). Next, the timing controller 130 simultaneously transmits pixel data packets to the source drive ICs (SIC1 to SICn). The timing controller 130 simultaneously transmits the EPI signal to the source drive ICs without delaying the EPI signal for each source drive IC.

소스 드라이브 IC들(SIC1~SICn) 각각은 자신이 담당하는 픽셀 영역들의 데이터 라인들(DL)에 픽셀 데이터의 데이터 전압을 출력한다. 제1 소스 드라이브 IC(SIC1)는 제1 콘트롤 데이터 패킷과 제1 픽셀 데이터 패킷을 수신하여 제1 콘트롤 데이터 패킷으로부터 CLAT 신호와 SOE 신호를 복원하여 화면(AA) 상의 제1 픽셀 영역의 데이터 라인들에 데이터 전압을 출력한다. 제m(m은 n 보다 작은 자연수) 소스 드라이브 IC(SICm)는 제m 콘트롤 데이터 패킷과 제m 픽셀 데이터 패킷을 수신하여 제m 콘트롤 데이터 패킷으로부터 CLAT 신호와 SOE 신호를 복원하여 화면(AA) 상의 제m 픽셀 영역의 데이터 라인들에 데이터 전압을 출력한다. 제n 소스 드라이브 IC(SICn)는 제n 콘트롤 데이터 패킷과 제n 픽셀 데이터 패킷을 수신하여 제n 콘트롤 데이터 패킷으로부터 CLAT 신호와 SOE 신호를 복원하여 화면(AA) 상의 제n 픽셀 영역의 데이터 라인들에 데이터 전압을 출력한다. Each of the source drive ICs (SIC1 to SICn) outputs the data voltage of the pixel data to the data lines (DL) of the pixel areas it is responsible for. The first source drive IC (SIC1) receives the first control data packet and the first pixel data packet, restores the CLAT signal and the SOE signal from the first control data packet, and connects the data lines of the first pixel area on the screen AA. Outputs data voltage. The mth (m is a natural number smaller than n) source drive IC (SICm) receives the mth control data packet and the mth pixel data packet, restores the CLAT signal and SOE signal from the mth control data packet, and displays the mth control data packet on the screen (AA). Data voltage is output to the data lines of the mth pixel area. The nth source drive IC (SICn) receives the nth control data packet and the nth pixel data packet and restores the CLAT signal and SOE signal from the nth control data packet to the data lines in the nth pixel area on the screen AA. Outputs data voltage.

타이밍 콘트롤러(130)로부터 모든 소스 드라이브 IC들(SIC1~SICn)에 픽셀 데이터 패킷이 동시에 전송되지만 소스 드라이브 IC별로 개별 설정된 CLAT 신호와 SOE 신호에 의해 소스 드라이브 IC들(SIC1~SICn)의 출력 타이밍 사이에 시간 차이(Δt1, Δt2)가 발생할 수 있다. 예를 들어, 제m 소스 드라이브 IC(SICm)의 출력 타이밍은 제1 소스 드라이브 IC(SIC1)의 출력 타이밍에 비하여 Δt1 만큼 지연될 수 있다. 제1 소스 드라이브 IC(SIC1)의 출력 타이밍은 제n 소스 드라이브 IC(SICn)의 출력 타이밍에 비하여 Δt2 만큼 지연될 수 있다. 소스 드라이브 IC들(SIC1~SICn) 간의 출력 타이밍 시간차는 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 간의 배선 길이에 따른 RC 딜레이 차이에 따라 달라질 수 있다. Pixel data packets are simultaneously transmitted from the timing controller 130 to all source drive ICs (SIC1 to SICn), but the output timing of the source drive ICs (SIC1 to SICn) is determined by the CLAT signal and SOE signal individually set for each source drive IC. A time difference (Δt1, Δt2) may occur. For example, the output timing of the mth source drive IC (SICm) may be delayed by Δt1 compared to the output timing of the first source drive IC (SIC1). The output timing of the first source drive IC (SIC1) may be delayed by Δt2 compared to the output timing of the nth source drive IC (SICn). The output timing time difference between the source drive ICs (SIC1 to SICn) may vary depending on the RC delay difference depending on the wiring length between the timing controller 130 and the source drive ICs (SIC1 to SICn).

도 13은 소스 드라이브 IC를 상세히 보여 주는 블록도이다. 도 13에서 클럭 복원부는 생략되어 있다. 도 13은 하나의 소스 드라이브 IC를 예시한 것으로 다른 소스 드라이브 IC들도 도 13과 같은 구성을 갖는다. 도 14는 CLAT 신호에 의해 제어되는 제1 및 제2 래치의 입/출력 타이밍을 보여 주는 파형도이다. Figure 13 is a block diagram showing the source drive IC in detail. In Figure 13, the clock recovery unit is omitted. Figure 13 illustrates one source drive IC, and other source drive ICs also have the same configuration as Figure 13. Figure 14 is a waveform diagram showing the input/output timing of the first and second latches controlled by the CLAT signal.

도 13 및 도 14를 참조하면, 소스 드라이브 IC는 시프트 레지스터(SR)와 출력 버퍼(BUF) 사이에 배치된 제1 래치(LAT1), 제2 래치(LAT2), DAC, 및 출력 버퍼(BUF)를 포함한다. 13 and 14, the source drive IC includes a first latch (LAT1), a second latch (LAT2), a DAC, and an output buffer (BUF) disposed between the shift register (SR) and the output buffer (BUF). Includes.

시프트 레지스터(SR)는 내부 클럭의 타이밍에 픽셀 데이터의 bit를 순차적으로 샘플링하여 제1 래치(LAT1)에 공급한다. 도 14에서 상단의 N-1 DATA, N DATA, N+1 DATA, 및 N+2 데이터는 시프트 레지스터(SR)에 의해 샘플링된 제N-1 내지 제N+1 픽셀 라인 데이터를 나타낸다. 제N-1 픽셀 라인 데이터는 제N-1 픽셀 라인에 배치된 픽셀들에 기입될 픽셀 데이터이다. 제N 픽셀 라인 데이터는 제N 픽셀 라인에 배치된 픽셀들에 기입될 픽셀 데이터이다. The shift register (SR) sequentially samples bits of pixel data at the timing of the internal clock and supplies them to the first latch (LAT1). In FIG. 14 , N-1 DATA, N DATA, N+1 DATA, and N+2 data at the top represent the N-1th to N+1th pixel line data sampled by the shift register (SR). The N-1th pixel line data is pixel data to be written in pixels arranged on the N-1th pixel line. N-th pixel line data is pixel data to be written in pixels arranged on the N-th pixel line.

제1 래치(LAT1)는 시프트 레지스터(SR)와 제2 래치(LAT2) 사이에 연결된다. 제1 래치(LAT1)는 제2 래치(LAT2)의 채널들 각각에 연결된 제1 스위치 소자들(SW1)을 포함한다. 제1 스위치 소자들(SW1)은 제1 CLAT 신호(CLAT1)를 입력 받아 제1 CLAT 신호(CLAT1)의 펄스에 따라 턴-온(turn-on)되어 제1 래치(LAT1)에 저장된 픽셀 데이터를 제2 래치(LAT2)에 공급한다. The first latch (LAT1) is connected between the shift register (SR) and the second latch (LAT2). The first latch LAT1 includes first switch elements SW1 connected to each of the channels of the second latch LAT2. The first switch elements (SW1) receive the first CLAT signal (CLAT1) and are turned on according to the pulse of the first CLAT signal (CLAT1) to output the pixel data stored in the first latch (LAT1). It is supplied to the second latch (LAT2).

제1 래치(LAT1)는 시프트 레지스터(SR)로부터 순차적으로 입력된 픽셀 데이터를 저장하고, 제1 CLAT 신호(CLAT1)의 펄스에 응답하여 픽셀 데이터를 출력할 수 있다. 제1 스위치 소자들(SW1)은 도 14에 도시된 바와 같이 제1 CLAT 신호(CLAT1)의 라이징 에지(rising edge)에 동기되어 저장된 제N 픽셀 라인 데이터의 bit들을 동시에 출력할 수 있다. 도 14에서, Lout은 제1 래치(LAT1)의 출력을 나타낸다. Hiz는 제1 래치(LAT1)로부터 출력이 없는 하이 임피던스(High impedance) 상태를 나타낸다. 제1 CLAT 신호(CLAT1)의 제n 펄스가 제1 래치(LAT1)에 입력되기 전까지, 제n 픽셀 라인 데이터가 제1 래치(LAT1)에 저장된다. The first latch LAT1 may store pixel data sequentially input from the shift register SR and output the pixel data in response to a pulse of the first CLAT signal CLAT1. As shown in FIG. 14 , the first switch elements SW1 may simultaneously output bits of the stored N-th pixel line data in synchronization with the rising edge of the first CLAT signal CLAT1. In Figure 14, Lout represents the output of the first latch (LAT1). Hiz represents a high impedance state with no output from the first latch (LAT1). Until the nth pulse of the first CLAT signal CLAT1 is input to the first latch LAT1, the nth pixel line data is stored in the first latch LAT1.

제1 CLAT 신호(CLAT1)의 펄스는 도 11 및 도 15에 도시된 바와 같이 매 수평 기간마다 수평 블랭크 구간(HB)에 발생될 수 있다. 타이밍 콘트롤러(130)는 타이밍 정보가 같은 제1 CLAT 신호(CLAT1)의 타이밍 정보를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 따라서, 소스 드라이브 IC들(SIC1~SICm)은 IC들 간에 지연 시간 차가 없는 제1 CLAT 신호(CLAT1)를 발생할 수 있다. 이 경우, 소스 드라이브 IC들(SIC1~SICm) 간에 제1 래치(LAT1)의 출력 타이밍이 동일하게 제어될 수 있다. The pulse of the first CLAT signal CLAT1 may be generated in the horizontal blank section HB every horizontal period, as shown in FIGS. 11 and 15. The timing controller 130 transmits timing information of the first CLAT signal CLAT1, which has the same timing information, to the source drive ICs SIC1 to SICn. Accordingly, the source drive ICs (SIC1 to SICm) may generate the first CLAT signal (CLAT1) with no delay time difference between the ICs. In this case, the output timing of the first latch (LAT1) can be controlled equally among the source drive ICs (SIC1 to SICm).

제2 래치(LAT2)는 제1 래치(LAT2)와 DAC 사이에 연결된다. 제2 래치(LAT2)는 DAC의 채널들 각각에 연결된 제2 스위치 소자들(SW2)을 포함한다. 제2 스위치 소자들(SW2)은 제2 CLAT 신호(CLAT2)를 입력 받아 제2 CLAT 신호(CLAT2)의 펄스에 따라 턴-온되어 제2 래치(LAT2)에 저장된 픽셀 데이터를 DAC에 공급한다.The second latch (LAT2) is connected between the first latch (LAT2) and the DAC. The second latch LAT2 includes second switch elements SW2 connected to each of the channels of the DAC. The second switch elements SW2 receive the second CLAT signal CLAT2 and are turned on according to the pulse of the second CLAT signal CLAT2 to supply the pixel data stored in the second latch LAT2 to the DAC.

제2 래치(LAT2)는 제1 래치(LAT1)로부터 입력된 픽셀 데이터를 저장하고, 제2 CLAT 신호(CLAT2)의 펄스에 응답하여 픽셀 데이터를 출력할 수 있다. 제2 스위치 소자들(SW2)은 도 14에 도시된 바와 같이 제2 CLAT 신호(CLAT2)의 라이징 에지에 동기되어 저장된 제N 픽셀 라인 데이터의 bit들을 동시에 DAC에 입력할 수 있다. 도 14에서, LAT2는 제2 래치(LAT2)에 저장된 픽셀 라인 데이터를 나타낸다. 도 14에서 DAC Input은 DAC에 입력된 픽셀 라인 데이터를 나타낸다. The second latch LAT2 may store pixel data input from the first latch LAT1 and output the pixel data in response to the pulse of the second CLAT signal CLAT2. As shown in FIG. 14 , the second switch elements SW2 may simultaneously input bits of the Nth pixel line data stored in synchronization with the rising edge of the second CLAT signal CLAT2 to the DAC. In FIG. 14, LAT2 represents pixel line data stored in the second latch (LAT2). In Figure 14, DAC Input represents pixel line data input to the DAC.

제2 CLAT 신호(CLAT2)의 펄스는 매 수평 기간마다 발생될 수 있다. 제2 CLAT 신호(CLAT2)의 펄스는 수평 블랭크 구간(HB) 또는 수평 액티브 구간(HA)에 발생될 수 있다. 타이밍 콘트롤러(130)는 소스 드라이브 IC별로 개별 설정된 제2 CLAT 신호(CLAT2)의 타이밍 정보를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 따라서, 소스 드라이브 IC들(SIC1~SICm)은 IC들 간에 지연 시간 차가 있는 제2 CLAT 신호(CLAT2)를 발생할 수 있다. A pulse of the second CLAT signal CLAT2 may be generated every horizontal period. The pulse of the second CLAT signal CLAT2 may be generated in the horizontal blank section (HB) or the horizontal active section (HA). The timing controller 130 transmits timing information of the second CLAT signal CLAT2, which is individually set for each source drive IC, to the source drive ICs SIC1 to SICn. Accordingly, the source drive ICs (SIC1 to SICm) may generate a second CLAT signal (CLAT2) with a delay time difference between the ICs.

제2 CLAT 신호(CLAT2)의 지연 시간은 도 15와 같이 소스 드라이브 IC별로 개별 설정되어 소스 드라이브 IC들(SIC1~SICn) 간에 제2 래치(LAT2)의 출력 지연 시간을 다르게 제어할 수 있다. 따라서, 제2 CLAT 신호(CLAT2)는 소스 드라이브 IC들(SIC1~SICm) 각각에 개별로 공급될 수 있다. The delay time of the second CLAT signal CLAT2 is individually set for each source drive IC as shown in FIG. 15, so that the output delay time of the second latch LAT2 can be controlled differently between the source drive ICs SIC1 to SICn. Accordingly, the second CLAT signal CLAT2 may be individually supplied to each of the source drive ICs SIC1 to SICm.

DAC는 제2 래치(LAT2)로부터 입력된 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 제2 래치(LAT2)의 출력 노드들과 DAC의 입력 노드들 사이의 배선들 각각에 커패시터(C)가 연결될 수 있다. 커패시터(C)는 배선과 그라운드(GND) 사이에 연결될 수 있다. 커패시터(C)는 배선 상의 누설 전류를 억제하여 DAC에 입력되는 픽셀 데이터값이 변경되는 현상을 방지할 수 있다. The DAC generates a data voltage by converting pixel data input from the second latch (LAT2) into a gamma compensation voltage. A capacitor C may be connected to each of the wires between the output nodes of the second latch LAT2 and the input nodes of the DAC. The capacitor (C) may be connected between the wiring and ground (GND). The capacitor (C) can prevent the pixel data value input to the DAC from changing by suppressing leakage current on the wiring.

출력 버퍼(BUF)는 DAC와 데이터 라인들(DL) 사이에 연결될 수 있다. 출력 버퍼(BUF)는 SOE 신호의 펄스에 응답하여 데이터 전압을 데이터 라인들(DL)에 공급하는 제3 스위치 소자들(SW3)을 포함할 수 있다. 제3 스위치 소자들(SW3)은 SOE 신호의 폴링 에지(falling edge)에 동기되어 데이터 전압을 출력할 수 있다. The output buffer (BUF) may be connected between the DAC and the data lines (DL). The output buffer BUF may include third switch elements SW3 that supply data voltage to the data lines DL in response to pulses of the SOE signal. The third switch elements SW3 may output a data voltage in synchronization with the falling edge of the SOE signal.

SOE 신호의 펄스는 매 수평 기간마다 발생된다. SOE 펄스는 도 11에 도시된 바와 같이 수평 액티브 구간(HA)에 발생될 수 있다. A pulse of the SOE signal is generated every horizontal period. The SOE pulse may be generated in the horizontal active period (HA) as shown in FIG. 11.

도 14 및 도 15에서 Output DATA는 출력 버퍼(BUF)로부터 출력되는 픽셀 라인 데이터의 데이터 전압이다.In FIGS. 14 and 15, Output DATA is the data voltage of pixel line data output from the output buffer (BUF).

도 15는 소스 드라이브 IC별로 개별 제어되는 CLAT 신호의 일 예를 보여 주는 도면이다. Figure 15 is a diagram showing an example of a CLAT signal that is individually controlled for each source drive IC.

도 25를 참조하면, 소스 드라이브 IC들(SIC1~SICn)에 IC별로 지연 시간차가 없는 공통의 제1 CLAT 신호(CLAT1)가 공급될 수 있다. Referring to FIG. 25, a common first CLAT signal (CLAT1) with no delay time difference for each IC may be supplied to the source drive ICs (SIC1 to SICn).

제2 CLAT 신호(CLAT2)는 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 간의 배선 길이에 따라 IC별로 다른 지연 시간으로 설정될 수 있다. 제2 CLAT 신호(CLAT2)는 소스 드라이브 IC들(SIC1~SICn)에 개별로 전송될 수 있다.The second CLAT signal CLAT2 may be set to a different delay time for each IC depending on the wiring length between the timing controller 130 and the source drive ICs SIC1 to SICn. The second CLAT signal (CLAT2) may be individually transmitted to the source drive ICs (SIC1 to SICn).

제1 및 제2 CLAT 신호(CLAT1, CLAT2)와 SOE 신호의 타이밍 정보는 콘트롤 패킷 내에 코딩되어 소스 드라이브 IC들(SIC1~SICn)에 전송될 수 있다. Timing information of the first and second CLAT signals (CLAT1, CLAT2) and the SOE signal may be coded in a control packet and transmitted to the source drive ICs (SIC1 to SICn).

타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 간의 배선 길이가 길수록 RC 딜레이가 커진다. 도 15의 예에서, 타이밍 콘트롤러(130)와, 제1 및 제n 소스 드라이브 IC들(SIC1, SICn) 간의 배선 길이가 가장 길다. 타이밍 콘트롤러(130)와 제m 소스 드라이브 IC(SICm) 간의 배선 길이가 가장 짧다. 표시패널(100)의 상단 중앙부로부터 멀어질수록 타이밍 콘트롤러(130)와, 소스 드라이브 IC들(SIC1~SICn) 간의 길이가 길어진다. RC 딜레이 차이로 인한 픽셀들의 충전율 편차를 줄이기 위하여, RC 딜레이가 가장 큰 제1 및 제n 소스 드라이브 IC들(SIC1, SICn)을 기준으로 제2 CLAT 신호(CLAT2)의 지연양이 배선 길이에 반비례한다. 예를 들어, 제1 및 제n 소스 드라이브 IC들(SIC1, SICn)에 입력되는 제2 CLAT 신호(CLAT1, CLATn)를 기준으로 할 수 때, 제2 및 제n-1 소스 드라이브 IC들(SIC2, SICn-2)에 입력되는 제2 CLAT 신호(CLAT2)의 지연양이 가장 적은 반면, 제m 소스 드라이브 IC(SICm) 에 입력되는 제2 CLAT 신호(CLAT2)의 지연양이 가장 크게 설정될 수 있다. The longer the wiring length between the timing controller 130 and the source drive ICs (SIC1 to SICn), the greater the RC delay. In the example of FIG. 15, the wiring length between the timing controller 130 and the first and nth source drive ICs (SIC1 and SICn) is the longest. The wiring length between the timing controller 130 and the mth source drive IC (SICm) is the shortest. As the distance from the upper center of the display panel 100 increases, the length between the timing controller 130 and the source drive ICs (SIC1 to SICn) becomes longer. In order to reduce the variation in the charging rate of pixels due to the difference in RC delay, the delay amount of the second CLAT signal (CLAT2) is inversely proportional to the wire length based on the first and nth source drive ICs (SIC1, SICn) with the largest RC delay. do. For example, based on the second CLAT signal (CLAT1, CLATn) input to the first and n-th source drive ICs (SIC1, SICn), the second and n-1th source drive ICs (SIC2 , while the amount of delay of the second CLAT signal (CLAT2) input to the mth source drive IC (SICm) can be set to be the largest. there is.

본 발명의 다양한 실시예에 따른 표시장치는 다음과 같이 설명될 수 있다. A display device according to various embodiments of the present invention can be described as follows.

실시예1: 표시장치는 시프트 레지스터와 출력 버퍼 사이에 연결된 제1 래치, 제2 래치 및 디지털 아날로그 컨버터를 각각 포함하는 다수의 소스 드라이브 IC들; 및 소스 드라이브 IC들 각각에 IC별로 구분된 배선들을 통해 연결된 타이밍 콘트롤러를 포함할 수 있다. Embodiment 1: A display device includes a plurality of source drive ICs each including a first latch, a second latch, and a digital-to-analog converter connected between a shift register and an output buffer; and a timing controller connected to each of the source drive ICs through separate wires for each IC.

상기 타이밍 콘트롤러는 제1 래치 출력 제어 신호, 제2 래치 제어 신호, 및 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 상기 소스 드라이브 IC들에 전송한 후에 픽셀 데이터를 상기 배선들을 통해 상기 소스 드라이브 IC들로 전송할 수 있다. The timing controller transmits control data including timing information of the first latch output control signal, the second latch control signal, and the source output enable signal to the source drive ICs, and then sends pixel data to the source drive through the wires. It can be transmitted to ICs.

상기 제1 래치는 상기 제1 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 출력하여 상기 제2 래치에 공급할 수 있다. 상기 제2 래치는 상기 제2 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터에 공급할 수 있다. 상기 출력 버퍼는 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력할 수 있다. The first latch may output stored pixel data in response to the first latch output control signal and supply it to the second latch. The second latch may supply stored pixel data to the digital-analog converter in response to the second latch output control signal. The output buffer may output a data voltage from the digital-analog converter in response to the source output enable signal.

실시예2: 상기 제1 래치 출력 제어 신호의 펄스는 상기 소스 드라이브 IC들 간에 지연 시간차 없이 발생될 수 있다. Example 2: The pulse of the first latch output control signal may be generated without a delay time difference between the source drive ICs.

실시예3: 상기 제2 래치 출력 제어 신호의 펄스는 상기 소스 드라이브 IC들 간에 지연될 수 있다. Example 3: Pulses of the second latch output control signal may be delayed between the source drive ICs.

실시예4: 상기 제2 래치 출력 제어 신호의 지연양이 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC 간의 배선 길이에 반비례할 수 있다. Example 4: The amount of delay of the second latch output control signal may be inversely proportional to the wiring length between the timing controller and the source drive IC.

실시예5: 상기 소스 드라이브 IC들 각각은 상기 타이밍 콘트롤러로부터 입력되는 클럭 정보를 이용하여 내부 클럭을 복원할 수 있다. Example 5: Each of the source drive ICs can restore an internal clock using clock information input from the timing controller.

실시예6: 상기 소스 드라이브 IC들 각각은 상기 내부 클럭 타이밍에 상기 타이밍 콘트롤러로부터 수신된 픽셀 데이터를 샘플링하여 상기 제1 래치에 순차적으로 공급하는 시프트 레지스터를 더 포함할 수 있다. Embodiment 6: Each of the source drive ICs may further include a shift register for sampling pixel data received from the timing controller at the internal clock timing and sequentially supplying the sample to the first latch.

실시예7: 상기 제1 래치는 상기 제1 래치 출력 신호의 라이징 에지에 동기하여 저장된 픽셀 데이터를 상기 제2 래치로 출력하는 다수의 제1 스위치 소자들을 포함할 수 있다. Embodiment 7: The first latch may include a plurality of first switch elements that output stored pixel data to the second latch in synchronization with a rising edge of the first latch output signal.

실시예8: 상기 제2 래치는 상기 제2 래치 출력 신호의 라이징 에지에 동기하여 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터로 출력하는 다수의 제2 스위치 소자들을 포함할 수 있다. Embodiment 8: The second latch may include a plurality of second switch elements that output stored pixel data to the digital-analog converter in synchronization with the rising edge of the second latch output signal.

실시예9: 상기 출력 버퍼는 상기 소스 출력 인에이블 신호의 폴링 에지에 동기하여 상기 데이터 전압을 표시패널의 데이터 라인들로 출력하는 다수의 제3 스위치 소자들을 포함할 수 있다. Embodiment 9: The output buffer may include a plurality of third switch elements that output the data voltage to data lines of the display panel in synchronization with the falling edge of the source output enable signal.

실시예10: 상기 소스 드라이브 IC들 각각은 상기 제2 래치의 출력 노드들과 상기 디지털-아날로그 컨버터 사이의 배선들 각각에 연결된 다수의 커패시터들을 더 포함할 수 있다. Embodiment 10: Each of the source drive ICs may further include a plurality of capacitors connected to each of the wires between the output nodes of the second latch and the digital-to-analog converter.

실시예11: 상기 제1 래치 출력 신호, 상기 제2 래치 출력 신호, 및 상기 소스 출력 인에이블 신호 각각의 펄스가 매 수평 기간마다 발생될 수 있다. Example 11: Pulses of the first latch output signal, the second latch output signal, and the source output enable signal may be generated every horizontal period.

실시예12: 1 수평 기간이 상기 콘트롤 데이터가 상기 소스 드라이브 IC들로 전송되는 수평 블랭크 구간과, 상기 픽셀 데이터가 상기 소스 드라이브 IC들로 전송되는 수평 액티브 구간을 포함할 수 있다. Example 12: One horizontal period may include a horizontal blank period in which the control data is transmitted to the source drive ICs and a horizontal active period in which the pixel data is transmitted to the source drive ICs.

상기 제1 래치 출력 신호의 펄스가 상기 수평 블랭크 구간에 발생될 수 있다. A pulse of the first latch output signal may be generated in the horizontal blank section.

실시예13: 상기 소스 출력 인에이블 신호의 펄스가 상기 수평 액티브 구간에 발생될 수 있다. Example 13: A pulse of the source output enable signal may be generated in the horizontal active period.

실시예14: 상기 제2 래치 출력 제어 신호의 펄스가 상기 수평 블랭크 구간 또는 상기 수평 액티브 구간에 발생될 수 있다. Example 14: A pulse of the second latch output control signal may be generated in the horizontal blank period or the horizontal active period.

실시예15: 표시장치는 제1 래치 출력 제어 신호, 제2 래치 제어 신호, 및 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 제1 및 제2 소스 드라이브 IC들에 전송하고, 제1 픽셀 데이터 패킷을 상기 제1 소스 드라이브 IC에 전송함과 동시에 제2 픽셀 데이터 패킷을 상기 제2 소스 드라이브 IC에 전송하는 타이밍 콘트롤러를 포함할 수 있다. Embodiment 15: A display device transmits control data including timing information of a first latch output control signal, a second latch control signal, and a source output enable signal to the first and second source drive ICs, and selects a first pixel It may include a timing controller that transmits a data packet to the first source drive IC and simultaneously transmits a second pixel data packet to the second source drive IC.

상기 제1 및 제2 소스 드라이브 IC들 각각은 시프트 레지스터와 출력 버퍼 사이에 연결된 제1 래치, 제2 래치 및 디지털 아날로그 컨버터를 각각 포함할 수 있다. Each of the first and second source drive ICs may include a first latch, a second latch, and a digital-to-analog converter connected between a shift register and an output buffer.

상기 제1 래치는 상기 제1 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 출력하여 상기 제2 래치에 공급할 수 있다. 상기 제2 래치는 상기 제2 래치 출력 제어 신호에 응답하여 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터에 공급할 수 있다. 상기 출력 버퍼는 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력할 수 있다. The first latch may output stored pixel data in response to the first latch output control signal and supply it to the second latch. The second latch may supply stored pixel data to the digital-analog converter in response to the second latch output control signal. The output buffer may output a data voltage from the digital-analog converter in response to the source output enable signal.

상기 제1 소스 드라이브 IC의 데이터 전압 출력 타이밍과 상기 제2 소스 드라이브 IC의 데이터 전압 출력 타이밍이 서로 다를 수 있다. The data voltage output timing of the first source drive IC and the data voltage output timing of the second source drive IC may be different from each other.

실시예16: 상기 제1 래치 출력 제어 신호의 펄스는 상기 제1 및 제2 소스 드라이브 IC들 간에 지연 시간차 없이 발생될 수 있다. Embodiment 16: A pulse of the first latch output control signal may be generated without a delay time difference between the first and second source drive ICs.

실시예17: 상기 제2 래치 출력 제어 신호의 펄스는 상기 제1 및 제2 소스 드라이브 IC들 간에 지연될 수 있다. Example 17: Pulses of the second latch output control signal may be delayed between the first and second source drive ICs.

실시예18: 상기 제2 래치 출력 제어 신호의 지연양이 상기 타이밍 콘트롤러와 상기 제1 및 제2 소스 드라이브 IC들 간의 배선 길이에 반비례할 수 있다. Embodiment 18: The amount of delay of the second latch output control signal may be inversely proportional to the wiring length between the timing controller and the first and second source drive ICs.

실시예19: 표시장치는 래치 출력 제어 신호와 소스 출력 인에이블 신호의 타이밍 정보를 포함한 콘트롤 데이터를 제1 및 제2 소스 드라이브 IC들에 전송하고, 제1 픽셀 데이터 패킷을 상기 제1 소스 드라이브 IC에 전송함과 동시에 제2 픽셀 데이터 패킷을 상기 제2 소스 드라이브 IC에 전송하는 타이밍 콘트롤러를 포함할 수 있다. Embodiment 19: A display device transmits control data including timing information of a latch output control signal and a source output enable signal to first and second source drive ICs, and sends a first pixel data packet to the first source drive IC. It may include a timing controller that simultaneously transmits the second pixel data packet to the second source drive IC.

상기 제1 및 제2 소스 드라이브 IC들 각각은 상기 래치 출력 제어 신호에 응답하여 저장된 데이터를 디지털-아날로그 변환기로 출력하는 래치; 및 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력하는 출력 버퍼를 포함할 수 있다. Each of the first and second source drive ICs includes a latch that outputs stored data to a digital-to-analog converter in response to the latch output control signal; and an output buffer that outputs a data voltage from the digital-to-analog converter in response to the source output enable signal.

상기 제1 소스 드라이브 IC의 데이터 전압 출력 타이밍과 상기 제2 소스 드라이브 IC의 데이터 전압 출력 타이밍이 서로 다를 수 있다. The data voltage output timing of the first source drive IC and the data voltage output timing of the second source drive IC may be different from each other.

실시예20: 상기 래치 출력 제어 신호의 지연양이 상기 타이밍 콘트롤러와 상기 제1 및 제2 소스 드라이브 IC들 간의 배선 길이에 반비례할 수 있다. Embodiment 20: The amount of delay of the latch output control signal may be inversely proportional to the wiring length between the timing controller and the first and second source drive ICs.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.

130 : 타이밍 콘트롤러 110: 데이터 구동부
SIC1~SICn: 소스 드라이브 IC CLAT: 래치 출력 제어 신호
SOE: 소스 출력 인에이블 신호130: timing controller 110: data driver
SIC1~SICn: Source drive IC CLAT: Latch output control signal
SOE: Source output enable signal

Claims (20)

시프트 레지스터와 출력 버퍼 사이에 연결된 제1 래치, 제2 래치 및 디지털-아날로그 컨버터를 각각 포함하는 다수의 소스 드라이브 IC들; 및
소스 드라이브 IC들 각각에 IC별로 구분된 배선들을 통해 연결된 타이밍 콘트롤러를 포함하고,
상기 타이밍 콘트롤러는,
상기 소스 드라이브 IC들 각각의 출력 타이밍을 제어하는 제1 래치 출력 제어 신호 및 제2 래치 출력 제어 신호와, 상기 소스 드라이브 IC들 각각에서 상기 제1 래치 및 제2 래치의 출력 타이밍을 제어하는 소스 출력 인에이블 신호를 포함하는 콘트롤 데이터 패킷들을 생성하여 상기 소스 드라이브 IC들에 전송한 후에 픽셀 데이터를 상기 배선들을 통해 상기 소스 드라이브 IC들로 전송하고,
상기 제1 래치는,
상기 콘트롤 데이터 패킷에 포함된 상기 제1 래치 출력 제어 신호에 응답하여 상기 제1 래치에 저장된 픽셀 데이터를 출력하여 상기 제2 래치에 공급하고,
상기 제2 래치는,
상기 콘트롤 데이터 패킷에 포함된 상기 제2 래치 출력 제어 신호에 응답하여 상기 제2 래치에 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터에 공급하고,
상기 출력 버퍼는,
상기 콘트롤 데이터 패킷에 포함된 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력하며,
상기 제2 래치 출력 제어 신호의 펄스는 상기 소스 드라이브 IC들 간에 지연되고,
상기 제2 래치 출력 제어 신호의 지연양이 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC 간의 배선 길이에 반비례하는 표시장치.A plurality of source drive ICs each including a first latch, a second latch, and a digital-to-analog converter connected between the shift register and the output buffer; and
Includes a timing controller connected to each of the source drive ICs through wires differentiated for each IC,
The timing controller is,
A first latch output control signal and a second latch output control signal that control the output timing of each of the source drive ICs, and a source output that controls the output timing of the first latch and the second latch in each of the source drive ICs. Generate control data packets including an enable signal and transmit them to the source drive ICs, then transmit pixel data to the source drive ICs through the wires,
The first latch is,
outputting pixel data stored in the first latch and supplying it to the second latch in response to the first latch output control signal included in the control data packet;
The second latch is,
Supplying pixel data stored in the second latch to the digital-analog converter in response to the second latch output control signal included in the control data packet,
The output buffer is,
Outputting a data voltage from the digital-to-analog converter in response to the source output enable signal included in the control data packet,
A pulse of the second latch output control signal is delayed between the source drive ICs,
A display device wherein the amount of delay of the second latch output control signal is inversely proportional to the wiring length between the timing controller and the source drive IC. 제 1 항에 있어서,
상기 제1 래치 출력 제어 신호의 펄스는,
상기 소스 드라이브 IC들 간에 지연 시간차 없이 발생되는 표시장치.According to claim 1,
The pulse of the first latch output control signal is,
A display device generated without delay time between the source drive ICs. 삭제delete 삭제delete 제 1 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 타이밍 콘트롤러로부터 입력되는 클럭 정보를 이용하여 내부 클럭을 복원하는 표시장치. According to claim 1,
Each of the source drive ICs,
A display device that restores an internal clock using clock information input from the timing controller. 제 5 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 내부 클럭 타이밍에 상기 타이밍 콘트롤러로부터 수신된 픽셀 데이터를 샘플링하여 상기 제1 래치에 순차적으로 공급하는 시프트 레지스터를 더 포함하는 표시장치. According to claim 5,
Each of the source drive ICs,
The display device further includes a shift register that samples pixel data received from the timing controller at the internal clock timing and sequentially supplies the sample to the first latch. 제 1 항에 있어서,
상기 제1 래치는,
상기 제1 래치 출력 제어 신호의 라이징 에지에 동기하여 상기 제1 래치에 저장된 픽셀 데이터를 상기 제2 래치로 출력하는 다수의 제1 스위치 소자들을 포함하는 표시장치. According to claim 1,
The first latch is,
A display device comprising a plurality of first switch elements that output pixel data stored in the first latch to the second latch in synchronization with a rising edge of the first latch output control signal. 제 7 항에 있어서,
상기 제2 래치는,
상기 제2 래치 출력 제어 신호의 라이징 에지에 동기하여 상기 제2 래치에 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터로 출력하는 다수의 제2 스위치 소자들을 포함하는 표시장치. According to claim 7,
The second latch is,
A display device comprising a plurality of second switch elements that output pixel data stored in the second latch to the digital-analog converter in synchronization with a rising edge of the second latch output control signal. 제 8 항에 있어서,
상기 출력 버퍼는,
상기 소스 출력 인에이블 신호의 폴링 에지에 동기하여 상기 데이터 전압을 표시패널의 데이터 라인들로 출력하는 다수의 제3 스위치 소자들을 포함하는 표시장치. According to claim 8,
The output buffer is,
A display device comprising a plurality of third switch elements that output the data voltage to data lines of a display panel in synchronization with a falling edge of the source output enable signal. 제 9 항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 제2 래치의 출력 노드들과 상기 디지털-아날로그 컨버터 사이의 배선들 각각에 연결된 다수의 커패시터들을 더 포함하는 표시장치. According to clause 9,
Each of the source drive ICs,
The display device further includes a plurality of capacitors connected to each of the wires between the output nodes of the second latch and the digital-to-analog converter. 제 1 항에 있어서,
상기 제1 래치 출력 제어 신호, 상기 제2 래치 출력 제어 신호, 및 상기 소스 출력 인에이블 신호 각각의 펄스가 매 수평 기간마다 발생되는 표시장치. According to claim 1,
A display device in which pulses of the first latch output control signal, the second latch output control signal, and the source output enable signal are generated every horizontal period. 제 11 항에 있어서,
1 수평 기간이 상기 콘트롤 데이터가 상기 소스 드라이브 IC들로 전송되는 수평 블랭크 구간과, 상기 픽셀 데이터가 상기 소스 드라이브 IC들로 전송되는 수평 액티브 구간을 포함하고,
상기 제1 래치 출력 제어 신호의 펄스가 상기 수평 블랭크 구간에 발생되는 표시장치. According to claim 11,
1 horizontal period includes a horizontal blank period in which the control data is transmitted to the source drive ICs, and a horizontal active period in which the pixel data is transmitted to the source drive ICs,
A display device in which a pulse of the first latch output control signal is generated in the horizontal blank section. 제 12 항에 있어서,
상기 소스 출력 인에이블 신호의 펄스가 상기 수평 액티브 구간에 발생되는 표시장치. According to claim 12,
A display device in which a pulse of the source output enable signal is generated in the horizontal active period. 제 13 항에 있어서,
상기 제2 래치 출력 제어 신호의 펄스가 상기 수평 블랭크 구간 또는 상기 수평 액티브 구간에 발생되는 표시장치. According to claim 13,
A display device in which a pulse of the second latch output control signal is generated in the horizontal blank period or the horizontal active period. 제1 및 제2 소스 드라이브 IC들 각각의 출력 타이밍을 제어하는 제1 래치 출력 제어 신호 및 제2 래치 출력 제어 신호와, 제1 및 제2 소스 드라이브 IC들 각각에서 제1 래치 및 제2 래치의 출력 타이밍을 제어하는 소스 출력 인에이블 신호를 포함한 콘트롤 데이터 패킷들을 상기 제1 및 제2 소스 드라이브 IC들에 전송하고, 제1 픽셀 데이터 패킷을 상기 제1 소스 드라이브 IC에 전송함과 동시에 제2 픽셀 데이터 패킷을 상기 제2 소스 드라이브 IC에 전송하는 타이밍 콘트롤러를 포함하고,
상기 제1 및 제2 소스 드라이브 IC들 각각은,
시프트 레지스터와 출력 버퍼 사이에 연결된 제1 래치, 제2 래치 및 디지털-아날로그 컨버터를 각각 포함하고,
상기 제1 래치는,
상기 콘트롤 데이터 패킷에 포함된 상기 제1 래치 출력 제어 신호에 응답하여 상기 제1 래치에 저장된 픽셀 데이터를 출력하여 상기 제2 래치에 공급하고,
상기 제2 래치는,
상기 콘트롤 데이터 패킷에 포함된 상기 제2 래치 출력 제어 신호에 응답하여 상기 제2 래치에 저장된 픽셀 데이터를 상기 디지털-아날로그 컨버터에 공급하고,
상기 출력 버퍼는,
상기 콘트롤 데이터 패킷에 포함된 상기 소스 출력 인에이블 신호에 응답하여 상기 디지털-아날로그 컨버터로부터의 데이터 전압을 출력하고,
상기 제1 소스 드라이브 IC의 데이터 전압 출력 타이밍과 상기 제2 소스 드라이브 IC의 데이터 전압 출력 타이밍이 서로 다르며,
상기 제2 래치 출력 제어 신호의 펄스는 상기 소스 드라이브 IC들 간에 지연되고,
상기 제2 래치 출력 제어 신호의 지연양은 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC 간의 배선 길이에 반비례하는 표시장치.A first latch output control signal and a second latch output control signal that control the output timing of each of the first and second source drive ICs, and a signal of the first latch and the second latch in each of the first and second source drive ICs. Control data packets including a source output enable signal for controlling output timing are transmitted to the first and second source drive ICs, and a first pixel data packet is transmitted to the first source drive IC while simultaneously transmitting a second pixel data packet to the first source drive IC. A timing controller transmitting data packets to the second source drive IC,
Each of the first and second source drive ICs,
each comprising a first latch, a second latch, and a digital-to-analog converter connected between the shift register and the output buffer;
The first latch is,
outputting pixel data stored in the first latch and supplying it to the second latch in response to the first latch output control signal included in the control data packet;
The second latch is,
Supplying pixel data stored in the second latch to the digital-analog converter in response to the second latch output control signal included in the control data packet,
The output buffer is,
Outputting a data voltage from the digital-to-analog converter in response to the source output enable signal included in the control data packet,
The data voltage output timing of the first source drive IC and the data voltage output timing of the second source drive IC are different from each other,
A pulse of the second latch output control signal is delayed between the source drive ICs,
A display device wherein the amount of delay of the second latch output control signal is inversely proportional to the wiring length between the timing controller and the source drive IC. 제 15 항에 있어서,
상기 제1 래치 출력 제어 신호의 펄스는,
상기 제1 및 제2 소스 드라이브 IC들 간에 지연 시간차 없이 발생되는 표시장치.According to claim 15,
The pulse of the first latch output control signal is,
A display device generated without a delay time difference between the first and second source drive ICs. 삭제delete 삭제delete 삭제delete 삭제delete