KR102661079B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 박막 트랜지스터의 게이트 전극과 액티브층 사이에 게이트 절연층과 다른 물질로 이루어진 게이트 보조 절연층을 배치하고 박막 트랜지스터에 따라 게이트 보조 절연층이 배치되는 양을 다르게 함으로써, 열처리 공정 과정에서 액티브층으로 공급되는 수소의 양이 달라지도록 하여 각각의 박막 트랜지스터에 요구되는 특성을 향상시킬 수 있다. 또한, 게이트 전극을 형성하기 전에 열처리 공정을 완료함으로써, 열처리에 따른 게이트 전극의 성능 저하를 방지하고 저항이 낮은 금속을 게이트 전극으로 이용할 수 있는 이점을 제공한다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 디스플레이 장치가 활용된다.
디스플레이 장치는, 각종 신호 라인과 다수의 서브픽셀이 배치된 디스플레이 패널과, 각종 신호 라인의 구동을 위한 여러 구동 회로를 포함할 수 있다. 그리고, 다수의 서브픽셀 각각은, 일 예로, 발광 소자와 발광 소자의 구동을 위한 회로 소자를 포함할 수 있다. 또한, 구동 회로는, 구동 신호의 출력을 위한 회로 소자를 포함할 수 있다.
따라서, 디스플레이 장치는, 디스플레이 구동을 위해 서브픽셀이나 구동 회로에 배치되는 각종 회로 소자를 포함할 수 있다.
여기서, 디스플레이 장치에 포함된 회로 소자가 수행하는 기능에 따라 요구되는 특성이 상이할 수 있으나, 일정한 공정 과정을 통해 회로 소자가 형성됨에 따라 각각의 회로 소자에 요구되는 특성을 충족시키기 어려운 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 다수의 박막 트랜지스터의 특성을 각각의 박막 트랜지스터가 수행하는 기능에 따라 다르게 구현할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 공정 과정에서 다수의 박막 트랜지스터의 특성을 다르게 제어하면서 박막 트랜지스터에 포함된 게이트 전극의 저항을 낮출 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 기판 상의 일부 영역에 배치된 액티브층과, 액티브층 상에 배치되고 액티브층이 배치된 영역을 포함하는 영역에 배치된 게이트 절연층과, 게이트 절연층 상의 일부 영역에 위치하고 적어도 일부분이 액티브층과 중첩하는 다수의 제1 게이트 전극과 다수의 제2 게이트 전극, 및 게이트 절연층 상에 위치하고, 제1 게이트 전극과 액티브층 사이의 제1 영역 및 제2 게이트 전극과 액티브층 사이의 제2 영역 중 적어도 하나의 영역에 배치되며, 제2 영역에 배치된 양이 제1 영역에 배치된 양보다 많은 게이트 보조 절연층을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 기판 상에 배치되고 제1 게이트 전극과 제1 액티브층을 포함하는 다수의 제1 박막 트랜지스터와, 기판 상에 배치되고 제2 게이트 전극과 제2 액티브층을 포함하는 다수의 제2 박막 트랜지스터와, 제1 게이트 전극과 제1 액티브층 사이에 배치되고 단일 물질로 이루어진 제1 게이트 절연층과, 제2 게이트 전극과 제2 액티브층 사이에 배치되고 둘 이상의 물질이 적층된 제2 게이트 절연층을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 기판 상에 배치된 다수의 서브픽셀과, 다수의 서브픽셀 각각에 배치된 발광 소자로 구동 전류를 공급하는 다수의 구동 트랜지스터와, 발광 소자 및 구동 트랜지스터 중 적어도 하나와 전기적으로 연결된 다수의 스위칭 트랜지스터를 포함하고, 스위칭 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양은 구동 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양보다 많은 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 높은 S 팩터가 요구되는 구동 트랜지스터에 SiNx를 적게 배치하고 낮은 S 팩터가 요구되는 스위칭 트랜지스터나 버퍼 트랜지스터에 SiNx를 많게 배치함으로써, 박막 트랜지스터의 특성을 다르게 제어하며 각각의 박막 트랜지스터에 요구되는 특성을 충족시킬 수 있다.
또한, 공정에 따라, SiNx를 배치하고 열처리를 수행한 후 게이트 전극을 배치하여 열처리에 의한 게이트 전극의 성능 저하를 방지함으로써, 낮은 저항을 갖는 금속을 게이트 전극으로 이용할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 박막 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 박막 트랜지스터를 배치하는 공정 과정의 예시를 나타낸 도면이다.
도 7과 도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 평면 구조와 서브픽셀에 배치된 박막 트랜지스터의 단면 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함하는 디스플레이 패널(110)을 포함한다. 그리고, 디스플레이 장치(100)는, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다. 서브픽셀(SP)은 각각 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
또한, 게이트 구동 회로(120)는, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
게이트 구동 회로(120)는, 여러 회로 소자를 포함할 수 있으며, 일 예로, 도 1에 도시된 예시와 같이, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)을 포함할 수 있다. 본 명세서에서, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)를 버퍼 트랜지스터로 지칭할 수도 있다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압 레벨에 의해 제어되고, 게이트 라인(GL)으로 게이트 하이 전압(VGH)의 출력을 제어할 수 있다. 풀-다운 트랜지스터(Tdown)는, QB 노드의 전압 레벨에 의해 제어되고, 게이트 라인(GL)으로 게이트 로우 전압(VGL)의 출력을 제어할 수 있다. 도 1에 도시된 게이트 구동 회로(120)의 회로 구조는 일 예시로서, 게이트 구동 회로(120)는, 유형에 따라, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown) 이외에 여러 회로 소자를 더 포함할 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 또한, 데이터 구동 회로(130)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
또한, 디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있다.
그리고, 각각의 서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 여러 회로 소자가 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에 배치된 서브픽셀(SP)에 발광 소자(ED)가 배치되고, 발광 소자(ED)에 흐르는 전류 제어를 통해 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)가 배치될 수 있다.
서브픽셀(SP)에 배치된 발광 소자(ED)는, 유기발광다이오드(OLED)일 수 있으나, 경우에 따라, 발광다이오드(LED)나 마이크로 발광다이오드(μLED) 등일 수도 있다.
그리고, 서브픽셀(SP)에 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 박막 트랜지스터가 배치될 수 있으며, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 한 프레임 동안 유지시켜주기 위한 스토리지 캐패시터(Cstg) 등이 배치될 수 있다.
도 2는, 구동 트랜지스터(DRT)를 포함한 7개의 박막 트랜지스터와, 1개의 스토리지 캐패시터(Cstg)가 서브픽셀(SP)에 배치된 7T1C 구조를 예시로 나타내나, 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구조는 이에 한정되지 아니한다. 또한, 도 2는 서브픽셀(SP)이 PMOS 형태의 박막 트랜지스터로 구성된 경우를 예시로 나타내나, 서브픽셀(SP)에 배치된 박막 트랜지스터 중 적어도 일부는 NMOS 형태로 구성될 수도 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)와 전기적으로 연결된 애노드 전극과, 기저 전압(Vss)이 공급되는 캐소드 전극을 포함할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압(Vdd)이 인가되는 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(DRT)는, 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(DRT)의 게이트 노드는 스토리지 캐패시터(Cstg) 및 초기화 전압 라인(IVL)과 전기적으로 연결될 수 있다.
제1 스위칭 트랜지스터(SWT1)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 보상된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되도록 제어할 수 있다.
제2 스위칭 트랜지스터(SWT2)는, 스캔 신호 SCAN(N-1)에 의해 제어되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(SWT2)는, 구동 트랜지스터(DRT)의 게이트 노드의 전압을 초기화하기 위해 이용될 수 있다.
제3 스위칭 트랜지스터(SWT3)는, 스캔 신호 SCAN(N)에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다. 그리고, 제4 스위칭 트랜지스터(SWT4)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 사이에 전기적으로 연결될 수 있다.
제5 스위칭 트랜지스터(SWT5)는, 스캔 신호 EM에 의해 제어되고, 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT5)는, 발광 소자(ED)의 발광 타이밍을 제어할 수 있다.
제6 스위칭 트랜지스터(SWT6)는, 스캔 신호 SCAN(N)에 의해 제어되고, 발광 소자(ED)의 애노드 전극과 초기화 전압 라인(IVL) 사이에 전기적으로 연결될 수 있다. 제6 스위칭 트랜지스터(SWT6)는, 발광 소자(ED)의 애노드 전극의 전압을 초기화하기 위해 이용될 수 있다.
이러한 서브픽셀(SP)의 구동 방식을 설명하면, 서브픽셀(SP)은 하나의 영상 프레임 기간 동안 초기화 기간, 데이터 기입 기간 및 발광 기간으로 구분되어 구동될 수 있다.
초기화 기간에, 로우 레벨의 스캔 신호 SCAN(N-1)이 서브픽셀(SP)로 공급되어 제2 스위칭 트랜지스터(SWT2)가 턴-온 될 수 있다. 제2 스위칭 트랜지스터(SWT2)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 게이트 노드로 초기화 전압(Vini)이 인가될 수 있다.
초기화가 완료되면, 데이터 기입 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 로우 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급될 수 있다. 그리고, 제2 스위칭 트랜지스터(SWT2)는 턴-오프 될 수 있다. 또한, 제1 스위칭 트랜지스터(SWT1), 제3 스위칭 트랜지스터(SWT3) 및 제6 스위칭 트랜지스터(SWT6)는 턴-온 될 수 있다.
제1 스위칭 트랜지스터(SWT1)가 턴-온 되므로, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 전기적으로 연결된다.
또한, 제3 스위칭 트랜지스터(SWT3)가 턴-온 되므로, 데이터 전압(Vdata)이 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SWT1)를 통해 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 인가될 수 있다. 이때, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)의 문턱 전압(Vth)이 반영된 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되어, 구동 트랜지스터(DRT)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.
그리고, 데이터 기입 기간에 제6 스위칭 트랜지스터(SWT6)가 턴-온 되므로, 발광 소자(ED)의 애노드 전극이 초기화 전압(Vini)에 의해 초기화될 수 있다. 즉, 데이터 기입 기간에 구동 트랜지스터(DRT)의 게이트 노드에 전압 인가와 발광 소자(ED)의 애노드 전극의 초기화가 동시에 수행될 수 있다.
발광 기간에 하이 레벨의 스캔 신호 SCAN(N-1)과 하이 레벨의 스캔 신호 SCAN(N)이 서브픽셀(SP)로 공급되고, 로우 레벨의 스캔 신호 EM이 공급될 수 있다. 따라서, 제1 스위칭 트랜지스터(SWT1), 제3 스위칭 트랜지스터(SWT3) 및 제6 스위칭 트랜지스터(SWT6)는 턴-오프 되고, 제4 스위칭 트랜지스터(SWT4)와 제5 스위칭 트랜지스터(SWT5)는 턴-온 될 수 있다.
제4 스위칭 트랜지스터(SWT4)가 턴-온 됨에 따라, 구동 트랜지스터(DRT)의 제3 노드(N3)에 구동 전압(Vdd)이 공급될 수 있다. 그리고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제3 노드(N3)에 데이터 전압(Vdata)과 구동 전압(Vdd)에 의한 전압 차이가 형성되며 구동 트랜지스터(DRT)를 통해 데이터 전압(Vdata)에 따른 전류가 흐를 수 있다.
제5 스위칭 트랜지스터(SWT5)가 턴-온 됨에 따라, 데이터 전압(Vdata)에 따른 전류가 발광 소자(ED)에 공급되어, 발광 소자(ED)가 데이터 전압(Vdata)에 대응하는 밝기를 나타낼 수 있다.
이와 같이, 디스플레이 패널(110)에 배치된 서브픽셀(SP)은 구동을 위한 다수의 박막 트랜지스터를 포함할 수 있다. 또한, 전술한 게이트 구동 회로(120) 등과 같은 구동 회로도 구동 신호의 출력을 제어하기 위한 다수의 박막 트랜지스터를 포함할 수 있다.
그리고, 이러한 박막 트랜지스터는 수행하는 기능에 따라 요구되는 특성이 상이할 수 있다.
일 예로, 서브픽셀(SP)에 배치되며 발광 소자(ED)로 구동 전류의 공급을 제어하는 구동 트랜지스터(DRT)는, 전류 출력 성능이 높아야 하므로 높은 S 팩터와 높은 이동도가 요구될 수 있다. 반면, 다른 회로 소자의 구동 타이밍을 제어하는 스위칭 트랜지스터(SWT)나 버퍼 트랜지스터는 턴-온, 턴-오프 성능이 중요하므로, 낮은 S 팩터를 갖는 것이 유리할 수 있다.
본 발명의 실시예들은, 디스플레이 패널(110)에 배치되며 동일한 공정 단계에서 형성되는 여러 박막 트랜지스터의 특성을 수행하는 기능에 따라 다르게 조절할 수 있는 방안을 제공한다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 박막 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 디스플레이 패널(110)에 배치된 다수의 박막 트랜지스터는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)를 포함할 수 있다.
제1 박막 트랜지스터(TFT1)는, 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)일 수 있다.
제2 박막 트랜지스터(TFT2)는, 디스플레이 패널(110)의 서브픽셀(SP)에 배치된 스위칭 트랜지스터(SWT)일 수 있다. 또는, 제2 박막 트랜지스터(TFT2)는, 게이트 구동 회로(120)에 포함된 버퍼 트랜지스터일 수도 있으며, 게이트 구동 회로(120) 이외의 구동 회로에 포함된 박막 트랜지스터일 수도 있다. 즉, 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치되며 온, 오프 상태에 따라 신호 공급을 제어하는 박막 트랜지스터일 수 있다.
제1 박막 트랜지스터(TFT1)가 배치된 영역에서 버퍼층(BUF) 상에 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘으로 이루어질 수 있다.
제1 액티브층(ACT1) 상에 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상의 일부 영역에 제1 게이트 보조 절연층(GAI1)이 배치될 수 있다.
여기서, 게이트 절연층(GI)은 제1 게이트 보조 절연층(GAI1)과 다른 물질로 이루어질 수 있다. 일 예로, 게이트 절연층(GI)은 SiO2로 이루어지고, 제1 게이트 보조 절연층(GAI1)은 SiNx로 이루어질 수 있다.
제1 게이트 보조 절연층(GAI1) 상에 제1 게이트 전극(GE1)이 배치될 수 있으며, 제1 게이트 전극(GE1) 상에 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2) 등이 배치될 수 있다.
여기서, 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2)은 제1 게이트 보조 절연층(GAI1)과 다른 물질로 이루어질 수 있으며, 게이트 절연층(GI)과 동일한 물질로 이루어질 수 있다.
그리고, 제1 액티브층(ACT1) 상에 배치된 절연층에 형성된 컨택홀에 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)이 배치될 수 있다.
제2 박막 트랜지스터(TFT2)가 배치된 영역에서 버퍼층(BUF) 상에 제2 액티브층(ACT2)이 배치될 수 있으며, 제2 액티브층(ACT2)은 다결정 실리콘으로 이루어질 수 있다.
제2 액티브층(ACT2) 상에 게이트 절연층(GI)이 배치되고, 게이트 절연층(GI) 상의 일부 영역에 제2 게이트 보호 절연층(GAI2)이 배치될 수 있다.
제2 게이트 보조 절연층(GAI2)은 게이트 절연층(GI)과 다른 물질로 이루어질 수 있으며, 제1 게이트 보조 절연층(GAI1)과 동일한 물질로 이루어질 수 있다.
제2 게이트 보조 절연층(GAI2) 상에 제2 게이트 전극(GE2)이 배치되고, 제2 게이트 전극(GE2) 상에 제2 게이트 보조 절연층(GAI2)과 다른 물질로 이루어진 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2)이 배치될 수 있다. 그리고, 제2 액티브층(ACT2) 상에 배치된 절연층에 형성된 컨택홀에 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 배치될 수 있다.
이와 같이, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이의 제1 영역과 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이의 제2 영역에 게이트 절연층(GI)과 게이트 보조 절연층(GAI)이 적층된 구조로 배치될 수 있다.
그리고, 제2 게이트 전극(GE2) 아래의 제2 영역에 배치된 제2 게이트 보조 절연층(GAI2)의 양은 제1 게이트 전극(GE1) 아래의 제1 영역에 배치된 제1 게이트 보조 절연층(GAI1)의 양보다 많을 수 있다.
일 예로, 제2 게이트 전극(GE2) 아래의 제2 영역에 배치된 제2 게이트 보조 절연층(GAI2)의 면적이 제1 게이트 전극(GE1) 아래의 제1 영역에 배치된 제1 게이트 보조 절연층(GAI1)의 면적보다 클 수 있다.
또는, 제2 게이트 전극(GE2) 아래의 제2 영역에 배치된 제2 게이트 보조 절연층(GAI2)의 두께가 제1 게이트 전극(GE1) 아래의 제1 영역에 배치된 제1 게이트 보조 절연층(GAI1)의 두께보다 클 수 있다.
또는, 경우에 따라, 제2 게이트 전극(GE2)이 제2 액티브층(ACT2)과 중첩하는 면적과 제2 게이트 보조 절연층(GAI2)의 면적 간의 차이가 제1 게이트 전극(GE1)이 제1 액티브층(ACT1)과 중첩하는 면적과 제1 게이트 보조 절연층(GAI1)의 면적 간의 차이보다 클 수 있다.
즉, 제2 게이트 보조 절연층(GAI2)의 면적과 제2 액티브층(ACT2)의 채널 영역의 면적 간의 차이가 제1 게이트 보조 절연층(GAI1)의 면적과 제1 액티브층(ACT1)의 채널 영역의 면적 간의 차이보다 클 수 있다.
여기서, 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)은 SiNx로 이루어질 수 있으며, 게이트 절연층(GI)은 SiO2로 이루어질 수 있다.
제1 액티브층(ACT1)과 제2 액티브층(ACT2) 상에 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)이 배치된 상태에서 열처리 공정이 수행되면, 수소 함유량이 높은 SiNx로 이루어진 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)에 포함된 수소가 각각 제1 액티브층(ACT1)과 제2 액티브층(ACT2)으로 공급될 수 있다.
그리고, 제2 게이트 보조 절연층(GAI2)의 양이 제1 게이트 보조 절연층(GAI1)의 양보다 많으므로, 제2 게이트 보조 절연층(GAI2) 아래에 위치하는 제2 액티브층(ACT2)으로 공급되는 수소의 양이 제1 게이트 보조 절연층(GAI1) 아래에 위치하는 제1 액티브층(ACT1)으로 공급되는 수소의 양보다 많을 수 있다.
따라서, 제1 액티브층(ACT1)으로 수소가 적게 공급되므로 제1 박막 트랜지스터(TFT1)의 S 팩터는 상대적으로 덜 감소할 수 있다. 그리고, 제2 액티브층(ACT2)으로 수소가 많게 공급됨에 따라, 제2 박막 트랜지스터(TFT2)의 S 팩터는 상대적으로 더 감소할 수 있다.
즉, 열처리 공정을 수행하는 과정에서 제1 박막 트랜지스터(TFT1)의 S 팩터는 상대적으로 증가하는 방향으로 조절되고, 제2 박막 트랜지스터(TFT2)의 S 팩터는 상대적으로 감소하는 방향으로 조절될 수 있다.
구동 트랜지스터(DRT)로 이용되는 제1 박막 트랜지스터(TFT1)의 S 팩터가 증가하므로 구동 트랜지스터(DRT)의 전류 출력 성능이 향상될 수 있다.
또한, 스위칭 트랜지스터(SWT)나 버퍼 트랜지스터로 이용되는 제2 박막 트랜지스터(TFT2)의 S 팩터는 감소하므로, 턴-온, 턴-오프의 제어가 용이해져 소자의 신뢰성이 개선될 수 있다.
이와 같이, 본 발명의 실시예들은, 게이트 전극(GE)과 액티브층(ACT) 사이에서 게이트 절연층(GI)과 다른 물질로 이루어진 게이트 보조 절연층(GAI)을 배치하고, 박막 트랜지스터에 따라 게이트 보조 절연층(GAI)이 배치되는 양을 다르게 함으로써 각각의 박막 트랜지스터가 나타내는 특성을 상이하게 조절할 수 있다.
따라서, 디스플레이 패널(110)에 배치된 박막 트랜지스터가 수행하는 기능에 따라 요구되는 다른 특성을 각각의 박막 트랜지스터에 대해 향상시킬 수 있다.
그리고, 전술한 박막 트랜지스터의 특성 조절은 박막 트랜지스터를 전체적으로 배치하는 동일한 공정 과정에서 수행될 수 있다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 박막 트랜지스터를 배치하는 공정 과정의 예시를 나타낸 도면이다.
도 4는 별도의 마스크 추가 없이 하프톤 마스크를 사용하여 박막 트랜지스터를 배치하는 공정 방식의 예시를 나타낸다.
도 4를 참조하면, 버퍼층(BUF) 상에 동일한 액티브층(ACT)으로 이루어지는 제1 액티브층(ACT1)과 제2 액티브층(ACT2)을 형성하고, 게이트 절연층(GI)을 배치한다.
게이트 절연층(GI) 상에 게이트 보조 절연층(GAI)을 배치한다. 게이트 절연층(GI)은 SiO2로 이루어지고, 게이트 보조 절연층(GAI)은 SiNx로 이루어질 수 있다.
게이트 절연층(GAI) 상에 게이트 메탈(GAT)로 이루어진 게이트 메탈층(500)을 배치한다. 게이트 메탈층(500)을 배치한 후 포토 레지스트(400)를 게이트 메탈층(500) 상에 배치한다.
여기서, 포토 레지스트(400)는, 제1 액티브층(ACT1)에 대응하는 영역과 제2 액티브층(ACT2)에 대응하는 영역에서 다른 두께로 배치될 수 있다.
일 예로, 도 4에 도시된 예시와 같이, 제2 액티브층(ACT2) 상에 배치된 포토 레지스트(400)는 제1 액티브층(ACT1) 상에 배치된 포토 레지스트(400)의 두께와 다른 두께를 갖는 부분을 포함할 수 있다.
그리고, 1차적으로 포토 레지스트(400)가 코팅된 상태에서 게이트 메탈층(500)과 게이트 보조 절연층(GAI)을 식각하고 포토 레지스트(400)의 일부를 제거하는 공정이 수행될 수 있다.
이러한 공정에서 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)과 제1 게이트 전극(GE1) 아래에 위치하는 제1 게이트 보조 절연층(GAI1)의 패턴이 형성될 수 있다.
이후, 제2 게이트 전극(GE2)의 일부분을 식각하고 포토 레지스트(400)의 나머지를 제거하는 공정이 수행될 수 있다.
이러한 공정에 의해 제2 게이트 전극(GE2)의 패턴이 형성될 수 있다.
여기서, 제1 게이트 전극(GE1) 아래에 배치된 제1 게이트 보조 절연층(GAI1)과 제2 게이트 전극(GE2) 아래에 배치된 제2 게이트 보조 절연층(GAI2)의 양이 다르게 배치될 수 있으며, 제2 게이트 보조 절연층(GAI2)의 양이 제1 게이트 보조 절연층(GAI1)의 양보다 많게 배치될 수 있다.
이후 수행되는 열처리 공정에서 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)의 양의 차이로 인해 제1 액티브층(ACT1)과 제2 액티브층(ACT2)으로 공급되는 수소의 양이 달라질 수 있다. 즉, 제1 액티브층(ACT1)으로 공급되는 수소의 양보다 제2 액티브층(ACT2)으로 공급되는 수소의 양이 많을 수 있다.
따라서, 디스플레이 패널(110)에 높은 S 팩터를 갖는 제1 박막 트랜지스터(TFT1)와 낮은 S 팩터를 갖는 제2 박막 트랜지스터(TFT2)가 동일한 공정 과정에 의해 구현될 수 있다.
그리고, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 형성과 함께 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 S 팩터 조절이 완료되므로, 이후 공정에서 열처리 공정이 요구되지 않을 수 있다. 또한, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 상에는 SiNx 이외의 물질로 이루어진 층간 절연층(ILD)이 배치될 수 있다.
또한, 경우에 따라, 마스크를 추가 사용하며 열처리 공정 후 게이트 전극(GE)을 배치함으로써, 박막 트랜지스터의 특성을 조절함과 동시에 열처리 공정에 따른 게이트 전극(GE)의 성능 저하를 방지할 수 있다.
도 5는 마스크를 추가하며 박막 트랜지스터의 배치 공정을 수행하는 방식의 예시를 나타낸 것으로서, 버퍼층(BUF) 상에 제1 액티브층(ACT1)과 제2 액티브층(ACT2)을 형성한 후, 게이트 절연층(GI)을 배치한다.
게이트 절연층(GI) 상에 게이트 보조 절연층(GAI)을 배치하고, 게이트 보조 절연층(GAI) 상에 포토 레지스트(400)를 배치한다.
이후 게이트 보조 절연층(GAI)을 식각하고 포토 레지스트(400)를 제거하는 공정을 수행하여 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)을 형성할 수 있다. 그리고, 제1 게이트 보조 절연층(GAI1)의 양보다 제2 게이트 보조 절연층(GAI2)의 양이 많을 수 있다.
여기서, 게이트 메탈층(500)을 배치하기 전에 열처리 공정이 수행될 수 있다.
그리고, 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)이 배치된 상태에서 수행되는 열처리 공정에 의해 제1 액티브층(ACT1)과 제2 액티브층(ACT2)에 수소가 공급될 수 있다.
따라서, 게이트 전극(GE)을 형성하기 전에 수행되는 열처리 공정에 의해 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 특성 조절이 이루어질 수 있다.
열처리 공정 이후 게이트 메탈층(500)을 배치하고, 게이트 메탈층(500) 상에 포토 레지스트(400)를 배치할 수 있다. 그리고, 식각 공정과 포토 레지스트(400)를 제거하는 공정을 수행하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 형성할 수 있다.
이와 같이, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 열처리 공정 이후에 형성되므로, 열처리 공정 과정에서 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 성능 저하를 방지할 수 있다.
그리고, 게이트 메탈(GAT)로 열에 약하고 저항이 낮은 금속이 이용될 수 있으며, 일 예로, Al이나 Cu 중 적어도 하나를 포함하는 금속이 게이트 메탈(GAT)로 이용될 수 있다.
따라서, 낮은 저항을 갖는 게이트 메탈(GAT)로 이루어지는 게이트 전극(GE)이나 게이트 라인(GL)이 제공될 수 있다.
즉, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 특성을 상이하게 조절하면서 배선의 저항을 낮춰줄 수도 있다.
또한, 마스크를 추가로 사용하는 경우에는, 높은 S 팩터가 요구되는 제1 박막 트랜지스터(TFT1)가 위치하는 영역에는 SiNx로 이루어지는 게이트 보조 절연층(GAI)이 배치되지 않을 수도 있다.
도 6을 참조하면, 버퍼층(BUF) 상에 제1 액티브층(ACT1)과 제2 액티브층(ACT2)이 배치된다. 그리고, 제1 액티브층(ACT1)과 제2 액티브층(ACT2) 상에 게이트 절연층(GI)과 게이트 보조 절연층(GAI)이 배치될 수 있다.
게이트 보조 절연층(GAI) 상에 포토 레지스트(400)가 배치될 수 있다.
이때, 제2 액티브층(ACT2)과 대응하는 영역에만 포토 레지스트(400)가 배치될 수 있다.
그리고, 게이트 보조 절연층(GAI)을 식각하고 포토 레지스트(400)를 제거하는 공정을 수행하여 제2 게이트 보조 절연층(GAI2)이 형성될 수 있다. 즉, 제1 액티브층(ACT1) 상에는 게이트 보조 절연층(GAI)이 배치되지 않을 수 있다.
이후, 열처리 공정을 수행한 후, 게이트 메탈층(500)을 배치하고, 게이트 메탈층(500) 상에 포토 레지스트(400)를 배치한다. 게이트 메탈층(500)을 식각하고 포토 레지스트(400)를 제거하는 공정을 수행하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 형성할 수 있다.
제1 액티브층(ACT1) 상에 게이트 보조 절연층(GAI)이 배치되지 않고 제2 액티브층(ACT2) 상에만 제2 게이트 보조 절연층(GAI2)이 배치되므로, 높은 S 팩터를 갖는 제1 박막 트랜지스터(TFT1)와 낮은 S 팩터를 갖는 제2 박막 트랜지스터(TFT2)가 구현될 수 있다.
또한, 열처리 공정 이후에 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 형성하므로, 저항이 낮은 금속을 이용하여 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)을 구성할 수 있다.
이와 같이, 본 발명의 실시예들은, 디스플레이 패널(110)에 배치되는 다수의 박막 트랜지스터의 특성을 수행하는 기능에 따라 다르게 설정할 수 있으며, 서브픽셀(SP) 내에 배치된 다수의 박막 트랜지스터 중 게이트 보조 절연층(GAI)이 배치된 양이 다른 박막 트랜지스터가 존재할 수 있다.
도 7과 도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 평면 구조와 서브픽셀(SP)에 배치된 박막 트랜지스터의 단면 구조의 예시를 나타낸 도면이다.
도 7을 참조하면, 서브픽셀(SP)의 평면 구조의 일부분을 예시로 나타낸다. 서브픽셀(SP)은 박막 트랜지스터의 채널 영역을 구성하는 액티브층(ACT), 게이트 전극(GE) 등을 구성하는 게이트 메탈(GAT), 소스 전극(SE) 등을 구성하는 소스드레인 메탈(SD)이 순차적으로 배치될 수 있다. 또한, 캐패시터 전극 등을 구성하는 캐패시터 전극(TM)이 게이트 메탈(GAT)과 소스드레인 메탈(SD) 사이의 층에 배치될 수 있다.
도 7에 도시된 A-A' 부분의 단면은 제1 박막 트랜지스터(TFT1)가 배치된 영역의 단면의 예시를 나타낸 것으로서, 도 2에 도시된 회로 구조에서 구동 트랜지스터(DRT)가 배치된 영역의 단면일 수 있다.
도 7에 도시된 B-B' 부분의 단면은 서브픽셀(SP)에서 제2 박막 트랜지스터(TFT2)가 배치된 영역의 단면의 예시를 나타낸 것으로서, 도 2에 도시된 회로 구조에서 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 제1 스위칭 트랜지스터(SWT1)가 배치된 영역의 단면일 수 있다. 그리고, 제1 스위칭 트랜지스터(SWT1) 이외의 스위칭 트랜지스터(SWT)가 배치된 영역의 단면도 이와 유사할 수 있다.
구동 트랜지스터(DRT)에 해당하는 제1 박막 트랜지스터(TFT1)가 배치된 영역에서 제1 게이트 전극(GE1) 아래에 제1 게이트 보조 절연층(GAI1)이 배치될 수 있다. 그리고, 제1 스위칭 트랜지스터(SWT1)에 해당하는 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제2 게이트 전극(GE2) 아래에 제2 게이트 보조 절연층(GAI2)이 배치될 수 있다.
제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)은 게이트 절연층(GI)과 다른 물질로 이루어질 수 있다. 일 예로, 게이트 절연층(GI)은 SiO2로 이루어지고, 제1 게이트 보조 절연층(GAI1)과 제2 게이트 보조 절연층(GAI2)은 SiNx로 이루어질 수 있다.
그리고, 제2 게이트 보조 절연층(GAI2)이 배치된 양이 제1 게이트 보조 절연층(GAI1)이 배치된 양보다 많을 수 있다.
즉, 제2 게이트 보조 절연층(GAI2)의 면적이나 두께가 제1 게이트 보조 절연층(GAI1)의 면적이나 두께보다 클 수 있다.
또는, 제2 게이트 보조 절연층(GAI2)의 면적과 제2 액티브층(ACT2)의 제2 채널 영역(CH2)의 면적 간의 차이가 제1 게이트 보조 절연층(GAI1)의 면적과 제1 액티브층(ACT1)의 제1 채널 영역(CH1)의 면적 간의 차이보다 클 수 있다.
채널 영역은 게이트 전극(GE)과 대응되도록 형성될 수 있으며, 제2 게이트 보조 절연층(GAI2)이 제1 게이트 보조 절연층(GAI1)보다 많이 배치되므로, 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제2 게이트 보조 절연층(GAI2)의 면적과 제2 채널 영역(CH2)의 면적 간의 차이가 클 수 있다.
따라서, 도 7에 도시된 예시와 같이, 제2 박막 트랜지스터(TFT2)의 제2 소스 전극(SE2)이 배치되는 컨택홀은, 경우에 따라, 제2 게이트 보조 절연층(GAI2)의 일부 영역에 형성될 수도 있다.
제2 게이트 보조 절연층(GAI2)이 제1 게이트 보조 절연층(GAI1)보다 많이 배치되므로, 열처리 공정 과정에서 제2 액티브층(ACT2)으로 공급되는 수소의 양은 많고 제1 액티브층(ACT1)으로 공급되는 수소의 양이 적을 수 있다.
따라서, 구동 트랜지스터(DRT)인 제1 박막 트랜지스터(TFT1)의 S 팩터가 증가 또는 유지되므로, 구동 트랜지스터(DRT)의 전류 출력 특성이 향상될 수 있다. 또한, 제1 스위칭 트랜지스터(SWT1)인 제2 박막 트랜지스터(TFT2)의 S 팩터는 추가적인 수소 공급에 의해 감소되므로, 제1 스위칭 트랜지스터(SWT1)의 신뢰성이 향상될 수 있다.
이와 같이, 동일한 서브픽셀(SP) 내에서 박막 트랜지스터가 배치되는 영역에 위치하는 게이트 보조 절연층(GAI)의 양을 다르게 함으로써, 박막 트랜지스터 별로 요구되는 특성을 향상시킬 수 있다.
또한, 경우에 따라, 구동 트랜지스터(DRT)가 배치된 영역에는 게이트 보조 절연층(GAI)이 배치되지 않을 수도 있다.
도 8을 참조하면, 구동 트랜지스터(DRT)에 해당하는 제1 박막 트랜지스터(TFT1)가 배치된 영역에서 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에 게이트 보조 절연층(GAI)이 배치되지 않을 수 있다. 그리고, SiO2로 이루어진 게이트 절연층(GI)만 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에 배치될 수 있다.
제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에 배치된 게이트 절연층(GI)을 제1 게이트 절연층(GI1)으로 볼 수도 있다.
제1 스위칭 트랜지스터(SWT1)인 제2 박막 트랜지스터(TFT2)가 배치된 영역에서 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에 게이트 절연층(GI)과 제2 게이트 보조 절연층(GAI2)이 배치될 수 있다. 게이트 절연층(GI)은 SiO2로 이루어지고, 제2 게이트 보조 절연층(GAI2)은 SiNx로 이루어질 수 있다.
즉, 서로 다른 물질이 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에 적층된 구조일 수 있다.
그리고, 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에 배치된 게이트 절연층(GI)과 제2 게이트 보조 절연층(GAI2)을 합하여 제2 게이트 절연층(GI2)으로 볼 수도 있다.
따라서, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이에는 단일 물질로 이루어진 제1 게이트 절연층(GI1)이 배치될 수 있다. 그리고, 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에는 복수의 물질이 적층된 제2 게이트 절연층(GI2)이 배치될 수 있다.
제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이에만 제2 게이트 보조 절연층(GAI2)이 추가로 배치되므로, 제2 게이트 전극(GE2)과 제2 액티브층(ACT2) 사이의 거리 d2는 제1 게이트 전극(GE1)과 제1 액티브층(ACT1) 사이의 거리 d1보다 클 수 있다.
즉, 제2 게이트 절연층(GI2)의 두께가 제1 게이트 절연층(GI1)의 두께보다 클 수 있다.
그리고, 제2 박막 트랜지스터(TFT2)가 배치된 영역에만 제2 게이트 보조 절연층(GAI2)이 배치된 상태에서 열처리 공정이 수행되므로, 제2 박막 트랜지스터(TFT2)의 S 팩터는 감소하고, 제1 박막 트랜지스터(TFT1)의 S 팩터는 증가할 수 있다.
따라서, 구동 트랜지스터(DRT)의 전류 출력 특성을 향상시키면서 제1 스위칭 트랜지스터(SWT1)의 신뢰성도 향상시켜 각각의 박막 트랜지스터에 요구되는 특성을 충족시킬 수 있다.
또한, 제1 스위칭 트랜지스터(SWT1) 이외에 서브픽셀(SP)에 배치된 다른 스위칭 트랜지스터(SWT)나, 디스플레이 패널(110)의 논-액티브 영역(NA)에 위치하는 회로에 포함된 박막 트랜지스터가 배치된 영역에 제2 게이트 보조 절연층(GAI2)이 배치되도록 함으로써, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
전술한 본 발명의 실시예들에 의하면, 게이트 전극(GE) 아래에 SiNx로 이루어진 게이트 보조 절연층(GAI)을 배치하되, 박막 트랜지스터에 따라 게이트 보조 절연층(GAI)이 배치되는 양을 다르게 함으로써 각각의 박막 트랜지스터의 특성을 다르게 조절할 수 있다.
각각의 박막 트랜지스터의 특성을 다르게 조절함으로써, 디스플레이 패널(110)에 배치되는 다수의 박막 트랜지스터 각각에 대해 요구되는 특성을 향상시킬 수 있다.
또한, 게이트 전극(GE) 아래에 배치되는 게이트 보조 절연층(GAI)의 양을 조절하여 박막 트랜지스터의 특성을 조절함으로써, 게이트 전극(GE)을 배치한 이후에 열처리 공정이 요구되지 않을 수 있다.
또한, 경우에 따라, 게이트 전극(GE)을 형성하기 전에 열처리 공정을 수행함으로써, 열처리 공정으로 인한 게이트 전극(GE)의 성능 저하를 방지하며 낮은 저항을 갖는 금속을 이용하여 게이트 전극(GE)을 구현할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 400: 포토 레지스트
500: 게이트 메탈층

Claims (21)

  1. 기판 상의 일부 영역에 배치된 액티브층;
    상기 액티브층 상에 배치되고, 상기 액티브층이 배치된 영역을 포함하는 영역에 배치된 게이트 절연층;
    상기 게이트 절연층 상의 일부 영역에 위치하고, 적어도 일부분이 상기 액티브층과 중첩하는 다수의 제1 게이트 전극과 다수의 제2 게이트 전극; 및
    상기 게이트 절연층 상에 위치하고, 상기 제1 게이트 전극과 상기 액티브층 사이의 제1 영역 및 상기 제2 게이트 전극과 상기 액티브층 사이의 제2 영역 중 적어도 하나의 영역에 배치되며, 상기 제2 영역에 배치된 양이 상기 제1 영역에 배치된 양보다 많은 게이트 보조 절연층
    을 포함하고,
    상기 제2 게이트 전극이 상기 액티브층과 중첩하는 면적과 상기 제2 영역에 배치된 상기 게이트 보조 절연층의 면적 간의 차이는 상기 제1 게이트 전극이 상기 액티브층과 중첩하는 면적과 상기 제1 영역에 배치된 상기 게이트 보조 절연층의 면적 간의 차이보다 큰 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 영역에 배치된 상기 게이트 보조 절연층의 면적이 상기 제1 영역에 배치된 상기 게이트 보조 절연층의 면적보다 큰 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 영역에 배치된 상기 게이트 보조 절연층의 두께가 상기 제1 영역에 배치된 상기 게이트 보조 절연층의 두께보다 큰 디스플레이 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 보조 절연층은 상기 제1 영역을 제외한 영역 중 일부 영역에 배치된 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제2 게이트 전극과 상기 액티브층 사이의 거리는 상기 제1 게이트 전극과 상기 액티브층 사이의 거리보다 큰 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 전극의 하면은 상기 게이트 절연층과 직접 접촉하고, 상기 제2 게이트 전극의 하면은 상기 게이트 보조 절연층에 의해 상기 게이트 절연층과 이격되는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 게이트 보조 절연층은 상기 게이트 절연층과 다른 물질로 이루어진 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 상에 위치하고, 상기 게이트 보조 절연층과 다른 물질로 이루어진 적어도 하나의 층간 절연층을 더 포함하는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 알루미늄 및 구리 중 적어도 하나를 포함하는 디스플레이 장치.
  11. 제1항에 있어서,
    상기 기판은 다수의 서브픽셀이 배치되는 액티브 영역과 상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하고,
    상기 제1 게이트 전극은 상기 서브픽셀에 배치되고 상기 논-액티브 영역을 제외한 영역에 배치되며, 상기 제2 게이트 전극은 상기 액티브 영역 및 상기 논-액티브 영역 중 적어도 하나의 영역에 배치된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 액티브층은 다결정 실리콘으로 이루어진 디스플레이 장치.
  13. 기판 상에 배치되고, 제1 게이트 전극 및 다결정 실리콘으로 이루어진 제1 액티브층을 포함하는 다수의 제1 박막 트랜지스터;
    상기 기판 상에 배치되고, 제2 게이트 전극 및 다결정 실리콘으로 이루어진 제2 액티브층을 포함하는 다수의 제2 박막 트랜지스터;
    상기 제1 게이트 전극과 상기 제1 액티브층 사이에 배치되고, 단일 층으로 이루어진 제1 게이트 절연층; 및
    상기 제2 게이트 전극과 상기 제2 액티브층 사이에 배치되고, 상기 제2 액티브층에 인접한 제1층과 상기 제2 게이트 전극에 인접한 제2층이 적층된 제2 게이트 절연층
    을 포함하고,
    상기 제2 게이트 전극이 상기 제2 액티브층과 중첩하는 면적 보다 상기 제2층의 면적이 더 큰 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2 게이트 절연층의 두께는 상기 제1 게이트 절연층의 두께보다 큰 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제2 게이트 절연층에 포함된 상기 제2층은 상기 제1 게이트 절연층과 상이한 물질이고, 상기 제2 액티브층과 이격되어 위치하는 디스플레이 장치.
  16. 제13항에 있어서,
    상기 제2 게이트 절연층에 포함된 상기 제1층은 상기 제1 게이트 절연층과 동일한 물질인 디스플레이 장치.
  17. 기판 상에 배치된 다수의 서브픽셀;
    상기 다수의 서브픽셀 각각에 배치된 발광 소자로 구동 전류를 공급하고, 다결정 실리콘으로 이루어진 액티브층을 포함하는 다수의 구동 트랜지스터; 및
    상기 발광 소자 및 상기 구동 트랜지스터 중 적어도 하나와 전기적으로 연결되고, 다결정 실리콘으로 이루어진 액티브층을 포함하는 다수의 스위칭 트랜지스터를 포함하고,
    상기 스위칭 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양은 상기 구동 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양보다 많은 디스플레이 장치.
  18. 제17항에 있어서,
    상기 스위칭 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이에 배치된 상기 실리콘 나이트라이드의 면적과 상기 스위칭 트랜지스터의 채널 영역의 면적 사이의 차이는 상기 구동 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이에 배치된 상기 실리콘 나이트라이드의 면적과 상기 구동 트랜지스터의 채널 영역의 면적 사이의 차이보다 큰 디스플레이 장치.
  19. 제17항에 있어서,
    상기 스위칭 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이의 거리는 상기 구동 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이의 거리보다 큰 디스플레이 장치.
  20. 제17항에 있어서,
    상기 실리콘 나이트라이드는 상기 액티브층과 이격되고 상기 게이트 전극과 접촉되는 디스플레이 장치.
  21. 제17항에 있어서,
    상기 다수의 서브픽셀이 배치된 영역의 외측에 위치하고, 다결정 실리콘으로 이루어진 액티브층을 포함하는 다수의 버퍼 트랜지스터를 포함하는 게이트 구동 회로를 더 포함하고,
    상기 버퍼 트랜지스터의 게이트 전극과 액티브층 사이에 배치된 실리콘 나이트라이드의 양은 상기 구동 트랜지스터의 상기 게이트 전극과 상기 액티브층 사이에 배치된 상기 실리콘 나이트라이드의 양보다 많은 디스플레이 장치.
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