KR102656083B1 - Method of manufactuing non emitting iii-nitride semiconductor stacked structure - Google Patents

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Abstract

본 개시는 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 제1 버퍼층을 성장하는 단계; 제1 버퍼층에 제1 버퍼층으로 된 복수의 돌기를 형성하는 단계; 제1 버퍼층 위에 제2 버퍼층을 성장하는 단계; 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계; 그리고, 제2 버퍼층을 성장하는 단계에 앞서, 복수의 돌기 위에 제2 버퍼층의 성장을 느리게 하거나 방지하는 물질층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 관한 것이다.The present disclosure provides a method for manufacturing a non-luminescent Group III nitride semiconductor laminate, comprising: preparing a growth substrate; Growing a first buffer layer on a growth substrate; Forming a plurality of protrusions made of a first buffer layer on a first buffer layer; growing a second buffer layer on the first buffer layer; Forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer; And, prior to growing the second buffer layer, forming a material layer that slows or prevents the growth of the second buffer layer on the plurality of protrusions; A method of manufacturing a non-light-emitting group III nitride semiconductor laminate comprising: It's about.

Description

비발광 3족 질화물 반도체 적층체를 제조하는 방법{METHOD OF MANUFACTUING NON EMITTING III-NITRIDE SEMICONDUCTOR STACKED STRUCTURE}Method for manufacturing a non-emitting group III nitride semiconductor laminate {METHOD OF MANUFACTUING NON EMITTING III-NITRIDE SEMICONDUCTOR STACKED STRUCTURE}

본 개시(Disclosure)는 전체적으로 비발광 3족 질화물 반도체 적층체 내지 3족 질화물 반도체 소자 및 이를 제조하는 방법에 관한 것으로 특히, 전력소자(예: 트랜지스터, HEMT)와 같은 비발광(Non-emitting) 3족 질화물 반도체 적층체 내지 3족 질화물 반도체 소자 및 이를 제조하는 방법에 관한 것이다.The present disclosure generally relates to non-emitting group III nitride semiconductor laminates and group III nitride semiconductor devices and methods for manufacturing the same, and in particular to non-emitting (non-emitting) devices such as power devices (e.g. transistors, HEMTs). It relates to a group nitride semiconductor laminate to a group III nitride semiconductor device and a method of manufacturing the same.

여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).Here, background information related to the present disclosure is provided, and this does not necessarily mean prior art.

도 1은 미국 등록특허공보 제7,230,284호에 제시된 3족 질화물 반도체 소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 소자는(예: AlGaN/GaN based HEMT)는 성장 기판(11; 예: 사파이어 기판, SiC 기판), 버퍼층(12; 예: AlxGa1-xN (0≤x≤1) 버퍼층), 채널층(20; 예: GaN 채널층), 2DEG(22; two-dimensional electron gas)(22), 배리어층(18; 예: AlGaN 배리어층), 절연층(24; SiN 절연층), 드레인 전극(14), 게이트 전극(16) 및 소스 전극(17)을 포함한다.1 is a diagram showing an example of a Group III nitride semiconductor device presented in U.S. Patent Publication No. 7,230,284. The Group III nitride semiconductor device (e.g., AlGaN/GaN based HEMT) is grown on a growth substrate 11; e.g., a sapphire substrate. , SiC substrate), buffer layer (12; e.g., Al x Ga 1-x N (0≤x≤1) buffer layer), channel layer (20; e.g., GaN channel layer), 2DEG (22; two-dimensional electron gas) (22), a barrier layer (18; e.g., AlGaN barrier layer), an insulating layer (24; SiN insulating layer), a drain electrode 14, a gate electrode 16, and a source electrode 17.

재료비와 결정성의 관점에서 성장 기판(11)으로 사파이어 기판을 활용하는 것이 바람직하지만, 방열의 관점에서 적합하지 않다. SiC 기판은 결정성의 관점과 방열의 관점에서 고려될 수 있지만, 재료비가 고가이며, 소자가 대면적화함에 따라 더 크게 문제될 수 있다. 재료비의 관점에서 저가인 Si 기판을 사용하는 것을 고려할 수 있는데, 그 위에 성장되는 3족 질화물 반도체층의 결정성을 향상하는 방안이 반드시 수반되어야만 한다. 이하에서, 성장의 과정에서 3족 질화물 반도체층의 결정성을 향상하는 방법을 먼저 살핀다.From the viewpoint of material cost and crystallinity, it is desirable to use a sapphire substrate as the growth substrate 11, but it is not suitable from the viewpoint of heat dissipation. SiC substrates can be considered from the viewpoint of crystallinity and heat dissipation, but the material cost is expensive and this can become a bigger problem as the device area becomes larger. From the viewpoint of material cost, the use of a low-cost Si substrate can be considered, but a method of improving the crystallinity of the group III nitride semiconductor layer grown on it must be accompanied. Below, we will first look at methods for improving the crystallinity of the group III nitride semiconductor layer during the growth process.

도 2는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 c면 사파이어 기판(100), c면 사파이어 기판(100) 위에 형성된 SiO2로 된 성장 방지막(150), 그리고, 그 위에 선택 성장된(selectively grown) 3족 질화물 반도체층(310)을 포함한다. 이러한 성장법을 통해 3족 질화물 반도체 적층체 내의 결정 결함을 감소시킬 수 있다.Figure 2 is a diagram showing an example of a Group III nitride semiconductor stack presented in U.S. Patent Publication No. 2005-0156175. The Group III nitride semiconductor stack includes a c-plane sapphire substrate 100 and a c-plane sapphire substrate 100. It includes a growth prevention film 150 made of SiO 2 formed thereon, and a group III nitride semiconductor layer 310 selectively grown thereon. Through this growth method, crystal defects in the group III nitride semiconductor stack can be reduced.

도 3은 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 c면 사파이어 기판(100), c면 사파이어 기판(100) 위에 미리 형성된 3족 질화물 반도체 템플릿(210), 3족 질화물 반도체 템플릿(210) 위에 형성된 SiO2로 된 성장 방지막(150), 그리고, 그 위에 선택 성장된(selectively grown) 3족 질화물 반도체층(310)을 포함한다. 3족 질화물 반도체 템플릿(210)은 종래에 c면 사파이어 기판(100)에 3족 질화물 반도체를 성장하는 방법에 의해 형성된다. 즉, 550℃ 부근의 성장온도와 수소 분위기에서, 씨앗층을 형성한 다음, 1050℃의 성장온도에서 GaN을 성장하는 방법에 의해 1~3um의 두께로 형성된다. 도면 부호 180은 결함(Defecsts; Treading Dislocations)을 나타내며, 성장 방지막(150) 아래의 결함의 전개가 차단됨으로써, 전체적으로 결정성의 향상을 가져오게 된다. 즉, 성장 방지막(150)은 도 1에 제시된 3족 질화물 반도체 적층체에서와 마찬가지로 ELOG(Epitaxially Lateral Overgrowth)가 가능하게 하는 한편, 아래쪽에서 발생한 결함(180)을 차단하는 역할을 한다.Figure 3 is a diagram showing another example of a Group III nitride semiconductor laminate presented in U.S. Patent Publication No. 2005-0156175. The Group III nitride semiconductor stack includes a c-plane sapphire substrate 100 and a c-plane sapphire substrate ( 100) a group III nitride semiconductor template 210 previously formed on the group III nitride semiconductor template 210, a growth prevention film 150 made of SiO 2 formed on the group III nitride semiconductor template 210, and a group III nitride semiconductor layer selectively grown thereon. Includes (310). The group III nitride semiconductor template 210 is formed by a conventional method of growing a group III nitride semiconductor on a c-plane sapphire substrate 100. That is, it is formed to a thickness of 1 to 3 μm by forming a seed layer at a growth temperature of around 550°C and in a hydrogen atmosphere, and then growing GaN at a growth temperature of 1050°C. Reference numeral 180 denotes defects (Treading Dislocations), and the development of defects under the growth prevention film 150 is blocked, resulting in an overall improvement in crystallinity. In other words, the growth prevention film 150 enables ELOG (Epitaxially Lateral Overgrowth) as in the group III nitride semiconductor laminate shown in FIG. 1, and also serves to block defects 180 occurring below.

도 4는 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 사파이어 기판(100), 사파이어 기판(100) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500)을 포함한다. 사파이어 기판(100)에는 돌기(110)가 형성되어 있으며, 돌기(110)는 사파이어 기판(100) 위에 성장되는 3족 질화물 반도체층(300,400,500)의 결정질(Growth Quality)을 향상시키는 한편, 활성층(400)에서 생성되는 빛을 발광소자 외부로 방출하는 효율을 향상시키는 산란면으로 기능한다. 이와 같이 돌기(110)가 형성된 사파이어 기판(100)을 패턴드 사파이어 기판(PSS; Patterned Sapphire Substrate)이라 한다.Figure 4 is a diagram showing an example of a Group III nitride semiconductor light emitting device presented in U.S. Patent Publication No. 2003-0057444. The Group III nitride semiconductor light emitting device is a sapphire substrate 100, n grown on the sapphire substrate 100. It includes a type III nitride semiconductor layer 300, an active layer 400 grown on the n-type group III nitride semiconductor layer 300, and a p-type group III nitride semiconductor layer 500 grown on the active layer 400. Protrusions 110 are formed on the sapphire substrate 100, and the protrusions 110 improve the crystal quality of the group III nitride semiconductor layers (300, 400, 500) grown on the sapphire substrate 100, and the active layer (400) ) functions as a scattering surface that improves the efficiency of emitting light generated from the light emitting device to the outside. The sapphire substrate 100 on which the protrusions 110 are formed in this way is called a patterned sapphire substrate (PSS).

도 5는 미국 공개특허공보 제2005-082546호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 돌기(111)가 형성된 사파이어 기판(101)과 3족 질화물 반도체층(301)을 포함한다. 도 4에 제시된 예와 달리 단면이 둥근 형태의 돌기(111)가 제시되어 있으며, 이는 도 4에서와 같은 돌기(110)를 이용하는 경우에, 돌기(110)의 바닥면(돌기(110)가 형성하는 요철에서 요부에 해당)과 돌기(110)의 상면 모두에서 에피 성장이 이루어지고 따라서 바닥면 및 상면 모두에서 결정 결함인 관통 전위(Threading Dislocation)가 발생하게 되는데, 단면이 둥근 형태의 돌기(111)를 이용함으로써 돌기(111) 상면에서의 에피 성장을 억제하여 관통 전위의 발생을 억제시키는 이점을 가지게 된다.Figure 5 is a diagram showing an example of a Group III nitride semiconductor light emitting device presented in U.S. Patent Publication No. 2005-082546. The Group III nitride semiconductor light emitting device includes a sapphire substrate 101 on which protrusions 111 are formed and a Group III nitride. Includes a semiconductor layer 301. Unlike the example shown in FIG. 4, a protrusion 111 with a round cross-section is presented, which means that when using the protrusion 110 as shown in FIG. 4, the bottom surface of the protrusion 110 (protrusion 110 is formed Epi-growth occurs on both the concave-convex surface (corresponding to the concave part) and the upper surface of the protrusion 110, and thus a crystal defect, a threading dislocation, occurs on both the bottom surface and the upper surface. The protrusion 111 has a round cross-section. ) has the advantage of suppressing epitaxial growth on the upper surface of the protrusion 111 and suppressing the occurrence of penetration dislocations.

도 6은 미국 공개특허공보 제2011-0042711호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자(10)는 사파이어 기판(11), 사파이어 기판(11) 위에 성장되는 n형 3족 질화물 반도체 영역(12a), n형 3족 질화물 반도체 영역(12a) 위에 성장되는 활성 영역(12b), 활성 영역(12b) 위에 성장되는 p형 3족 질화물 반도체 영역(12c)을 포함한다. 마찬가지로, 사파이어 기판(110)에는 돌기(13)가 마련되어 있다. 다만, 돌기(13)는 뾰족한 형태의 단면을 가진다. 뾰족한 형태의 돌기(13)를 구비함으로써, 돌기(13)의 상부가 점 또는 선 형태(돌기(13)가 원뿔 형상인 경우에 점이 되고, 돌기(13)가 뾰족한 스트라이프 형상인 경우에 선이 된다.)가 되어 그 상부에서의 관통 전위 형성을 억제하는 한편, 돌기(13)의 상부와 바닥면을 이어주는 측면에서의 에피 성장을 억제하여 돌기(13) 측면에서의 관통 전위 발생도 억제할 수 있게 된다.Figure 6 is a diagram showing an example of a Group III nitride semiconductor light emitting device presented in U.S. Patent Publication No. 2011-0042711. The Group III nitride semiconductor light emitting device 10 is disposed on a sapphire substrate 11 and a sapphire substrate 11. An n-type group III nitride semiconductor region 12a is grown, an active region 12b is grown on the n-type group III nitride semiconductor region 12a, and a p-type group III nitride semiconductor region 12c is grown on the active region 12b. Includes. Likewise, the sapphire substrate 110 is provided with protrusions 13. However, the protrusion 13 has a pointed cross section. By providing the protrusion 13 in a sharp shape, the upper part of the protrusion 13 has a point or line shape (if the protrusion 13 has a cone shape, it becomes a point, and if the protrusion 13 has a sharp stripe shape, it becomes a line. .) to suppress the formation of penetration dislocations at the top, while suppressing epi growth on the side connecting the top and bottom surfaces of the protrusion 13, thereby suppressing the generation of penetration dislocations on the side of the protrusion 13. do.

도 7은 미국 등록특허공보 제10,361,339호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 적층체는 사파이어 기판(10), 버퍼 영역(20) 및 3족 질화물 반도체 영역(35)을 포함하며, 도 6에 제시된 형태의 돌기를 구비하더라도 돌기의 상부는 여전히 관통 전위(35)을 형성됨을 보여준다.FIG. 7 is a diagram illustrating an example of a Group III nitride semiconductor stack presented in U.S. Patent Publication No. 10,361,339. The Group III nitride semiconductor stack includes a sapphire substrate 10, a buffer region 20, and a Group III nitride semiconductor region. (35), and shows that even if it has a protrusion of the type shown in FIG. 6, the upper part of the protrusion still forms a through dislocation (35).

이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.This is described at the end of the ‘specific details for carrying out the invention’.

여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).Here, a general summary of the disclosure is provided, and this should not be construed as limiting the scope of the disclosure (This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).

본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)을 함유하는 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 방지막을 형성하는 단계; 성장 방지막을 통해 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.According to one aspect of the present disclosure, a method of manufacturing a non-emissive Group III nitride semiconductor laminate includes preparing a growth substrate containing silicon (Si); Forming a plurality of protrusions on a growth substrate; Growing a first buffer layer to cover a plurality of protrusions on a growth substrate; forming a plurality of growth prevention films on the first buffer layer; Growing a second buffer layer from the first buffer layer exposed through the growth prevention film; And, a method of manufacturing a non-emissive Group III nitride semiconductor laminate is provided, including the step of forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer.

본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 억제막을 형성하는 단계; 복수의 성장 억제막으로부터 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.According to another aspect of the present disclosure, there is provided a method for manufacturing a non-emissive Group III nitride semiconductor laminate, comprising: preparing a growth substrate; Forming a plurality of protrusions on a growth substrate; Growing a first buffer layer to cover a plurality of protrusions on a growth substrate; forming a plurality of growth inhibition films on the first buffer layer; growing a second buffer layer from the first buffer layer exposed from the plurality of growth inhibition films; And, a method of manufacturing a non-emissive Group III nitride semiconductor laminate is provided, including the step of forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer.

본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 제1 버퍼층을 성장하는 단계; 제1 버퍼층에 제1 버퍼층으로 된 복수의 돌기를 형성하는 단계; 제1 버퍼층 위에 제2 버퍼층을 성장하는 단계; 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계; 그리고, 제2 버퍼층을 성장하는 단계에 앞서, 복수의 돌기 위에 제2 버퍼층의 성장을 느리게 하거나 방지하는 물질층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법이 제공된다.According to another aspect of the present disclosure, there is provided a method for manufacturing a non-emissive Group III nitride semiconductor laminate, comprising: preparing a growth substrate; Growing a first buffer layer on a growth substrate; Forming a plurality of protrusions made of a first buffer layer on a first buffer layer; growing a second buffer layer on the first buffer layer; Forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer; And, prior to growing the second buffer layer, forming a material layer that slows or prevents the growth of the second buffer layer on the plurality of protrusions; a method of manufacturing a non-light-emitting group III nitride semiconductor laminate comprising: provided.

이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.This is described at the end of the ‘specific details for carrying out the invention’.

도 1은 미국 등록특허공보 제7,230,284호에 제시된 3족 질화물 반도체 소자의 일 예를 나타내는 도면,
도 2는 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 3은 미국 공개특허공보 제2005-0156175호에 제시된 3족 질화물 반도체 적층체의 또 다른 일 예를 나타내는 도면,
도 4는 미국 공개특허공보 제2003-0057444호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 미국 공개특허공보 제2005-082546호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 6은 미국 공개특허공보 제2011-0042711호에 제시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 7은 미국 등록특허공보 제10,361,339호에 제시된 3족 질화물 반도체 적층체의 일 예를 나타내는 도면,
도 8은 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면,
도 9는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 일 예를 나타내는 도면,
도 10은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 일 예를 나타내는 도면,
도 11은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 12는 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 13은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면,
도 14는 도 12에 제시된 돌기를 형성하는 방법의 구체 예를 나타내는 도면,
도 15 내지 도 17은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 18은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 19는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 20는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 21 내지 도 23은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면,
도 24 및 도 25는 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면.1 is a diagram showing an example of a Group III nitride semiconductor device presented in U.S. Patent Publication No. 7,230,284;
2 is a view showing an example of a group III nitride semiconductor laminate presented in U.S. Patent Publication No. 2005-0156175;
3 is a view showing another example of a group III nitride semiconductor laminate presented in U.S. Patent Publication No. 2005-0156175;
Figure 4 is a diagram showing an example of a group III nitride semiconductor light emitting device presented in U.S. Patent Publication No. 2003-0057444;
Figure 5 is a diagram showing an example of a group III nitride semiconductor light emitting device presented in U.S. Patent Publication No. 2005-082546;
Figure 6 is a diagram showing an example of a group III nitride semiconductor light emitting device presented in U.S. Patent Publication No. 2011-0042711;
7 is a view showing an example of a Group III nitride semiconductor laminate presented in U.S. Patent Publication No. 10,361,339;
8 is a diagram showing an example of a Group III nitride semiconductor laminate or device according to the present disclosure;
9 is a diagram showing an example of the arrangement relationship between protrusions and a growth prevention film according to the present disclosure;
10 is a diagram illustrating an example of a method of forming protrusions on a growth substrate according to the present disclosure;
11 is a view showing another example of a method of forming protrusions on a growth substrate according to the present disclosure;
12 is a diagram showing another example of a method of forming protrusions on a growth substrate according to the present disclosure;
13 is a view showing another example of a method of forming protrusions on a growth substrate according to the present disclosure;
Figure 14 is a diagram showing a specific example of the method of forming the protrusion shown in Figure 12;
15 to 17 are diagrams showing another example of a method of forming a growth prevention film according to the present disclosure;
18 is a diagram showing another example of a method for forming a growth prevention film according to the present disclosure;
19 is a diagram showing another example of a method for forming a growth prevention film according to the present disclosure;
20 is a diagram showing another example of a method for forming a growth prevention film according to the present disclosure;
21 to 23 are diagrams showing another example of a method of forming a growth prevention film according to the present disclosure;
24 and 25 are diagrams showing another example of a Group III nitride semiconductor laminate or device according to the present disclosure.

이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).Hereinafter, the present disclosure will now be described in detail with reference to the accompanying drawing(s).

도 8은 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 일 예를 나타내는 도면으로서, 예시로 HEMT가 제시되어 있다. 3족 질화물 반도체 소자는 돌기(41)가 구비된 성장 기판(42; 6인치 또는 8인치 Si 기판), 제1 버퍼층(43), 성장 방지막(44; 예: SiO2, SiNx와 같은 유전체 물질), 제2 버퍼층(45), 채널층(46; 예: 3㎛ 두께의 GaN 채널층), 2DEG(47), 인터레이어(48; 예: 10nm 두께의 thin AlN 층, 생략가능), 배리어층(49; 예: 10~50nm 두께의 AlxGa1-xN (0.2≤x≤0.3~0.6) 배리어층 또는 AlGaInN 배리어층 또는 AlScN 배리어층), 캡층(50; 예: 5~20nm 두께의 GaN 캡층, n층 또는 p층으로 도핑 가능, 생략 가능), 소스 전극(51), 게이트 전극(52), 그리고 드레인 전극(53)을 포함한다.Figure 8 is a diagram showing an example of a group III nitride semiconductor laminate or device according to the present disclosure, and a HEMT is shown as an example. The group III nitride semiconductor device includes a growth substrate 42 (6-inch or 8-inch Si substrate) with protrusions 41, a first buffer layer 43, and a growth prevention film 44; e.g., a dielectric material such as SiO 2 or SiN x. ), second buffer layer 45, channel layer (46; e.g., 3㎛ thick GaN channel layer), 2DEG (47), interlayer (48; e.g., 10nm thick thin AlN layer, can be omitted), barrier layer (49; e.g. , 10~50nm thick Al It includes a cap layer, an n-layer or a p-layer (can be doped or omitted), a source electrode 51, a gate electrode 52, and a drain electrode 53.

실리콘(Si)으로 된 성장 기판(42; 이하, Si 성장 기판(42))의 경우에, 불투명 기판이므로, 사파이어 기판에 사용되는 돌기(도 4 내지 도 7 참조, 이 돌기는 1차적으로 발광소자(LED)에 있어서 3족 질화물 반도체층의 굴절률과 사파이어 기판의 굴절률 차이에 인한 내부 전반사를 해소하기 위한 스캐터(scatter; 광 산란)로 기능하며, 2차적으로 돌기가 ELOG에서 성장 방지막(도 2 및 도 3 참조)처럼 기능하여 막질의 향상을 가져온다.)를 필요로 하지 않지만, 본 개시에 따른 비발광 3족 질화물 반도체 소자 내지 적층체에서는 막질의 향상을 위해 Si 성장 기판(42)임에도 돌기(41)를 채용하고 있다. 또한, 앞서 지적한 바와 같이, 돌기(41)를 채용하더라도 돌기(41)의 상부 내지 상면(41a)과 성장 기판(42)의 바닥면 내지 돌기(41)의 바닥면(42a)으로부터 제1 버퍼층(43)에 결정 결함, 구체적으로 관통 전위(54,55; Treading Dislocations)가 발생하며, 고품위 즉, 107/㎠ 이하의 TDD(Theading Dislocation Density)가 요구되는 경우에는 이에 이르기가 쉽지 않다. 본 개시는 이러한 문제점을 해소하기 위해, Si 성장 기판(42)에 돌기(41)를 채용하는 한편, 제1 버퍼층(43) 위에 성장 방지막(44)을 형성하여 제1 버퍼층(43)에 존재하는 관통 전위(54,55)의 일부를 차단하고, 그 위에 제2 버퍼층(45)을 형성하고, 채널층(46), 배리어층(48)을 포함하는 3족 질화물 반도체 적층체를 형성함으로써, 이들의 막질이 107/㎠ 이하의 TDD(Theading Dislocation Density)를 갖도록 한다. 소자에 높은 방열 사양이 요구되는 경우에, 성장 기판(42)은 Si 성장 기판에서 SiC 성장 기판으로 변경될 수 있으며, 따라서 성장 기판(42)으로 Si을 포함하는 성장 기판(Si 성장 기판, SiC 성장 기판)이 사용될 수 있다. 돌기(41)는 도 4 내지 도 7에 제시된 다양한 형태를 가질 수 있으며, 돌기(41)의 상부 내지 상면(41a)에서의 관통 전위(54)를 최소화하기 위해, 종단면이 뾰족한 형상을 가지는 것이 바람직하다. 돌기(41)의 구조와 형상에 따라 돌기(41)를 구성하고 있는 물질은 성장 기판(42)과 동일한 물질(예: Si, SiC)이거나 성장 기판(42)과 다른 물질(예: AlN, AlNO, AlGaN, 또는 GaN)일 수 있다.In the case of the growth substrate 42 made of silicon (Si) (hereinafter referred to as Si growth substrate 42), since it is an opaque substrate, the protrusions used on the sapphire substrate (see FIGS. 4 to 7, these protrusions are primarily used as light emitting devices) (LED), it functions as a scatter (light scattering) to eliminate total internal reflection caused by the difference between the refractive index of the group III nitride semiconductor layer and the sapphire substrate, and secondarily, the protrusions form a growth prevention film in the ELOG (Figure 2). and (refer to FIG. 3), thereby improving the film quality. However, in the non-light-emitting group III nitride semiconductor device or laminate according to the present disclosure, protrusions (even on the Si growth substrate 42) are used to improve film quality. 41) is being adopted. In addition, as previously pointed out, even if the protrusion 41 is employed, the first buffer layer ( 43), crystal defects, specifically threading dislocations (54,55), occur, and it is not easy to achieve this when high quality, that is, TDD (Theading Dislocation Density) of 10 7 /cm2 or less is required. In order to solve this problem, the present disclosure employs protrusions 41 on the Si growth substrate 42 and forms a growth prevention film 44 on the first buffer layer 43 to prevent the growth of the first buffer layer 43. By blocking a portion of the threading dislocations 54 and 55, forming a second buffer layer 45 thereon, and forming a group III nitride semiconductor laminate including a channel layer 46 and a barrier layer 48, these The membrane quality must have a TDD (Theading Dislocation Density) of 10 7 /cm2 or less. In cases where high heat dissipation specifications are required for the device, the growth substrate 42 may be changed from a Si growth substrate to a SiC growth substrate, and thus a growth substrate containing Si (Si growth substrate, SiC growth substrate) may be used as the growth substrate 42. substrate) may be used. The protrusion 41 may have various shapes shown in FIGS. 4 to 7, and in order to minimize the penetration dislocation 54 on the upper or upper surface 41a of the protrusion 41, it is preferable that the longitudinal cross-section has a sharp shape. do. Depending on the structure and shape of the protrusion 41, the material constituting the protrusion 41 may be the same material as the growth substrate 42 (e.g., Si, SiC) or a material different from the growth substrate 42 (e.g., AlN, AlNO , AlGaN, or GaN).

도 9는 본 개시에 따른 돌기와 성장 방지막의 배치 관계의 일 예를 나타내는 도면으로서, 성장 기판(42) 또는 성장 기판(42)의 바닥면(42a)에 구비된 돌기(41)를 위에서 본 도면이며, 횡단면이 원형인 원뿔형의 돌기(41)가 대각선 방향으로 일정한 간격으로 두고 배치되어 있고, 돌기(41) 위에 위치하는 성장 방지막(44)이 44a로 표시되어 있으며, 바닥면(42a) 위에 위치하는 성장 방지막(44)이 44b로 표시되어 있다. 성장 방지막(44a)에 의해 관통 전위(54)가 차단되며, 성장 방지막(44b)에 의해 관통 전위(55)의 일부가 차단된다. 성장 방지막(44a)의 크기는 바닥면(42a)에서의 돌기(41)의 횡단면의 크기보다 작은 것이 바람직한데, 지나치게 커지면 제2 버퍼층(45)이 성장할 영역이 지나치게 축소되기 때문이다.FIG. 9 is a diagram illustrating an example of an arrangement relationship between a protrusion and a growth prevention film according to the present disclosure, and is a view of the growth substrate 42 or the protrusion 41 provided on the bottom surface 42a of the growth substrate 42 as viewed from above. , Conical protrusions 41 with a circular cross section are arranged at regular intervals in the diagonal direction, and a growth prevention film 44 located on the protrusions 41 is indicated by 44a, and is located on the bottom surface 42a. The growth prevention film 44 is indicated by 44b. The penetration dislocation 54 is blocked by the growth prevention film 44a, and a portion of the penetration dislocation 55 is blocked by the growth prevention film 44b. The size of the growth prevention film 44a is preferably smaller than the cross-sectional size of the protrusion 41 on the bottom surface 42a, because if it is too large, the area in which the second buffer layer 45 will grow will be excessively reduced.

돌기(41)는 0.1~2㎛의 높이, 0.2~3.0㎛의 너비, 0.1~1.0㎛의 간격을 가질 수 있으며, 종단면이 콘(Cone), 스퀘어 피라미드(Square Pyramid), 돔(Dome), 트런케이티드 콘/피라미드(Truncated Cone/ Pyramid) 등의 형상을 가질 수 있다.The protrusion 41 may have a height of 0.1 to 2 ㎛, a width of 0.2 to 3.0 ㎛, and a gap of 0.1 to 1.0 ㎛, and its longitudinal cross section may be cone, square pyramid, dome, or trun. It may have a shape such as a truncated cone/pyramid.

제1 버퍼층(43)을 성장하기에 앞서, 성장 기판(42)의 종류(Si, SiC)에 따라 돌기(41) 유무에 무관하게 (도 10 및 도 11에 제시되 예에서 돌기(41)가 먼저 형성되고, 도 12 및 도 13에 제시된 예에서 돌기(41)가 이후에 형성됨) 20nm 전후 두께를 갖는 GaN, AlN, AlNO, 또는 AlGaN 씨드층(미도시; Seed Layer)을 CVD(MOCVD, ALD, MBE) 내지 PVD(Sputter, PLD) 방식으로 성막할 수 있다. 특히 Si 성장 기판(42) 상부에 AlN 씨드층을 CVD 방식을 사용하여 성막할 경우, 알루미늄(Al) 공급원인 TMAl 가스를 질소(N) 공급원인 암모니아(NH3) 가스 공급없이 단독으로 공급하는 프리씨딩(Pre-seeding) 공정을 도입하는 것도 바람직하다. Si 성장 기판(42) 상부에 3족 질화물 반도체로 된 제1 버퍼층(43)을 성장시키기 위해서는 최소 실제 성장 온도가 800℃ 이상의 고온이기 때문에 Si 성장 기판(42) 표면에서 Si 원자 탈착(Atomic Debonding & Desorption)되어 빠져나오게 되며, 또한 고온의 질소 분위기에서 Si 표면에는 Si-N 결합에 의한 미세한 비정질 물질 입자들이 발생하게 되어 고품질 3족 질화물 반도체 박막을 얻는 데 어려움이 있다. 이를 효과적으로 억제하기 위해서 Si 성장 기판(42) 표면에 수 초에서 수십 초까지 알루미늄(Al) 프리씨딩(Pre-seeding) 공정을 도입하면 3족 질화물 반도체 박막을 성장하는 데 유리하다. Si 성장 기판(42) 상부에 씨드층(미도시) 형성한 후, 연이은 후속 공정에서 제1 버퍼층(43)을 GaN 단층, AlN 단층 또는 다층 박막으로 TMGa, TMAl와 NH3를 소스 가스로, 수소(H2)를 캐리어 가스로 사용하여 실제 성장온도 800~1100℃ 구간에서 각각 상대적으로 높은 압력(예: 250mbar)에서 GaN 내지 Ga-rich AlGaN로 성장하고, 반면에 상대적으로 낮은 압력(예: 50mbar)에서 AlN 내지 Al-rich AlGaN로 성장할 수 있다. 경우에 따라 GaN와 AlN 물질을 합금화시킨 AlGaN층을 제1 버퍼층(43)의 일부로 도입할 수 있다. 즉, 제1 버퍼층(43)은 성장 기판(42) 상부에 GaN, GaN/AlGaN, AlN, AlN/AlGaN, AlN/AlGaN/GaN, 또는 GaN/AlGaN/AlN 등으로 구성될 수 있다.Before growing the first buffer layer 43, the presence or absence of protrusions 41 is determined depending on the type (Si, SiC) of the growth substrate 42 (in the example shown in FIGS. 10 and 11, the protrusions 41 are formed first, and the protrusions 41 are formed later in the examples shown in FIGS. 12 and 13). A GaN, AlN, AlNO, or AlGaN seed layer (not shown; Seed Layer) having a thickness of about 20 nm is subjected to CVD (MOCVD, ALD). , MBE) or PVD (Sputter, PLD) methods. In particular, when forming an AlN seed layer on the Si growth substrate 42 using the CVD method, TMAl gas, which is a source of aluminum (Al), is supplied alone without supplying ammonia (NH 3 ) gas, which is a source of nitrogen (N). It is also desirable to introduce a pre-seeding process. In order to grow the first buffer layer 43 made of a group III nitride semiconductor on the Si growth substrate 42, Si atomic debonding (Atomic Debonding & Desorption), and in a high-temperature nitrogen atmosphere, fine amorphous material particles are generated on the Si surface due to Si-N bonding, making it difficult to obtain a high-quality group III nitride semiconductor thin film. In order to effectively suppress this, introducing an aluminum (Al) pre-seeding process from several seconds to tens of seconds on the surface of the Si growth substrate 42 is advantageous for growing a group III nitride semiconductor thin film. After forming a seed layer (not shown) on the Si growth substrate 42, in a subsequent process, the first buffer layer 43 is formed as a GaN single layer, AlN single layer, or multilayer thin film with TMGa, TMAl and NH 3 as source gases, and hydrogen. Using (H 2 ) as a carrier gas, GaN to Ga-rich AlGaN is grown at a relatively high pressure (e.g., 250 mbar) in the actual growth temperature range of 800 to 1,100°C, while GaN is grown at a relatively low pressure (e.g., 50 mbar). ) can be grown from AlN to Al-rich AlGaN. In some cases, an AlGaN layer made by alloying GaN and AlN materials may be introduced as part of the first buffer layer 43. That is, the first buffer layer 43 may be made of GaN, GaN/AlGaN, AlN, AlN/AlGaN, AlN/AlGaN/GaN, or GaN/AlGaN/AlN, etc. on the growth substrate 42.

제1 버퍼층(43)의 두께는 돌기(41)의 높이보다 높아야 하며, 성장 기판(42)과의 격자상수 차이로부터 발생되는 관통 전위를 일차적으로 차폐 감소시키기 위해서는 돌기(41)의 높이와 적어도 동등 또는 두껍게 성장 후, 측면(수평 방향)으로의 성장 속도를 수직 방향으로의 성장 속도보다 크게 하여 성장과 나란히 수직 방향으로 이동하는 관통 전위를 벤딩(Bending, 휘어지게)하게 만드는 것이 매우 중요하다. 돌기(41)의 높이까지 성장하는 조건은 측면으로의 성장 속도보다 수직 방향으로의 성장 속도를 크게하는 것이 바람직하다. 성장 기판(42)에 제1 버퍼층(43)이 성장된 웨이퍼 상태에서 휨(Bowing)이 발생할 수 있으며, 이는 성장 방지막(44)의 정확한 위치결정을 방해할 수 있다. 이러한 휨을 고려하는 하는 경우에, 제1 버퍼층(43)의 두께를 3㎛ 미만으로 제한할 수 있으며, 따라서 돌기(41)의 높이로 제1 버퍼층(43)의 두께 이하로 제한될 수 있다.The thickness of the first buffer layer 43 must be higher than the height of the protrusion 41, and is at least equal to the height of the protrusion 41 in order to primarily shield and reduce penetration dislocations generated from the difference in lattice constant with the growth substrate 42. Alternatively, after thick growth, it is very important to make the growth rate in the side (horizontal direction) greater than the growth rate in the vertical direction to bend the penetration dislocations moving in the vertical direction parallel to the growth. The conditions for growing to the height of the protrusion 41 are preferably such that the growth rate in the vertical direction is greater than the growth rate in the lateral direction. Bowing may occur in the wafer state in which the first buffer layer 43 is grown on the growth substrate 42, which may interfere with accurate positioning of the growth prevention film 44. When considering such bending, the thickness of the first buffer layer 43 may be limited to less than 3 μm, and therefore the height of the protrusion 41 may be limited to less than or equal to the thickness of the first buffer layer 43.

성장 방지막(44)은 1nm~1㎛의 두께로 형성될 수 있으며, 제2 버퍼층(45)의 성장을 억제할 수 있다면, 그 두께가 특별히 제한되지 않는다. 성장 방지막(44)의 형상(Shape)과 위치(Position)는 종래 ELOG 내지 유사 3족 질화물 성장 공정(예; Pendeo Epitaxy)에서 SiO2 또는 SiNx와 같은 유전체를 사용한 스트립 마스크(Strip Mask) 형상으로 이들의 위치는 성장 방지막(44a)이 위치하는 돌기(41) 중심과 정렬된 영역과 성장 방지막(44b)이 위치하는 돌기(41) 간의 성장 기판(42)의 바닥면과 정렬된 영역이다. 예를 들어, 돌기(41)는 원형, 3각, 4각 또는 6각 등 다각형(Polygon)의 다양한 디멘젼(Dimension)의 고립(Isolation) 또는 섬(Island) 형상을 갖는다. 돌기(41)와 정렬된 성장 방지막(44a)의 너비와 폭은 돌기(41)의 형상과 디멘젼에 맞춰 우선적으로 결정하되, 최종적으로는 제1 버퍼층(43) 성장 시에 형성된 관통 전위의 위치와 분포를 고려하여 설정하는 것이 바람직하다.The growth prevention film 44 may be formed to a thickness of 1 nm to 1 μm, and its thickness is not particularly limited as long as it can suppress the growth of the second buffer layer 45. The shape and position of the growth prevention film 44 are in the shape of a strip mask using a dielectric such as SiO 2 or SiN x in the conventional ELOG or similar group III nitride growth process (e.g. Pendeo Epitaxy). Their positions are an area aligned with the center of the protrusion 41 where the growth prevention film 44a is located and an area aligned with the bottom surface of the growth substrate 42 between the protrusions 41 where the growth prevention film 44b is located. For example, the protrusion 41 has an isolation or island shape of various polygonal dimensions, such as circular, triangular, quadrangular, or hexagonal. The width and width of the growth prevention film 44a aligned with the protrusion 41 are first determined according to the shape and dimension of the protrusion 41, but are ultimately determined based on the location of the penetration dislocation formed during the growth of the first buffer layer 43 and It is desirable to set it considering distribution.

제2 버퍼층(45)은 제1 버퍼층(42)과 마찬가지로, GaN 단층, AlN 단층 또는 다층 박막으로 TMGa, TMAl와 NH3를 소스 가스로 수소(H2)를 캐리어 가스로 사용하여 실제 성장온도 800~1100℃ 구간에서 각각 상대적으로 높은 압력(250mbar)에서 GaN 내지 Ga-rich AlGaN로 성장하고, 반면에 상대적으로 낮은 압력(50mbar)에서 AlN 내지 Al-rich AlGaN으로 성장할 수 있다. 경우에 따라 GaN와 AlN 물질을 합금화시킨 AlGaN층을 제2 버퍼층(45)의 일부로 도입할 수 있다. 즉, 제2 버퍼층(45)은 제1 버퍼층(43)과 성장 방지막(44) 상부에 GaN, GaN/AlGaN, AlN, AlN/AlGaN, AlN/AlGaN/GaN, 또는 GaN/AlGaN/AlN 등으로 구성될 수 있다. 제2 버퍼층(45)의 두께는 기본적으로 성장 방지막(44)의 두께보다 두껍다. 일반적으로 제2 버퍼층(45)는 1-5㎛의 두께를 갖도록 성장할 수 있다. 성장 방지막(44)에 의해 성장 기판(420)에서 발생되는 관통 전위들은 이차적으로 차폐 소멸하고, 성장 방지막(44) 형성되지 않은 제1 버퍼층(43) 영역에서 관통 전위가 상당히 적은 3족 질화물 반도체가 재성장되어 ELOG 내지 이와 유사한 성장 공정을 통해 제2 버퍼층(45)을 형성한다. 본 개시의 목표인 관통 전위 밀도(TDD)가 107/㎠ 이하를 갖는 3족 질화물 반도체 적층체 내지 3족 질화물 반도체 소자를 제작할 수 있는 기반을 만들 수 있다.Like the first buffer layer 42, the second buffer layer 45 is a GaN single layer, AlN single layer, or multilayer thin film, and is grown at an actual growth temperature of 800 by using TMGa, TMAl, and NH 3 as source gases and hydrogen (H 2 ) as carrier gas. In the ~1100°C range, GaN to Ga-rich AlGaN can be grown at relatively high pressure (250 mbar), while AlN to Al-rich AlGaN can be grown at relatively low pressure (50 mbar). In some cases, an AlGaN layer made by alloying GaN and AlN materials may be introduced as part of the second buffer layer 45. That is, the second buffer layer 45 is composed of GaN, GaN/AlGaN, AlN, AlN/AlGaN, AlN/AlGaN/GaN, or GaN/AlGaN/AlN, etc. on the first buffer layer 43 and the growth prevention film 44. It can be. The thickness of the second buffer layer 45 is basically thicker than the thickness of the growth prevention film 44. Generally, the second buffer layer 45 can be grown to have a thickness of 1-5㎛. The penetration dislocations generated in the growth substrate 420 by the growth prevention film 44 are secondarily shielded and eliminated, and a group III nitride semiconductor with significantly less penetration dislocations is formed in the area of the first buffer layer 43 where the growth prevention film 44 is not formed. It is re-grown to form the second buffer layer 45 through ELOG or a similar growth process. It is possible to create a foundation for manufacturing a Group III nitride semiconductor laminate or a Group III nitride semiconductor device having a threading dislocation density (TDD) of 10 7 /cm 2 or less, which is the goal of the present disclosure.

도 10은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 일 예를 나타내는 도면으로서, 먼저 성장 기판(42)을 준비한 다음, 식각 마스크(60)를 형성하고, 성장 기판(42) 자체를 건식 식각 또는 습식 식각을 통해 돌기(41)를 형성한다. 일 예로, Si 성장 기판의 (100), (110), 또는 (111) 표면에 SiO2, SiNx 등으로 식각 마스크(60)를 형성한 다음, KOH 습식 용액과 건식 식각을 결합하면 다양한 형상 및 디멘젼으로 돌기(41)를 형성할 수 있다.FIG. 10 is a diagram illustrating an example of a method of forming protrusions on a growth substrate according to the present disclosure. First, the growth substrate 42 is prepared, then the etch mask 60 is formed, and the growth substrate 42 itself is dry-processed. The protrusions 41 are formed through etching or wet etching. As an example, an etch mask 60 is formed on the (100), (110), or (111) surface of a Si growth substrate with SiO 2 , SiN Protrusions 41 can be formed by dimension.

도 11은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 10에 제시된 방법에 추가하여, 돌기(41)가 구비된 성장 기판(42) 전면을 덮도록 씨드층 내지 씨앗층(70; Seed Layer, AlN, AlNO, Al2O3, 또는 Ga2O3)을 형성한다. 씨드층(70)은 PVD법으로 형성될 수 있으며, CVD법(예: MOCVD법)으로 성장되는 제1 버퍼층(43)의 성장을 도와주는 역할을 한다.FIG. 11 is a diagram illustrating another example of a method of forming protrusions on a growth substrate according to the present disclosure. In addition to the method shown in FIG. 10, a seed is formed to cover the entire surface of the growth substrate 42 provided with protrusions 41. Form a layer or seed layer (70; Seed Layer, AlN, AlNO, Al 2 O 3 , or Ga 2 O 3 ). The seed layer 70 may be formed by a PVD method and serves to assist the growth of the first buffer layer 43 grown by a CVD method (eg, MOCVD method).

도 12는 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 11에 제시된 방법과 달리, 성장 기판(42)을 준비한 다음, 돌기 베이스층(71)을 형성한 다음, 그 위에 식각 마스크(60)를 형성한 후, 식각을 통해 돌기 베이스층(71)의 일부를 식각하여 돌기(41)를 형성한다. 따라서 돌기(41)는 성장 기판(42)을 구성하는 물질이 아니라 성장 기판(42)에 성막된 돌기 베이스층(71)을 구성하는 물질로 이루어진다. 이때 성장 기판(42)이 노출되지 않도록 식각함으로써, 제1 버퍼층(43)이 전체적으로 돌기 베이스층(71) 위에서 형성되므로, 양질의 막질을 구현할 수 있는 이점을 가진다. 돌기 베이스층(71)은 씨드층(70; 도 11 참조)과 그 위에 구비되는 3족 질화물 반도체층(예: AlGaN 및 GaN 등)으로 이루어질 수 있으며, 씨드층(70)은 전술한 바와 같이, PVD 또는 CVD 방법으로 200nm 이하의 두께를 갖는 AlN, AlNO, Al2O3, 또는 Ga2O3로 이루질 수 있고, 3족 질화물 반도체층은 CVD 방법으로 3㎛ 이하의 두께를 가지는 AlGaN 및 GaN 등으로 순차적이고 다층으로 이루어진 막으로 구성될 수 있으며, 스트레인 제어층(Strain Control Layer)으로 기능한다. 돌기(41) 형성을 위한 돌기 베이스층(71)의 식각은 씨드층(70)이 노출될 때까지 행해질 수 있다. 일 예로, 성장 기판(42) 상부에 씨드층(70)으로 CVD(MOCVD) 방법으로 150nm 두께의 AlN(경우에 따라 TMAl 가스로 프리씨딩 공정 도입 가능)를 성막하고, 이어서 3족 질화물 반도체층을 두 영역(제1, 제2)으로 구성된 다층으로 성막 구성할 수 있다. 제1 층은 500nm 두께의 AlxGa1-xN로 구성될 수 있으며, 알루미늄(Al) 조성(x)을 80%에서 20%까지 순차적으로 감소시키면서 성막하여 일차적으로 인장 응력(Tensile Stress)을 완화시키는 역할을 하게 한다. 제2 층은 2㎛ 두께의 GaN으로 구성될 수 있다. 이어서, SiO2 또는 SiNx와 같은 물질로 된 식각 마스크(60)를 형성한 후, 건식 식각을 통해 돌기(41)를 형성한다.FIG. 12 is a diagram illustrating another example of a method of forming protrusions on a growth substrate according to the present disclosure. Unlike the method shown in FIG. 11, the growth substrate 42 is prepared and then the protrusion base layer 71 is formed. Next, after forming the etch mask 60 thereon, a portion of the protrusion base layer 71 is etched through etching to form the protrusion 41. Accordingly, the protrusions 41 are not made of a material constituting the growth substrate 42 but are made of a material constituting the protrusion base layer 71 formed on the growth substrate 42 . At this time, by etching the growth substrate 42 so that it is not exposed, the first buffer layer 43 is formed entirely on the protrusion base layer 71, which has the advantage of realizing high-quality film quality. The protruding base layer 71 may be composed of a seed layer 70 (see FIG. 11) and a group III nitride semiconductor layer (e.g., AlGaN and GaN) provided thereon, and the seed layer 70, as described above, It can be made of AlN, AlNO, Al 2 O 3 , or Ga 2 O 3 with a thickness of 200 nm or less by PVD or CVD method, and the group 3 nitride semiconductor layer is AlGaN or GaN with a thickness of 3 ㎛ or less by CVD method. It can be composed of a sequential, multi-layered membrane, and functions as a strain control layer. Etching of the protrusion base layer 71 to form the protrusions 41 may be performed until the seed layer 70 is exposed. As an example, 150 nm thick AlN (in some cases, a pre-seeding process using TMAl gas can be introduced) is deposited as a seed layer 70 on the growth substrate 42 using a CVD (MOCVD) method, and then a group III nitride semiconductor layer is formed. The film can be formed as a multi-layer consisting of two regions (first and second). The first layer may be composed of 500 nm thick Al It plays a mitigating role. The second layer may be composed of GaN with a thickness of 2 μm. Next, an etch mask 60 made of a material such as SiO 2 or SiN x is formed, and then the protrusions 41 are formed through dry etching.

도 13은 본 개시에 따라 성장 기판에 돌기를 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 11 및 도 12에 제시된 방법과 달리, 씨드층(70; 도 11 참조)을 형성하되, 식각을 이용하지 않고, 리프트 오프법(Lift-off)을 통해 형성하는 방법이 제시되어 있다. 성장 기판(42)을 준비한 다음, 패터닝된 포토레지스트 막(80; PR)를 형성하고, PVD법을 통해 돌기 베이스층(71; 예: 2㎛ 이하의 두께를 가지는 AlN층, AlNO층, Al2O3층 또는 Ga2O3층, 71a로 표시)의 일부를 형성하고, 포토레지스트 막(80)을 제거하면, 포토레지스트 막(80) 위에 형성된 돌기 베이스층(71a)도 함께 제거되어, 남겨진 돌기 베이스층(71a)이 돌기(41)의 형태로 성장 기판(42)에 남겨지며, 여기에 재차 PVD법을 통해 씨드층(70; 도 11 참조)으로 기능하는 돌기 베이스층(71; 예: 1㎛ 이하의 두께를 가지는 AlN층, AlNO층, Al2O3층 또는 Ga2O3층, 71b로 표시)을 형성하여, 돌기 베이스층(71b)이 성장 기판(42) 전체를 덮도록 하여, 제1 버퍼층(43)의 성장을 돕는다. 돌기 베이스층(71)을 구성하는 층(71a,71b)의 두께는 성장 기판(42)의 스트레스로 인한 웨이퍼 휨을 최소화하도록 설계 고려하여 설정하는 것이 바람직하다. 일 예로, 포토레지스트 막(80) 위에 성막되는 돌기 베이스층(71a)의 두께는 500nm일 수 있으며, 돌기 베이스층(71a)의 두께는 20nm일 수 있다.FIG. 13 is a diagram illustrating another example of a method of forming protrusions on a growth substrate according to the present disclosure. Unlike the method shown in FIGS. 11 and 12, a seed layer 70 (see FIG. 11) is formed, but etching is performed. A method of forming without using a lift-off method is proposed. After preparing the growth substrate 42, a patterned photoresist film 80 (PR) is formed, and a protrusion base layer 71 (e.g., AlN layer, AlNO layer, Al 2 having a thickness of 2㎛ or less) is formed through the PVD method. When the photoresist film 80 is removed, the protrusion base layer 71a formed on the photoresist film 80 is also removed, leaving the remaining The protrusion base layer 71a is left on the growth substrate 42 in the form of protrusions 41, and here again the protrusion base layer 71 functions as a seed layer 70 (see FIG. 11) through the PVD method; e.g. An AlN layer, AlNO layer, Al 2 O 3 layer, or Ga 2 O 3 layer (represented by 71b) having a thickness of 1㎛ or less is formed so that the protrusion base layer 71b covers the entire growth substrate 42. , helps the growth of the first buffer layer 43. The thickness of the layers 71a and 71b constituting the protrusion base layer 71 is preferably set with design consideration in order to minimize wafer warpage due to stress of the growth substrate 42. For example, the thickness of the protrusion base layer 71a formed on the photoresist film 80 may be 500 nm, and the thickness of the protrusion base layer 71a may be 20 nm.

도 14는 도 12에 제시된 돌기를 형성하는 방법의 구체 예를 나타내는 도면으로서, 성장 기판(42)에 씨드층(70; 예: 200nm 이하 두께의 AlN), 제1 층(71c; 예: 500nm 두께의 AlxGa1-xN) 및 제2 층(71d; 예: 2㎛ 두께의 GaN)으로 된 돌기 베이스층(71)을 순차로 성막한 다음, 돌기 베이스층(71)으로 이루어진 돌기(41)를 형성하는 공정이 제시되어 있다. 여기서 돌기(41)는 제2 층(71d)만으로 이루어지거나(Case I), 제1층(71c)-제2 층(71d)으로 이루어지거나(Case II), 씨드층(70)-제1층(71c)-제2 층(71d)으로 이루어질 수 있다(Case III).FIG. 14 is a diagram showing a specific example of the method of forming the protrusions shown in FIG. 12, in which a seed layer 70 (eg, AlN with a thickness of 200 nm or less) and a first layer 71c (eg, 500 nm thick) are placed on the growth substrate 42. A protrusion base layer 71 made of Al ) is presented. Here, the protrusion 41 is composed of only the second layer 71d (Case I), the first layer 71c - the second layer 71d (Case II), or the seed layer 70 - the first layer. (71c) - It may be composed of a second layer (71d) (Case III).

도 15 내지 도 17은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 설명하는 도면으로서, 도 15에는 성장 기판(42)과, 그 위에 성장된 제1 버퍼층(43)이 도시되어 있다. 성장 기판(42)에는 돌기(41; 도 8 참조)가 형성되어 있지 않으며, 관통 전위(55)는 성장 기판(41)의 바다면(42a) 전체에 걸쳐서 제1 버퍼층(43)을 관통하는 형태로 형성되어 있다. 도 16에는 돌기(41)가 형성된 성장 기판(42)과 그 위에 성장된 제1 버퍼층(43)이 도시되어 있다. 돌기(41)가 형성되지 않은 성장 기판(42)의 바닥면(42a) 영역(A)에는 도 15에서와 마찬가지로 관통 전위(55)가 제1 버퍼층(43)을 관통하는 형태로 형성되어 있으며, 돌기(41)의 상부 내지 상면(41a) 영역(B)에도 관통 전위(54)가 제1 버퍼층(43)을 관통하는 형태로 형성되어 있다. 관통 전위(54)는 상부 내지 상면(41a)으로부터 직접 발생하거나 바닥면(42a)으로부터 성장되는 제1 버퍼층(43)이 돌기(41)의 상부 내지 상면(41a) 즉, 영역(B)에서 합체(Coalescence)되면서 발생할 수 있고, 돌기(42)의 상부 내지 상면(41a)을 뾰족한 형태로 형성함으로써, 상부 내지 상면(41a)으로부터 직접 발생하는 관통 전위(54)를 최소화할 수 있다. 영역(A)과 영역(B) 사이의 영역(C)에는 휘어진 관통 전위(56)가 형성되어 있으며, 관통 전위(56)는 성장 기판(42)의 바닥면(42a)으로부터 성장되는 제1 버퍼층(43)이 돌기(42)와 돌기(42) 사이의 공간(오목부)을 메우는 과정에서 휘어지는 형태로 형성되며, 성장 조건을 적절히 조절하면 대부분이 제1 버퍼층(43)의 상부로 이어지지 않게 되어, 그 위에 형성되는 제2 버퍼층(45; 도 8 참조)에서는 결정 결함으로 고려되지 않게 된다. 한편, 관통 전위가 돌기(41)의 측면(즉, 바닥면(42a)과 상부 내지 상면(41a) 사이의 돌기(41) 영역)에서 발생할 수 있는데, 이는 도 5 내지 도 7에 도시된 바와 같이, 돌기(41)의 측면이 결정면(예를 들어, 사파이어로 된 성장 기판(41)의 경우에, 바닥면(42a)으로 주로 c면을 사용한다.)이 되지 않도록 함으로써 최소화할 수 있다. 즉, 돌기(41)의 측면이 횡단면이 원형이고, 종단면이 직선 또는 위로 볼록한 곡선이 되게 하거나, 돌기(41)의 측면에 러프닝(roughning)을 주는 등의 방식으로 돌기(41)의 측면에서의 제1 버퍼층(43)의 성장을 방해할 수 있다. 따라서, 돌기(41)가 구비된 성장 기판(42)에 제1 버퍼층(43)을 성장시킬 때, 영역(C)을 영역(A) 및 영역(B)에 비해 결정 결함이 적은 영역으로 성장시킬 수 있음을 알 수 있다. 따라서, 도 17에 제시된 예에서는 영역(A)과 영역(B)에 성장 방지막(44)이 구비된 것을 특징으로 하며, 성장 기판(42)을 구성하는 물질은 Si, SiC에 더하여, 사파이어(Al2O3)로 확장될 수 있고, 나아가 HCP 결정 구조를 가지는 Sapphire, AlN, AlGaN, GaN 등으로 확장될 수 있으며, 성장이 이루어지는 면, 즉 바닥면(42a)으로 C면이 사용될 수 있다. 영역(A; 도 16 참조) 위에 위치하는 성장 방지막(44)이 관통 전위(55)를 차단하고, 영역(B; 도 16 참조) 위에 위치하는 성장 방지막(44)이 관통 전위(54)를 차단하며, 영역(C; 도 16 참조)에서 발생한 관통 전위(56)는 휘어져서 대부분 제1 버퍼층(43)을 관통하지 못하므로, 제1 버퍼층(43)의 상면에서 관통 전위는 최소화되고, 따라서 성장 방지막(44)을 통해 노출된 제1 버퍼층(43), 즉 영영(C)에서 해당하는 제1 버퍼층(43)으로부터 성장되는 제2 버퍼층(45)에서의 관통 전위(57,58)는 107/㎠ 이하의 TDD(Theading Dislocation Density)를 갖도록 최소화될 수 있다. 관통 전위(57)는 노출된 제1 버퍼층(43)으로부터 발생하는 관통 전위이며, 노출된 제1 버퍼층(43)이 이미 결정 결함이 최소화된 막질을 가지고, 이로부터 성장되므로 결정 결함의 수가 대폭 감소된다. 관통 전위(58)는 노출된 제1 버퍼층(43)으로부터 성장된 제2 버퍼층(45)이 성장 방지막(44) 위에서 합체(coalescence)되면서 형성되는 결정 결함이며, 성장 방지막(44)에 의해 차단되는 관통 전위(55)에 비해 대폭 감소된 수를 가진다. 돌기(42)는 폭과 높이가 1㎛ 이상인 마이크로 스케일(예: 폭-2.5㎛, 높이-1.6㎛, 돌기간 간격-0.4㎛)을 가질 수 있고, 폭과 높이가 1㎛ 미만인 나노 스케일(예: 폭-500nm 높이-500nm, 돌기간 간격-50nm)을 가질 수도 있다. 돌기(42)의 배치는 스트라이프 형상 또는 도트(dot) 형상일 수 있으며, 도트 형상일 경우에 하나의 돌기(41)를 중심으로 6개의 돌기(41)가 6각형의 꼭지점을 위치하는 배치를 가질 수 있고(돌기(42)의 열(an array of dots)의 관점에서 보면, 이웃한 열에 속하는 돌기(42)가 서로 정렬되지 않고, 지그재그 형태로 배치), 제1 버퍼층(43)이 성장될 수 있는 것을 전제로 성장이 이루어지는 바닥면(42a)이 최소화되는 것이 바람직하다.FIGS. 15 to 17 are diagrams illustrating another example of a method of forming a growth prevention film according to the present disclosure, and FIG. 15 shows a growth substrate 42 and a first buffer layer 43 grown thereon. . No protrusions 41 (see FIG. 8) are formed on the growth substrate 42, and the penetrating dislocation 55 penetrates the first buffer layer 43 over the entire sea surface 42a of the growth substrate 41. It is formed by FIG. 16 shows a growth substrate 42 on which protrusions 41 are formed and a first buffer layer 43 grown thereon. In the region A of the bottom surface 42a of the growth substrate 42 where the protrusions 41 are not formed, a through dislocation 55 is formed to penetrate the first buffer layer 43, as shown in FIG. 15. A threading dislocation 54 is also formed in the region B of the upper surface 41a of the protrusion 41 in a form that penetrates the first buffer layer 43. The penetration dislocation 54 occurs directly from the top or upper surface 41a or the first buffer layer 43 grown from the bottom surface 42a coalesces in the upper or upper surface 41a of the protrusion 41, that is, region B. (Coalescence) may occur, and by forming the upper or upper surface 41a of the protrusion 42 into a sharp shape, the penetration dislocation 54 occurring directly from the upper or upper surface 41a can be minimized. A curved threading dislocation 56 is formed in the region C between the regions A and B, and the threading dislocation 56 is a first buffer layer grown from the bottom surface 42a of the growth substrate 42. (43) is formed in a curved shape in the process of filling the space (concave portion) between the protrusions (42), and if the growth conditions are appropriately adjusted, most of them do not lead to the upper part of the first buffer layer (43). , it is not considered a crystal defect in the second buffer layer 45 (see FIG. 8) formed thereon. Meanwhile, a penetration dislocation may occur on the side of the protrusion 41 (i.e., the area of the protrusion 41 between the bottom surface 42a and the upper to upper surface 41a), as shown in FIGS. 5 to 7. This can be minimized by ensuring that the side surface of the protrusion 41 does not become a crystal plane (for example, in the case of the growth substrate 41 made of sapphire, the c plane is mainly used as the bottom surface 42a). That is, the side of the protrusion 41 has a circular cross-section, and the longitudinal cross-section is straight or curved upwardly convex, or roughening is applied to the side of the protrusion 41. It may hinder the growth of the first buffer layer 43. Therefore, when growing the first buffer layer 43 on the growth substrate 42 provided with the protrusions 41, the region C should be grown as a region with fewer crystal defects than the regions A and B. You can see that it is possible. Accordingly, the example shown in FIG. 17 is characterized in that the growth prevention film 44 is provided in the region A and region B, and the material constituting the growth substrate 42 is sapphire (Al) in addition to Si and SiC. 2 O 3 ), and can further be expanded to Sapphire, AlN, AlGaN, GaN, etc. having an HCP crystal structure, and the C-plane can be used as the growth surface, that is, the bottom surface 42a. The growth prevention film 44 located on the area (A; see Figure 16) blocks the penetration dislocation 55, and the growth prevention film 44 located on the area (B; see Figure 16) blocks the penetration dislocation 54. Since the threading dislocations 56 generated in the region (C; see FIG. 16) are bent and mostly do not penetrate the first buffer layer 43, the threading dislocations on the upper surface of the first buffer layer 43 are minimized, and thus the growth The penetration dislocations 57 and 58 in the first buffer layer 43 exposed through the prevention film 44, that is, in the second buffer layer 45 grown from the corresponding first buffer layer 43 at zero C, are 10 7 It can be minimized to have a TDD (Theading Dislocation Density) of /cm2 or less. The threading dislocation 57 is a threading dislocation that occurs from the exposed first buffer layer 43, and since the exposed first buffer layer 43 already has a film quality with minimized crystal defects and is grown therefrom, the number of crystal defects is greatly reduced. do. The penetration dislocation 58 is a crystal defect formed when the second buffer layer 45 grown from the exposed first buffer layer 43 coalesces on the growth prevention film 44, and is blocked by the growth prevention film 44. It has a greatly reduced number compared to the penetration dislocation (55). The protrusions 42 may have a micro scale with a width and height of 1 ㎛ or more (e.g., width - 2.5 ㎛, height - 1.6 ㎛, spacing between protrusions - 0.4 ㎛), and a nano scale with a width and height of less than 1 ㎛ (e.g. : Width-500nm, height-500nm, spacing between protrusions-50nm). The arrangement of the protrusions 42 may be in a stripe shape or a dot shape. In the case of a dot shape, six protrusions 41 may be arranged around one protrusion 41 at the vertices of a hexagon. (From the perspective of an array of dots of the protrusions 42, the protrusions 42 belonging to neighboring rows are not aligned with each other, but are arranged in a zigzag shape), and the first buffer layer 43 can be grown. It is desirable that the bottom surface 42a where growth occurs is minimized.

성장 방지막(44)은 전술한 바와 같이 SiO2 또는 SiNx와 같은 유전체(두께: 1~1000nm)로 형성하여, 성장 방지막(44) 위에서 제2 버퍼층(45)을 억제하거나, 제2 버퍼층(45)의 성장이 가능한 물질로 구성하되, 제1 버퍼층(43)의 상부를 구성하는 물질(예: GaN)보다는 제2 버퍼층(45)의 성장 속도가 느린 물질(예: AlN, AlNO, AlO)로 구성함(이는 PVD(Sputter, ALD, PLD) 장치로 소정의 두께(예: 1~100nm)로 AlN, AlNO, 또는 AlO를 증착한 후, 패터닝함으로써 형성)으로써, 성장 방지막(44) 위에서 제2 버퍼층(45)의 성장을 지연시키는 형태로 구성할 수 있다. 제2 버퍼층(45)의 성장 속도가 느린 물질(예: AlN, AlNO, AlO)로 된 성장 방지막(44)을 이용하는 경우에, 유전체로 된 성장 방지막(44)을 이용할 때와 마찬가지로, 노출된 제1 버퍼층(44)으로부터 성장되는 제2 버퍼층(45)이 성장 방지막(44) 위로 전개되지만, 성장 방지막(44)에서도 제2 버퍼층(45)의 성장이 이루어지므로(성장 방지막(44)이 제2 버퍼층(45)의 씨드층(Seed Layer)으로 기능), 유전체(SiO2, SiNx) 성장 방지막(44) 위에서 제2 버퍼층(45)이 합체(coalescence)하는 과정에서 생성된 관통 전위의 생성 메커니즘과는 다른 거동을 나타낸다.As described above, the growth prevention film 44 is formed of a dielectric (thickness: 1 to 1000 nm) such as SiO 2 or SiN x to suppress the second buffer layer 45 on the growth prevention film 44, or to suppress the second buffer layer 45 ) is made of a material capable of growing, but the second buffer layer 45 is made of a material with a slower growth rate (e.g. AlN, AlNO, AlO) than the material constituting the upper part of the first buffer layer 43 (e.g. GaN). (This is formed by depositing AlN, AlNO, or AlO to a predetermined thickness (e.g., 1 to 100 nm) with a PVD (Sputter, ALD, PLD) device and then patterning), forming a second layer on the growth prevention film 44. It can be configured to delay the growth of the buffer layer 45. When the second buffer layer 45 uses a growth prevention film 44 made of a material with a slow growth rate (e.g., AlN, AlNO, AlO), the exposed material is exposed as in the case of using the growth prevention film 44 made of a dielectric. 1 The second buffer layer 45 grown from the buffer layer 44 is developed on the growth prevention film 44, but since the second buffer layer 45 is also grown on the growth prevention film 44 (the growth prevention film 44 is the second buffer layer 45), It functions as a seed layer of the buffer layer 45), and is different from the generation mechanism of the penetration dislocation generated during the coalescence of the second buffer layer 45 on the dielectric (SiO2, SiNx) growth prevention film 44. shows different behavior.

도 18은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 앞선 예들과 달리, 성장 방지막(44)이 제1 버퍼층(43) 자체에 의해 형성되어 있다. 성장 방지막(44)은 성장 기판(42)에 형성된 돌기(41)와 같은 개념으로 돌기(44c)의 형태로 형성되며, 포토리소그라피 공정 및 식각 공정(플라즈마)을 통해 형성될 수 있다. 제2 버퍼층(45)에서 결정 결함이 감소되는 원리는 앞선 예들과 동일하다. 관통 전위(57)는 돌기(44c)가 형성되지 않은 제1 버퍼층(43) 위에서 제2 버퍼층(45)에 존재하는 관통 전위로서, 이 영역(영역(C; 도 16 참조)에서 제1 버퍼층(43)의 관통 전위(54)는 휘어져서 대부분 제1 버퍼층(43)의 위쪽까지 도달하지 못하므로 이 영역에서 제2 버퍼층(45)은 막질이 좋은 제1 버퍼층(43)으로부터 성장되어 감소된 관통 전위(57)를 가진다. 관통 전위(58)는 돌기(41)에 대응하는 위치에 위치하는 돌기(44c)의 상부 내지 상면(44d)에서 발생하는 관통 전위이며, 관통 전위(59)는 바닥면(42a)에 대응하는 위치에 위치하는 돌기(44c)의 상부 내지 상면(44d)에서 발생하는 관통 전위이며, 제1 버퍼층(43)에 존재하는 관통 전위(55)가 돌기(44c)까지 이어져 있지만, 돌기(44c)의 상부 내지 상면(44d)은 폭이 좁은 평면이거나, 뾰족하여 관통 전위(55)가 제2 버퍼층(45)에서도 존재하기는 어렵다. 관통 전위(58,59)는 일부는 관통 전위(54)와 관통 전위(55)에 의해 발생하고, 일부는 돌기(44c)가 형성되지 않은 제1 버퍼층(43) 위에서 성장되는 제2 버퍼층(45)이 돌기(44c)의 상부 내지 상면(44d)에서 합체(Coalescence)되면서 발생한다. 도 17에 제시된 예와 비교할 때, HCP 결정 구조를 가지는 GaN 또는 AlGaN 단결정(Epitaxy) 위에 상대적으로 쉬운 공정(포토리소그라피 및 식각(플라즈마))으로 돌기(44c)를 형성하고, 동일한 물질(GaN 또는 AlGaN)로 제2 버퍼층을 성장하는 호모에피택시(Homo-epitaxy) 성막 공정이기에 관통 전위 및 그 이외의 결정 결점을 최소화할 수 있는 이점을 가진다. 돌기(44c)는 성장 기판(42)에 구비되는 돌기(44a)와 동일, 유사한 디멘젼을 가질 수 있으며, 폭과 높이가 1㎛ 이상인 마이크로 스케일보다는 폭과 높이가 1㎛ 미만인 나노 스케일(예: 폭-500nm 높이-500nm, 돌기간 간격-50nm)을 가지는 것이 바람직하다.FIG. 18 is a diagram illustrating another example of a method of forming a growth prevention film according to the present disclosure. Unlike the previous examples, the growth prevention film 44 is formed by the first buffer layer 43 itself. The growth prevention film 44 is formed in the form of a protrusion 44c in the same concept as the protrusion 41 formed on the growth substrate 42, and can be formed through a photolithography process and an etching process (plasma). The principle of reducing crystal defects in the second buffer layer 45 is the same as the previous examples. The threading dislocation 57 is a threading dislocation that exists in the second buffer layer 45 above the first buffer layer 43 where the protrusion 44c is not formed, and the threading dislocation 57 is a threading dislocation that exists in the second buffer layer 45 in this region (region C; see FIG. 16). Since the penetration dislocation 54 of 43) is bent and does not reach the upper part of the first buffer layer 43, the second buffer layer 45 in this area is grown from the first buffer layer 43 with good film quality to reduce penetration. It has a dislocation 57. The penetrating dislocation 58 is a penetrating dislocation that occurs on the upper or upper surface 44d of the protrusion 44c located at a position corresponding to the protrusion 41, and the penetrating dislocation 59 is a penetrating dislocation on the bottom surface. It is a penetration dislocation that occurs on the upper or upper surface 44d of the protrusion 44c located at a position corresponding to (42a), and the penetration dislocation 55 present in the first buffer layer 43 continues to the protrusion 44c. , the upper or upper surface 44d of the protrusion 44c is narrow or sharp, so it is difficult for the through dislocation 55 to exist even in the second buffer layer 45, with some of the through dislocations 58 and 59 penetrating. The second buffer layer 45, which is generated by the dislocation 54 and the through dislocation 55 and is partially grown on the first buffer layer 43 in which the protrusion 44c is not formed, is formed on the upper or upper surface of the protrusion 44c ( Compared to the example shown in FIG. 17, coalescence occurs through relatively easy processes (photolithography and etching (plasma)) on a GaN or AlGaN single crystal (Epitaxy) with an HCP crystal structure. ) and growing the second buffer layer with the same material (GaN or AlGaN), so it has the advantage of minimizing penetration dislocations and other crystal defects. ) may have the same or similar dimensions as the protrusions 44a provided on the growth substrate 42, and are nanoscale with a width and height of less than 1㎛ (e.g., width - 500nm height) rather than microscale with a width and height of 1㎛ or more. -500nm, spacing between protrusions -50nm) is desirable.

도 19는 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 18에 제시된 예와 달리, 성장 방지막(44)을 형성하는 돌기(44c)가 성장 기판(42)의 바닥면(42a)에 대응하는 위치, 즉 영역(A)에 대응하는 위치에서 제1 버퍼층(43)에 형성되어 있다. 영역(A)에 존재하는 관통 전위(55)는 돌기(44c)로 이어져 있지만 돌기(44c)의 상부 내지 상면(44d)은 폭이 좁거나 뾰족하므로, 소멸되거나 제2 버퍼층(45)으로 일부만이 이어져서 관통 전위(59)를 형성한다. 영역(B)에 존재하는 관통 전위(54) 중 일부는 제2 버퍼층(45)으로 이어져서 관통 전위(58a)를 형성하거나 제2 버퍼층(45)이 돌기(44c) 사이의 공간을 메우는 과정에서 휘어진 형태의 관통 전위(58b)가 되어 제2 버퍼층(45) 내에서 소멸한다. 영역(C)에는 관통 전위가 많지 않으므로, 영역(C)으로부터 성장하는 제2 버퍼층(45)에도 결정 결함이 발생의 최소화된다.FIG. 19 is a diagram illustrating another example of a method of forming a growth prevention film according to the present disclosure. Unlike the example shown in FIG. 18, the protrusion 44c forming the growth prevention film 44 is located at the bottom of the growth substrate 42. It is formed in the first buffer layer 43 at a position corresponding to the surface 42a, that is, a position corresponding to the area A. The through dislocation 55 existing in the area A is connected to the protrusion 44c, but since the upper or upper surface 44d of the protrusion 44c is narrow or sharp, it disappears or only a portion of it is transferred to the second buffer layer 45. Subsequently, a through dislocation 59 is formed. Some of the threading dislocations 54 existing in the region B lead to the second buffer layer 45 to form the threading dislocation 58a, or in the process of the second buffer layer 45 filling the space between the protrusions 44c. It becomes a curved penetration dislocation 58b and disappears within the second buffer layer 45. Since there are not many threading dislocations in the region C, the occurrence of crystal defects in the second buffer layer 45 growing from the region C is minimized.

도 20은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 18에 제시된 예와 달리, 성장 방지막(44)을 형성하는 돌기(44c)가 돌기(41)의 상부 내지 상면(41a)에 대응하는 위치, 즉 영역(B)에 대응하는 위치에서 제1 버퍼층(43)에 형성되어 있다. 영역(A)에 존재하는 관통 전위(55) 중 일부는 제2 버퍼층(45)으로 이어져서 관통 전위(59b)로 존재하지만, 일부는 제2 버퍼층(45)이 돌기(44c) 사이의 공간을 메우는 과정에서 휘어진 형태의 관통 전위(59b)가 되어 제2 버퍼층(45) 내에서 소멸한다. 영역(B)에 존재하는 관통 전위(54)는 돌기(44c)로 이어져 있지만 돌기(44c)의 상부 내지 상면(44d)은 폭이 좁거나 뾰족하므로, 소멸되거나 제2 버퍼층(45)으로 일부만이 이어져서 관통 전위(58a)를 형성한다. 영역(C)에는 관통 전위가 많지 않으므로, 영역(C)으로부터 성장하는 제2 버퍼층(45)에도 결정 결함의 발생이 최소화된다.FIG. 20 is a diagram illustrating another example of a method of forming a growth prevention film according to the present disclosure. Unlike the example shown in FIG. 18, the protrusion 44c forming the growth prevention film 44 is located at the upper portion of the protrusion 41. It is formed in the first buffer layer 43 at a position corresponding to the upper surface 41a, that is, a position corresponding to area B. Some of the threading dislocations 55 existing in the area A are connected to the second buffer layer 45 and exist as threading dislocations 59b, but some of the threading dislocations 55 exist in the second buffer layer 45 in the space between the protrusions 44c. During the filling process, the through dislocation 59b becomes bent and disappears within the second buffer layer 45. The through dislocation 54 existing in the region B is connected to the protrusion 44c, but since the upper or upper surface 44d of the protrusion 44c is narrow or sharp, it disappears or only a portion of it is transferred to the second buffer layer 45. This continues to form a through dislocation 58a. Since there are not many threading dislocations in the region C, the occurrence of crystal defects in the second buffer layer 45 growing from the region C is minimized.

도 21 내지 도 23은 본 개시에 따라 성장 방지막을 형성하는 방법의 또 다른 예를 나타내는 도면으로서, 도 21에는 도 18에 제시된 구성에 더하여, 돌기(44c)가 형성된 제1 버퍼층(43) 위에 AlN, AlNO, 또는 AlO로 된 물질층(45a)이 되어 형성되어 있다. 물질층(45a)은 도 17에 제시된 성장 방지막(44)과 동일한 물질로서 같은 방식(PVD(Sputter, ALD, PLD) 장치로 증착)으로 1~100nm의 두께로 형성될 수 있다. 도 22에는 물질층(45a)이 영역(A)에만 형성되어 있으며, 도 23에는 물질층(45a)이 적어도 돌기(44c)의 일부를 덮도록 형성되어 있다. 도 21 내지 도 23에 제시된 물질층(45a)은 도 19에 제시된 구성 및 도 20에 제시된 구성에도 마찬가지로 적용될 수 있다. 물질층(45a)을 도입함으로써, 성장 기판(42)에서 발생되어 제1 버퍼층(43) 표면에 노출된 관통 전위를 차단 감소시키는 한편, 두 영역(A, B; 도 16 참조)에서 성장되는 제2 버퍼층(45)은 AlN, AlNO, 또는 AlO로 된 물질층(45a)과의 격자 상수 차가 적어 관통 전위 생성을 억제하여 전반적으로 관통 전위 수를 최소화할 수 있게 된다. 도 17에 제시된 예에 물질층(45a)을 도입할 수 있음은 물론이다. 물질층(45a)은 성장 방지막(44) 및 돌기(44c)의 형성 공정에서 노출되는 제1 버퍼층(43)에 발생할 수 있는 손상을 회복하는 기능도 할 수 있다.FIGS. 21 to 23 are diagrams showing another example of a method of forming a growth prevention film according to the present disclosure. In FIG. 21, in addition to the configuration shown in FIG. 18, an AlN layer is formed on the first buffer layer 43 on which protrusions 44c are formed. , AlNO, or AlO is formed as a material layer 45a. The material layer 45a is made of the same material as the growth prevention film 44 shown in FIG. 17 and can be formed to a thickness of 1 to 100 nm using the same method (deposited using a PVD (Sputter, ALD, PLD) device). In FIG. 22, the material layer 45a is formed only in the area A, and in FIG. 23, the material layer 45a is formed to cover at least part of the protrusion 44c. The material layer 45a shown in FIGS. 21 to 23 can also be applied to the configuration shown in FIG. 19 and the configuration shown in FIG. 20. By introducing the material layer 45a, the penetration dislocation generated in the growth substrate 42 and exposed to the surface of the first buffer layer 43 is blocked and reduced, while the first buffer layer 43 grown in the two regions (A, B; see FIG. 16) is reduced. 2 The buffer layer 45 has a small difference in lattice constant with the material layer 45a made of AlN, AlNO, or AlO, thereby suppressing the generation of penetration dislocations and minimizing the overall number of penetration dislocations. Of course, a material layer 45a can be introduced in the example shown in FIG. 17. The material layer 45a may also function to repair damage that may occur in the first buffer layer 43 exposed in the process of forming the growth prevention film 44 and the protrusion 44c.

도 17 내지 도 23에 제시된 예를 모두 고려할 때, 성장 방지막(44)은 제2 버퍼층(45)의 성장을 방지하거나 느리게 한다는 점에서 성장 억제막(44)이라 칭할 수 있다.Considering all of the examples shown in FIGS. 17 to 23, the growth prevention film 44 may be referred to as a growth inhibition film 44 in that it prevents or slows the growth of the second buffer layer 45.

도 24 및 도 25는 본 개시에 따른 3족 질화물 반도체 적층체 내지 소자의 또 다른 예를 나타내는 도면으로서, 도 14에 제시된 형태의 돌기(41)와 도 21에 제시된 물질층(45a)이 결합된 형태의 예가 제시되어 있다. 도 14에 제시된 예의 관점에서, 성장 기판(42; 예: 사파이어 기판)에 성장 기판(42)을 구성하는 물질(Al2O3)로 된 돌기(41; 도 16 내지 도 23 참조)를 형성한 것이 아니라, 성막을 통해 돌기 베이층(71)을 형성한 다음, 이를 패터닝하여 돌기(41)를 형성한 다음, 그 위에 도 21에 제시된 물질층(45a)을 형성한 것이며, 이때 성장 방지막 내지 성장 억제층(44)은 생략될 수 있으며, 이때 돌기 베이스층(71)이 제1 버퍼층(43)에 대응하게 된다. 도 21에 제시된 예의 관점에서, 성장 기판(42)에 구비되는 돌기(41)를 생략하고, 제1 버퍼층(43)을 형성한 다음, 제1 버퍼층(43)에 성장 억제층(44)으로서 돌기(44c)를 형성하고, 그 위에 물질층(45a)을 형성한 것이다. 그 위에 제2 버퍼층(45)과 비발광 3족 질화물 반도체 적층체 내지 소자(A)를 적층한다. 도 22 및 도 23에 도시된 것과 같은 형태로 물질층(45a)이 부분적으로 형성될 수 있음은 물론이며, 도 23에 제시된 것과 같은 형태로 물질층(45a)을 형성하는 경우에, 물질층(45a)을 제2 버퍼층(45)의 성장 속도를 늦추는 AlN, AlNO, AlO와 같은 Al 함유 물질이 아니라, 돌기(41) 상에서 제2 버퍼층(45)의 성장을 방지하는 물질인 SiO2, SiNx와 같은 유전체 물질로 구성할 수 있음은 물론이다. 이러한 구조를 이용함으로써, 도 21 내지 도 23과 관련하여 설명한 바와 같이, 관통 전위를 줄일 수 있는 한편, 도 25에 도시된 바와 같이, 비발광 3족 질화물 반도체 적층체 내지 소자(A) 측에 지지 기판(S)을 구비한 다음, LLO(Laser Lift-Off)와 같은 공정을 통해 성장 기판(42)을 제거할 때, 성장 기판(42)과 동일한 물질로 된 돌기(41)를 구비한 경우에 비해 쉽게 성장 기판(42)을 비발광 3족 질화물 반도체 적층체 내지 소자(A) 측으로부터 분리할 수 있는 이점을 가진다. 3족 질화물 반도체를 이용한 수직 방향의 전류 흐름을 갖는 비발광 소자를 제작할 때, 사파이어 성장 기판(42)에 단파장 고밀도 레이저 빔(Shorter Wavelength & Higher Optical Flux Laser Beam)을 조사하여 광학적, 열적 및 기계적 손상(Damage)없이 분리 제거하는 공정(LLO 공정)과 후속하는 웨이퍼 본딩 공정을 통해 수직 방향의 전류 흐름을 갖는 비발광 소자(예; 트랜지스터 또는 다이오드) 성능(특히, Breakdown Voltage)과 신뢰성을 개선하는 것이 요구되는데, 사파이어 성장 기판(42)에 성장 기판(42)을 구성하는 물질(Al2O3)로 된 돌기(41)를 갖는 경우에 비발광 3족 질화물 반도체 적층체(A)를 성막한 후에 LLO 공정에서 단파장 고밀도 레이저 빔을 사파이어 성장 기판(42) 후면(Backplane)에 조사 분리할 때, 돌기(41)가 형성된 경계면에서 레이저 빔의 산란이 다량으로 발생하게 되어 사파이어 성장 기판(42)으로부터 비발광 3족 질화물 반도체 적층체(A)를 분리하는데 광 에너지 부족으로 어려움이 발생함과 동시에, 산란된 레이저 빔이 비발광 3족 질화물 반도체 적층체(A)까지 도달하게 되어 예기치않은 영향(Side Effect)을 미치게 된다. 따라서 사파이어 성장 기판(42)으로부터 비발광 3족 질화물 반도체 적층체(A)를 분리한 다음, 수직방향의 전류 흐름을 갖는 고품위 3족 질화물 반도체 비발광 소자를 제작하기 위해서는 돌기(41)를 제1 버퍼층(43) 상부에 형성하여 관통 전위(Threading Dislocation) 포함 결정 결함을 억제함과 동시에 후속하는 소자 제작 공정에서 손상을 최소화할 수 있게 된다. 돌기 베이스층(71) 내지 제1 버퍼층(43)은 앞선 예들에서와 마찬가지의 조성과 성장 조건으로 형성될 수 있으며, 씨드층을 형성한 다음, 관통 전위 포함 결정 결함(Crystalline Defect) 억제와 스트레스 스트레인을 조절하기 위한 물질층(GaN, AlN, AlGaN, SiNx) 또는 이들로 이루어진 다층 구조(Superlattice)가 도입될 수도 있다.FIGS. 24 and 25 are diagrams showing another example of a group III nitride semiconductor laminate or device according to the present disclosure, in which the protrusion 41 of the form shown in FIG. 14 and the material layer 45a shown in FIG. 21 are combined. An example of the form is given. In terms of the example shown in FIG. 14, protrusions 41 (see FIGS. 16 to 23) made of a material (Al 2 O 3 ) forming the growth substrate 42 (e.g., a sapphire substrate) are formed on the growth substrate 42 (e.g., a sapphire substrate). Rather, the protruding bay layer 71 is formed through film formation, and then the protrusions 41 are formed by patterning the protrusions, and then the material layer 45a shown in FIG. 21 is formed on it, and at this time, the growth prevention film or growth prevention film is formed. The suppression layer 44 may be omitted, and in this case, the protrusion base layer 71 corresponds to the first buffer layer 43. In view of the example shown in FIG. 21, the protrusions 41 provided on the growth substrate 42 are omitted, the first buffer layer 43 is formed, and then the protrusions are formed as the growth inhibition layer 44 on the first buffer layer 43. (44c) is formed, and a material layer (45a) is formed thereon. A second buffer layer 45 and a non-light-emitting group III nitride semiconductor laminate or device (A) are stacked thereon. Of course, the material layer 45a can be partially formed in the form shown in FIGS. 22 and 23, and when the material layer 45a is formed in the form shown in FIG. 23, the material layer ( 45a) is not an Al-containing material such as AlN, AlNO, or AlO, which slows down the growth rate of the second buffer layer 45, but is SiO 2 , SiN x, which is a material that prevents the growth of the second buffer layer 45 on the protrusion 41 Of course, it can be composed of a dielectric material such as . By using this structure, threading dislocations can be reduced, as described in connection with FIGS. 21 to 23, while, as shown in FIG. 25, support on the non-luminescent Group III nitride semiconductor laminate side of the device (A) After providing the substrate S, when removing the growth substrate 42 through a process such as LLO (Laser Lift-Off), if the protrusions 41 are made of the same material as the growth substrate 42, Compared to this, it has the advantage of being able to easily separate the growth substrate 42 from the non-light-emitting group III nitride semiconductor stack or the device (A) side. When manufacturing a non-light emitting device with vertical current flow using a group III nitride semiconductor, optical, thermal and mechanical damage is caused by irradiating a short wavelength & higher optical flux laser beam to the sapphire growth substrate 42. It is important to improve the performance (particularly breakdown voltage) and reliability of non-light-emitting devices (e.g. transistors or diodes) with vertical current flow through a process of separation and removal without damage (LLO process) and a subsequent wafer bonding process. It is required, in the case where the sapphire growth substrate 42 has protrusions 41 made of a material (Al 2 O 3 ) constituting the growth substrate 42, after forming the non-luminescent group III nitride semiconductor laminate (A). In the LLO process, when a short-wavelength, high-density laser beam is irradiated and separated from the backplane of the sapphire growth substrate 42, a large amount of scattering of the laser beam occurs at the boundary where the protrusions 41 are formed, resulting in the separation of the laser beam from the sapphire growth substrate 42. At the same time, it is difficult to separate the luminescent group III nitride semiconductor stack (A) due to a lack of light energy, and at the same time, the scattered laser beam reaches the non-luminescent group 3 nitride semiconductor stack (A), causing an unexpected side effect. ) becomes crazy. Therefore, in order to separate the non-light-emitting group III nitride semiconductor laminate (A) from the sapphire growth substrate 42 and then fabricate a high-quality group III nitride semiconductor non-light-emitting device with vertical current flow, the protrusion 41 is first formed. By forming it on the upper part of the buffer layer 43, it is possible to suppress crystal defects including threading dislocations and minimize damage in the subsequent device manufacturing process. The protrusion base layer 71 to the first buffer layer 43 may be formed with the same composition and growth conditions as in the previous examples, and after forming the seed layer, suppressing crystalline defects including threading dislocations and stress strain. To control , a material layer (GaN, AlN, AlGaN, SiNx) or a multilayer structure (Superlattice) made of these may be introduced.

이하 본 개시의 다양한 실시 형태에 대하여 설명한다.Hereinafter, various embodiments of the present disclosure will be described.

(1) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 실리콘(Si)을 함유하는 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 방지막을 형성하는 단계; 성장 방지막을 통해 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(1) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate, comprising: preparing a growth substrate containing silicon (Si); Forming a plurality of protrusions on a growth substrate; Growing a first buffer layer to cover a plurality of protrusions on a growth substrate; forming a plurality of growth prevention films on the first buffer layer; Growing a second buffer layer from the first buffer layer exposed through the growth prevention film; And, forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer.

(2) 성장 방지막을 형성하는 단계에서, 각 돌기의 상부 및 돌기와 돌기 사이에 위치하도록 복수의 성장 방지막을 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(2) A method of manufacturing a non-luminescent group III nitride semiconductor laminate, wherein in the step of forming a growth prevention film, a plurality of growth prevention films are formed on the top of each protrusion and between the protrusions.

(3) 복수의 돌기와 성장 기판이 동일한 물질인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(3) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate in which the plurality of protrusions and the growth substrate are made of the same material.

(4) 실리콘(Si)을 함유하는 성장 기판은 Si 성장 기판 및 SiC 성장 기판 중의 하나인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(4) A method of manufacturing a non-luminescent group III nitride semiconductor laminate, wherein the growth substrate containing silicon (Si) is one of a Si growth substrate and a SiC growth substrate.

(5) 복수의 돌기와 성장 기판이 다른 물질인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(5) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate in which the plurality of protrusions and the growth substrate are different materials.

(6) 복수의 돌기를 형성하는 단계에 앞서, 돌기 베이스층을 형성하는 단계;를 더 포함하며, 복수의 돌기는 돌기 베이스층을 식각하여 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(6) prior to forming a plurality of protrusions, forming a protrusion base layer; manufacturing a non-light-emitting group III nitride semiconductor laminate, wherein the plurality of protrusions are formed by etching the protrusion base layer. method.

(7) 돌기 베이스층은 성장 기판에 형성되는 씨드층, 씨드층 위에 형성되는 3족 질화물 반도체층으로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(7) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate, wherein the protruding base layer is composed of a seed layer formed on a growth substrate and a Group III nitride semiconductor layer formed on the seed layer.

(8) 식각을 통해 돌기 베이스층의 3족 질화물 반도체층이 노출되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(8) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate in which the Group III nitride semiconductor layer of the protrusion base layer is exposed through etching.

(9) 식각을 통해 돌기 베이스층의 씨드층이 노출되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(9) A method of manufacturing a non-luminescent group III nitride semiconductor laminate in which the seed layer of the protrusion base layer is exposed through etching.

(10) 복수의 돌기를 형성하는 단계에 앞서, 돌기 베이스층을 형성하는 단계;를 더 포함하며, 복수의 돌기는 돌기 베이스층을 리프트-오프하여 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(10) prior to forming the plurality of protrusions, forming a protrusion base layer; further comprising: a non-emissive group III nitride semiconductor laminate, wherein the plurality of protrusions are formed by lifting off the protrusion base layer. How to manufacture.

(11) 리프트-오프된 돌기 베이스층과 리프트-오프되어 노출된 성장 기판을 덮는 씨드층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(11) forming a seed layer covering the lifted-off protrusion base layer and the lifted-off exposed growth substrate; a method of manufacturing a non-light-emitting group III nitride semiconductor laminate, further comprising:

(12) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 복수의 돌기를 형성하는 단계; 성장 기판에 복수의 돌기를 덮도록 제1 버퍼층을 성장하는 단계; 제1 버퍼층 위에 복수의 성장 억제막을 형성하는 단계; 복수의 성장 억제막으로부터 노출된 제1 버퍼층으로부터 제2 버퍼층을 성장하는 단계; 그리고, 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(12) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate, comprising: preparing a growth substrate; Forming a plurality of protrusions on a growth substrate; Growing a first buffer layer to cover a plurality of protrusions on a growth substrate; forming a plurality of growth inhibition films on the first buffer layer; growing a second buffer layer from the first buffer layer exposed from the plurality of growth inhibition films; And, forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer.

(13) 복수의 성장 억제막을 형성하는 단계에서, 각 돌기의 상부 및 돌기와 돌기 사이에 위치하도록 복수의 성장 억제막을 형성하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(13) A method of manufacturing a non-luminescent group III nitride semiconductor laminate, wherein in the step of forming a plurality of growth inhibition films, a plurality of growth inhibition films are formed so as to be located on top of each protrusion and between the protrusions.

(14) 복수의 돌기와 성장 기판이 동일한 물질인, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. (14) A method for manufacturing a non-luminescent Group III nitride semiconductor laminate wherein the plurality of protrusions and the growth substrate are made of the same material.

(15) 복수의 성장 억제막은 유전체 물질을 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. (15) A method for manufacturing a non-luminescent Group III nitride semiconductor laminate, wherein the plurality of growth inhibition films include a dielectric material.

(16) 복수의 성장 억제막은 그로부터 제2 버퍼층의 성장이 가능하되, 제1 버퍼층으로부터의 제1 버퍼층의 성장 속도보다 성장 속도가 느린 물질을 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(16) A method for manufacturing a non-luminescent group III nitride semiconductor laminate, wherein the plurality of growth inhibition films include a material from which a second buffer layer can be grown, but whose growth rate is slower than the growth rate of the first buffer layer from the first buffer layer. method.

(17) 복수의 성장 억제막은 AlN, AlNO, AlO 중의 하나를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(17) A method for manufacturing a non-luminescent Group III nitride semiconductor laminate, wherein the plurality of growth inhibition films include one of AlN, AlNO, and AlO.

(18) 복수의 성장 억제막은 제1 버퍼층을 구성하는 물질로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법. (18) A method for manufacturing a non-luminescent Group III nitride semiconductor laminate, wherein the plurality of growth inhibition films are made of a material constituting the first buffer layer.

(19) 제2 버퍼층을 성장하는 단계에 앞서, 제1 버퍼층로부터 제2 버퍼층이 성장하는 속도보다 제2 버퍼층의 성장 속도를 느리게 하는 물질층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(19) Prior to growing the second buffer layer, forming a material layer that slows down the growth rate of the second buffer layer from the first buffer layer compared to the growth rate of the second buffer layer from the first buffer layer. Method for manufacturing a nitride semiconductor laminate.

(20) 제2 버퍼층을 성장하는 단계에 앞서, 제1 버퍼층로부터 제2 버퍼층이 성장하는 속도보다 제2 버퍼층의 성장 속도를 느리게 하는 물질층을 형성하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(20) Prior to growing the second buffer layer, forming a material layer that slows down the growth rate of the second buffer layer from the first buffer layer than the growth rate of the second buffer layer from the first buffer layer; Method for manufacturing a nitride semiconductor laminate.

(21) 복수의 성장 억제막은 AlN, AlNO, AlO 중의 하나를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(21) A method for manufacturing a non-luminescent group III nitride semiconductor laminate, wherein the plurality of growth inhibition films include one of AlN, AlNO, and AlO.

(22) 비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판에 제1 버퍼층을 성장하는 단계; 제1 버퍼층에 제1 버퍼층으로 된 복수의 돌기를 형성하는 단계; 제1 버퍼층 위에 제2 버퍼층을 성장하는 단계; 제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계; 그리고, 제2 버퍼층을 성장하는 단계에 앞서, 복수의 돌기 위에 제2 버퍼층의 성장을 느리게 하거나 방지하는 물질층을 형성하는 단계;를 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(22) A method of manufacturing a non-luminescent Group III nitride semiconductor laminate, comprising: preparing a growth substrate; Growing a first buffer layer on a growth substrate; Forming a plurality of protrusions made of a first buffer layer on a first buffer layer; growing a second buffer layer on the first buffer layer; Forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer; And, prior to growing the second buffer layer, forming a material layer that slows or prevents the growth of the second buffer layer on the plurality of protrusions.

(23) 물질층은 제2 버퍼층의 성장을 느리게 하는 물질로 이루어지며, 복수의 돌기가 형성된 제1 버퍼층 전체에 걸쳐 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(23) A method of manufacturing a non-luminescent group III nitride semiconductor laminate, wherein the material layer is made of a material that slows the growth of the second buffer layer, and is formed over the entire first buffer layer on which a plurality of protrusions are formed.

(24) 제1 버퍼층은 성장 기판에 형성되는 씨드층, 씨드층 위에 형성되는 3족 질화물 반도체층으로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(24) A method for manufacturing a non-luminescent Group III nitride semiconductor laminate, wherein the first buffer layer consists of a seed layer formed on a growth substrate and a Group III nitride semiconductor layer formed on the seed layer.

(25) 성장 기판을 비발광 3족 질화물 반도체 적층체 측으로부터 분리하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.(25) Separating the growth substrate from the non-luminescent Group III nitride semiconductor laminate side.

본 개시에 따른 비발광 3족 질화물 반도체 적층제 내지 소자에 의하면, 107/㎠ 이하의 TDD(Theading Dislocation Density)를 가지는 적층제 내지 소자가 구현될 수 있게 된다.According to the non-luminescent Group III nitride semiconductor stack or device according to the present disclosure, a stack or device having a TDD (Theading Dislocation Density) of 10 7 /cm 2 or less can be implemented.

돌기(41), 성장 기판(42), 제1 버퍼층(43), 성장 방지막(44), 제2 버퍼층(45), 채널층(46), 2DEG(47), 인터레이어(48), 배리어층(49), 캡층(50), 소스 전극(51), 게이트 전극(52), 드레인 전극(53)Protrusions 41, growth substrate 42, first buffer layer 43, growth prevention film 44, second buffer layer 45, channel layer 46, 2DEG 47, interlayer 48, barrier layer (49), cap layer 50, source electrode 51, gate electrode 52, drain electrode 53

Claims (5)

비발광 3족 질화물 반도체 적층체를 제조하는 방법에 있어서,
성장 기판을 준비하는 단계;
성장 기판에 성장 기판과 다른 물질로 된 제1 버퍼층을 성장하는 단계;
제1 버퍼층 위에 제1 버퍼층과 같은 물질로 된 복수의 돌기를 형성하는 단계;
복수의 돌기가 형성된 제1 버퍼층 위에 제2 버퍼층을 성장하는 단계;
제2 버퍼층 위에 비발광 3족 질화물 반도체 적층체를 형성하는 단계; 그리고,
제2 버퍼층을 성장하는 단계에 앞서, 복수의 돌기 위에 제2 버퍼층의 성장을 느리게 하거나 방지하는 물질층을 복수의 돌기와 직접 접하도록 형성하는 단계;를 포함하고,
물질층은 복수의 돌기의 형상을 따라 1 ~ 100nm의 두께로 형성되며,
물질층은 AlN, AlNO 또는 AlO 중의 하나를 포함하고,
물질층은 성장 기판에서 발생되어 제1 버퍼층의 표면으로 노출되는 관통 전위를 차단하며, 제2 버퍼층을 성장시키기 위한 씨드층으로 기능하고,
제2 버퍼층의 상면은 복수의 돌기 및 물질층에 의해 수평하게 형성되며, 비발광 3족 질화물 반도체 적층체는 수평하게 형성된 제2 버퍼층의 상면 위에서 형성되고,
3족 질화물 반도체 적층체는 채널층 및 배리어층을 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.In a method of manufacturing a non-luminescent Group III nitride semiconductor laminate,
Preparing a growth substrate;
Growing a first buffer layer on a growth substrate made of a material different from that of the growth substrate;
forming a plurality of protrusions made of the same material as the first buffer layer on the first buffer layer;
Growing a second buffer layer on the first buffer layer on which a plurality of protrusions are formed;
Forming a non-emissive Group III nitride semiconductor laminate on the second buffer layer; and,
Prior to growing the second buffer layer, forming a material layer that slows or prevents the growth of the second buffer layer on the plurality of protrusions in direct contact with the plurality of protrusions,
The material layer is formed with a thickness of 1 to 100 nm following the shape of a plurality of protrusions.
The material layer includes one of AlN, AlNO or AlO,
The material layer blocks penetration dislocations generated on the growth substrate and exposed to the surface of the first buffer layer, and functions as a seed layer for growing the second buffer layer.
The upper surface of the second buffer layer is formed horizontally by a plurality of protrusions and material layers, and the non-emitting group III nitride semiconductor laminate is formed on the upper surface of the second buffer layer formed horizontally,
A method of manufacturing a non-luminescent Group III nitride semiconductor stack, wherein the Group III nitride semiconductor stack includes a channel layer and a barrier layer. 청구항 1에 있어서,
물질층은 제2 버퍼층의 성장을 느리게 하는 물질로 이루어지며, 복수의 돌기가 형성된 제1 버퍼층 전체에 걸쳐 형성되는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.In claim 1,
A method of manufacturing a non-luminescent group III nitride semiconductor laminate, wherein the material layer is made of a material that slows the growth of the second buffer layer, and is formed over the entire first buffer layer on which a plurality of protrusions are formed. 청구항 1에 있어서,
제1 버퍼층은 성장 기판에 형성되는 씨드층, 씨드층 위에 형성되는 3족 질화물 반도체층으로 이루어지는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.In claim 1,
A method of manufacturing a non-luminescent Group III nitride semiconductor laminate, wherein the first buffer layer consists of a seed layer formed on a growth substrate and a Group III nitride semiconductor layer formed on the seed layer. 삭제delete 청구항 1에 있어서,
성장 기판을 비발광 3족 질화물 반도체 적층체 측으로부터 분리하는 단계;를 더 포함하는, 비발광 3족 질화물 반도체 적층체를 제조하는 방법.In claim 1,
A method of manufacturing a non-light-emitting Group III nitride semiconductor stack, further comprising: separating the growth substrate from the non-light-emitting Group III nitride semiconductor stack.
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