KR102654482B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

코발트 막을 포함하는 배선을 이용하여, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에, 트렌치를 포함하는 층간 절연막, 상기 트렌치의 측벽 및 바닥면을 따라서 연장되는 배리어 도전막, 상기 배리어 도전막 상에, 상기 트렌치의 채우고, 제1 금속을 포함하는 필링막으로, 상기 제1 금속은 코발트(cobalt)인 필링막, 및 상기 배리어 도전막 상에, 상기 트렌치의 측벽의 일부를 따라 연장되고, 제1 금속과 다른 제2 금속을 포함하는 도전성 라이너를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.
반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 소자에 있어서 배선의 저 저항(low resistance)화 및 일렉트로마이그레이션(electromigration) 내성 향상이 요구되고 있다.
이와 같은 요구에 대응하기 위해, 도전성이 높고, 일렉트로마이그레이션에 대한 내성이 우수한 구리가 배선 재료로 이용되고 있다.
본 발명이 해결하려는 과제는, 코발트 막을 포함하는 배선을 이용하여, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 전기 도금(Electro plating) 방식으로 형성된 코발트 막을 포함하는 배선을 이용하여, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 트렌치를 포함하는 층간 절연막; 상기 트렌치의 측벽 및 바닥면을 따라서 연장되는 배리어 도전막; 상기 배리어 도전막 상에, 상기 트렌치의 채우고, 제1 금속을 포함하는 필링막으로, 상기 제1 금속은 코발트(cobalt)인 필링막; 및 상기 배리어 도전막 상에, 상기 트렌치의 측벽의 일부를 따라 연장되고, 제1 금속과 다른 제2 금속을 포함하는 도전성 라이너를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 트렌치를 포함하는 층간 절연막으로, 상기 트렌치는 하부와 상부를 포함하는 층간 절연막; 상기 트렌치의 하부를 채우는 제1 부분과, 상기 트렌치의 상부를 채우는 제2 부분을 포함하는 필링막으로, 상기 필링막은 제1 금속인 코발트를 포함하는 필링막; 및 상기 필링막 내에, 상기 제1 금속과 다른 제2 금속을 포함하는 금속 구획 영역을 포함하고, 상기 금속 구획 영역은 상기 필링막의 제2 부분에 배치되고, 상기 필링막의 제1 부분에 비배치된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 서로 다른 폭을 갖는 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치를 채우고, 제1 금속을 포함하는 제1 필링막으로, 상기 제1 금속은 코발트인 제1 필링막; 상기 제2 트렌치를 채우고, 상기 제1 금속을 포함하는 제2 필링막; 상기 제1 필링막 내에, 상기 제1 금속과 다른 제2 금속을 포함하는 제1 도전성 라이너; 및 상기 제2 필링막 내에, 상기 제2 금속을 포함하는 제2 도전성 라이너를 포함하고, 상기 층간 절연막의 상면으로부터 상기 제1 도전성 라이너의 하면까지의 거리는 상기 층간 절연막의 상면으로부터 상기 제2 도전성 라이너의 하면까지의 거리와 다르다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 트렌치를 포함하는 층간 절연막을 형성하되, 상기 트렌치는 상부와 하부를 포함하고, 상기 트렌치의 측벽 및 바닥면과, 상기 층간 절연막의 상면을 따라, 코발트 씨드막을 형성하고, 상기 트렌치의 상부의 측벽 및 상기 층간 절연막의 상면 상의 상기 코발트 씨드막을 표면 처리하고, 상기 표면 처리 후, 제1 전기 도금 방식을 이용하여, 상기 트렌치의 하부를 채우는 하부 코발트 막을 형성하고, 상기 제1 전기 도금 방식과 다른 제2 전기 도금 방식을 이용하여, 상기 하부 코발트 막 상에 상기 트렌치의 상부를 채우는 상부 코발트 막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 도 6의 A 및 B 지점에서의 질소 또는 산소의 함량을 도시한 개략적인 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 내지 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, BEOL(Back End Of Line) 공정에서 형성되는 배선을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 FEOL(Front End Of Line) 공정에서의 금속 게이트 전극의 제조 및 컨택 형성에 적용 가능할 수 있음은 물론이다.
이하에서, 도 1을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 층간 절연막(110)과, 제1 배리어 도전막(120)과, 제1 필링막(130)과, 제1 금속 구획 영역(140)을 포함할 수 있다.
층간 절연막(110)은 기판(100) 상에 형성될 수 있다. 층간 절연막(110)은 층간 절연막(110) 내에 형성된 제1 트렌치(115)를 포함할 수 있다.
기판(100)는 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
또한, 도시되지 않았지만, 기판(100)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선 또는 컨택 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 이에 제한되는 것은 아니다.
식각 정지막(105)은 기판(100)과 층간 절연막(110) 사이에 형성될 수 있다. 식각 방지막(105)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 식각 방지막은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
예를 들어, 층간 절연막(110)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아질 수 있다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
저유전 물질은 예를 들어, FOX(Flowable Oxide), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
층간 절연막(110) 내의 제1 트렌치(115)는 상부(115U)와 하부(115L)을 포함할 수 있다. 제1 트렌치의 상부(115U) 및 제1 트렌치의 하부(115L)을 구분하는 것은 이하에서 설명한다.
제1 배리어 도전막(120)은 제1 트렌치(115)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제1 배리어 도전막(120)은 제1 필링막(130)에 포함된 원소가 층간 절연막(110) 등으로 확산되는 것을 방지할 수 있다.
제1 배리어 도전막(120)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다.
도 1에서, 제1 배리어 도전막(120)이 단일 층인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 배리어 도전막(120)은 복수의 층으로 이루어진 구조일 수 있음은 물론이다.
도 1 에서, 제1 배리어 도전막(120)은 제1 트렌치(115)의 측벽 및 바닥면을 따라 컨포말하게 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 필링막(130)은 제1 트렌치(115) 내에, 제1 트렌치(115)를 채워서 형성될 수 있다. 제1 필링막(130)은 제1 트렌치의 상부(115U) 및 제1 트렌치의 하부(115L)를 채울 수 있다.
제1 필링막(130)은 제1 배리어 도전막(120) 상에 형성될 수 있다. 제1 필링막(130)은 기판(100)에 포함될 수 있는 도전성 패턴과 전기적으로 연결될 수 있다.
제1 필링막(130)은 제1 금속을 포함할 수 있다. 예를 들어, 제1 금속은 코발트(Co)일 수 있다. 즉, 제1 필링막(130)은 코발트를 포함하는 도전막일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 필링막(130)은 코발트 막인 것으로 설명한다.
도 1 에서, 제1 필링막의 상면(130u)는 층간 절연막의 상면(110u)과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 필링막의 상면(130u)은 층간 절연막의 상면(110u)을 기준으로 위로 볼록할 수도 있고, 아래로 오목할 수도 있다.
제1 필링막(130)은 제1 트렌치의 하부(115L)를 채우는 제1 하부 필링막(131)과, 제1 트렌치의 상부(115U)를 채우는 제1 상부 필링막(132)을 포함할 수 있다. 제1 하부 필링막(131)과 제1 상부 필링막(132)을 구분하는 것은 이하에서 설명한다.
제1 금속 구획 영역(140)은 제1 필링막(130) 내에 형성될 수 있다. 제1 금속 구획 영역(140)은 제1 배리어 도전막(120) 상에 형성될 수 있다.
제1 금속 구획 영역(140)은 제1 필링막(130)에 포함된 제1 금속과 다른 제2 금속을 포함한다. 즉, 제1 금속 구획 영역(140)은 코발트와 다른 금속을 포함한다. 제1 금속 구획 영역(140)은 도전성 영역일 수 있다.
제1 금속 구획 영역(140)은 제1 도전성 라이너(141)를 포함할 수 있다. 즉, 제1 금속 구획 영역(140)은 일 방향으로 길게 연장되는 막대기 모양을 가질 수 있다.
제1 도전성 라이너(141)는 제1 트렌치(115)의 측벽의 일부를 따라 연장될 수 있다. 예를 들어, 제1 도전성 라이너(141)는 제1 트렌치의 상부(115U)의 측벽을 따라 연장되고, 제1 트렌치의 하부(115L)의 측벽을 따라 연장되지 않을 수 있다.
제1 도전성 라이너(141)는 제1 트렌치(115)의 측벽 상에 형성된 제1 배리어 도전막(120)을 따라 형성될 수 있다. 제1 도전성 라이너(141)는 제1 트렌치(115)의 측벽 상에 형성된 제1 배리어 도전막(120) 상에 형성될 수 있다.
즉, 제1 트렌치의 상부(115U)와 제1 트렌치의 하부(115L)를 구분하는 기준은 제1 도전성 라이너(141) 또는 제1 금속 구획 영역(140)과 수평 방향으로 중첩되는지 여부일 수 있다. 여기에서, 수직 방향은 기판(100)의 법선 방향을 의미하고, 수평 방향은 수직 방향과 수직인 방향, 즉, 기판(100)의 상면과 평행한 방향을 의미한다.
한편, 제1 금속 구획 영역(140)은 제1 트렌치의 상부(115U)를 채우는 제1 상부 필링막(132) 내에 배치되고, 제1 트렌치의 하부(115L)를 채우는 제1 하부 필링막(131) 내에는 배치되지 않는다. 즉, 제1 하부 필링막(131)과 제1 상부 필링막(132)을 구분하는 기준은 제1 금속 구획 영역(140)의 바닥면일 수 있다.
다르게 설명하면, 제1 도전성 라이너(141)의 하면을 기준으로, 제1 도전성 라이너(141)의 하면보다 기판(100)에 근접한 제1 필링막(130)의 일부는 제1 하부 필링막(131)이다. 제1 상부 필링막(132)은 제1 도전성 라이너(141)의 측벽을 감싸는 제1 필링막(130) 또는 제1 도전성 라이너(141)의 하면보다 위에 있는 제1 필링막(130)일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 트렌치(115)의 측벽 상에, 제1 도전성 라이너(141)과 제1 배리어 도전막(120) 사이에, 제1 필링막(130)의 일부가 개재될 수 있다. 좀 더 구체적으로, 제1 트렌치(115)의 측벽 상에, 제1 도전성 라이너(141)과 제1 배리어 도전막(120) 사이에, 제1 상부 필링막(132)의 일부가 개재될 수 있다.
이로 인해, 제1 트렌치(115)의 측벽 상에 형성된 제1 배리어 도전막(120)은 제1 도전성 라이너(141)와 이격되어 있을 수 있다.
또한, 제1 트렌치(115) 측벽 상의 제1 도전성 라이너(141)와 제1 배리어 도전막(120) 사이에 개재된 제1 필링막(130)의 두께(t12)는 제1 트렌치(115)의 바닥면의 제1 배리어 도전막(120)으로부터 제1 도전성 라이너(141)의 하면까지의 높이(t11)보다 작다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 라이너의 상면(141u)은 제1 필링막(130)에 의해 노출될 수 있다. 즉, 제1 필링막(130)은 제1 도전성 라이너(141)를 감쌀 수 있지만, 제1 도전성 라이너의 상면(141u)은 덮지 않는다.
도 1에서, 제1 필링막의 상면(130u)은 제1 도전성 라이너의 상면(141u)과 동일 평면에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 금속 구획 영역(140)은 제1 필링막(130)에 포함된 제1 금속과 다른 제2 금속을 포함하므로, 제1 도전성 라이너(141)는 제1 금속과 다른 제2 금속을 포함한다. 제1 도전성 라이너(141)는 코발트와 다른 금속을 포함한다.
일 예로, 제1 도전성 라이너(141)는 코발트보다 환원 전위가 작은 제2 금속을 포함할 수 있다. 예를 들어, 제1 도전성 라이너(141)는 환원 전위가 -0.4V보다 작거나 같고, -0.8V보다 크거나 같은 금속을 포함할 수 있다. 즉, 제1 도전성 라이너(141)는 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 수 있다.
좀 더 구체적으로, 제1 도전성 라이너(141)는 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나를 포함할 수 있다. 제1 도전성 라이너(141)는 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 경우, 제1 도전성 라이너(141)는 코발트와 합금을 이룬 형태가 아닐 수 있지만, 이에 제한되는 것은 아니다.
다른 예로, 제1 도전성 라이너(141)는 코발트 금속 합금을 포함할 수 있다. 즉, 제1 도전성 라이너(141)는 제1 금속인 코발트와, 제2 금속을 포함하는 금속 합금을 포함할 수 있다.
예를 들어, 제2 금속은 백금(Pt), 팔라듐(Pd), 티타늄(Ti), 루테늄(Ru), 구리(Cu), 니켈(Ni), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
즉, 예를 들어, 스퍼터링 타겟을 만들 수 있는 금속은 코발트 금속 합금에 포함되는 제2 금속이 될 수 있다.
코발트 금속 합금 내에서, 코발트의 함량은 코발트를 제외한 다른 금속의 함량보다 크다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 2를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 금속 구획 영역(140)은 제1 도전성 라이너(141)와, 금속 확산 영역(142)을 포함할 수 있다.
금속 확산 영역(142)은 제1 필링막(130) 내에 형성될 수 있다. 금속 확산 영역(142)은 제1 도전성 라이너(141) 주변에 형성될 수 있다.
금속 확산 영역(142)은 제1 도전성 라이너(141)에 포함된 제2 금속이 제1 필링막(130) 내에 확산되어 있는 영역일 수 있다.
일 예로, 제1 도전성 라이너(141)가 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 경우, 금속 확산 영역(142)은 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나가 제1 필링막(130)인 코발트 막 내에 확산되어 있는 영역일 수 있다.
다른 예로, 제1 도전성 라이너(141)가 코발트 금속 합금을 포함할 경우, 금속 확산 영역(142)은 코발트와 합금을 이룬 금속이 제1 필링막(130)인 코발트 막 내에 확산되어 있는 영역일 수 있다.
제1 도전성 라이너(141) 및 금속 확산 영역(142)은 제1 상부 필링막(132) 내에 배치되고, 제1 하부 필링막(131) 내에는 배치되지 않는다.
도 2에서, 제1 트렌치(115)의 일측벽에 인접하여 형성된 금속 확산 영역(142)과, 제1 트렌치(115)의 타측벽에 인접하여 형성된 금속 확산 영역(142)은 서로 연결되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
한편, 제1 하부 필링막(131)도 금속 확산 영역(142)에 포함된 제2 금속을 포함할 수 있다. 다만, 제1 하부 필링막(131)에 포함된 제2 금속은 제1 도전성 라이너(141)로부터 기인된 것이 아니고, 제1 하부 필링막(131)을 형성하는 과정에서 인입된 불순물일 수 있다.
제1 필링막(130) 및 제1 금속 구획 영역(140) 내의 제2 금속의 함량을 측정 장비를 통해 스캐닝 한다고 가정한다.
이 때, 본 발명의 기술분야에 속하는 통상의 기술자는 제1 필링막(130) 및 제1 금속 구획 영역(140) 내의 제2 금속의 함량을 비교하여, 금속 확산 영역(142)의 경계를 쉽게 정의할 수 있다. 즉, 금속 확산 영역(142)의 평균적인 제2 금속의 함량은 제1 필링막(130)의 평균적인 제2 금속의 함량보다 높기 때문이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 금속 구획 영역(140)은 금속 확산 영역(142)을 포함할 수 있다.
제1 금속 구획 영역(140)은 제1 도전성 라이너(도 1의 141)를 포함하지 않을 수 있다. 제1 도전성 라이너(141)는 제1 필링막(130) 내로 모두 확산되어, 제1 도전성 라이너(141)의 형태는 사라질 수 있다.
금속 확산 영역(142)은 제2 금속이 제1 필링막(130) 내에 확산되어 있는 영역일 수 있다.
여기에서, 제1 도전성 라이너(141)가 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 경우, 제2 금속은 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나일 수 있다.
또는, 제1 도전성 라이너(141)가 코발트 금속 합금을 포함할 경우, 제2 금속은 코발트와 합금을 이룬 금속일 수 있다.
도 3에서, 제1 트렌치(115)의 일측벽에 인접하여 형성된 금속 확산 영역(142)과, 제1 트렌치(115)의 타측벽에 인접하여 형성된 금속 확산 영역(142)은 서로 연결되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 트렌치의 상부(115U)에는 금속 확산 영역(142)이 형성되고, 제1 트렌치의 하부(115L)에는 코발트 막인 제1 하부 필링막(131)이 형성될 수도 있다. 이와 같은 경우, 제1 상부 필링막(132)의 일부는 금속 확산 영역(142)의 매트릭스 역할을 하여, 금속 확산 영역(142)에 포함될 수 있다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 라이너(143)는 제1 필링막(130)과 제1 배리어 도전막(120)의 경계를 따라서 배치될 수 있다.
제1 금속 구획 영역(140)은 제1 필링막(130)과 제1 배리어 도전막(120)의 경계를 따라 형성될 수 있다.
제1 도전성 라이너(143)는 제1 트렌치(115)의 측벽의 일부를 따라 연장될 수 있다. 제1 도전성 라이너(143)은 제1 배리어 도전막(120)과 제1 상부 필링막(132) 사이에 배치될 수 있다.
제1 도전성 라이너(143)는 도 1의 도전성 라이너(141) 내의 제2 금속이 코발트 막 내로 확산된 후, 제1 필링막(130)과 제1 배리어 도전막(120)의 경계에 파일 업(pile-up)되면서 형성될 수 있다.
즉, 제1 도전성 라이너(도 1의 141)가 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 경우, 제1 도전성 라이너(143)는 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나로 이루어진 막일 수 있다.
또는, 제1 도전성 라이너(도 1의 141)가 코발트 금속 합금을 포함할 경우, 제1 도전성 라이너(143)는 코발트와 합금을 이룬 금속으로 이루어진 막일 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 라이너(143)는 제1 필링막의 상면(130u)의 적어도 일부를 따라 연장되는 부분을 포함할 수 있다.
제1 도전성 라이너(143)은 제1 필링막의 상면(130u)을 따라 연장되는 제1 부분(143a)와, 제1 필링막(130) 및 제1 배리어 도전막(120) 사이의 경계를 따라 연장되는 제2 부분(143b)을 포함할 수 있다.
도 5에서, 제1 도전성 라이너의 제1 부분(143a)은 제1 필링막의 상면(130u)의 일부를 따라 연장되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 필링막의 상면(130u)은 전체적으로 제1 도전성 라이너의 제1 부분(143a)에 의해 덮여 있을 수 있다.
도 5에서 도시된 것과 달리, 제1 도전성 라이너(143)은 제1 필링막의 상면(130u)을 따라 연장되는 제1 부분(143a)만을 포함하고, 제1 필링막(130) 및 제1 배리어 도전막(120) 사이의 경계를 따라 연장되는 제2 부분(143b)을 포함하지 않을 수 있다.
도 2에 따른 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 금속 확산 영역(142)에 포함된 제2 금속의 일부는 도 4 및 도 5에서 도시된 것과 같이, 제1 필링막(130) 및 제1 배리어 도전막(120) 사이의 경계에 파일-업 되던지, 제1 필링막의 상면(130u)을 따라 모여있을 수 있다.
마찬가지로, 도 3에 따른 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 금속 확산 영역(142)에 포함된 제2 금속의 일부는 제1 필링막(130) 및 제1 배리어 도전막(120) 사이의 경계에 파일-업 되던지, 제1 필링막의 상면(130u)을 따라 모여있을 수 있다.
덧붙여, 도 4 및 도 5는 금속 확산 영역(142)이 없는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 도전성 라이너(143)과 인접하는 제1 필링막(130) 내에, 제2 금속이 확산되어 있는 금속 확산 영역(142)가 있을 수 있음은 물론이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 도 6의 A 및 B 지점에서의 질소 또는 산소의 함량을 도시한 개략적인 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6 및 도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 금속 구획 영역(도 1의 140) 대신 플라즈마 처리 영역(145)을 포함할 수 있다.
플라즈마 처리 영역(145)는 제1 필링막(130) 내에 형성될 수 있다. 플라즈마 처리 영역(145)는 제1 필링막의 상면(130u)으로부터 기판(100) 방향으로 연장될 수 있다.
플라즈마 처리 영역(145)는 제1 트렌치(115)의 측벽을 따라 연장되어 있을 수 있다. 예를 들어, 플라즈마 처리 영역(145)는 제1 배리어 도전막(120)을 따라 연장될 수 있다.
플라즈마 처리 영역(145)는 예를 들어, 코발트에 질소가 결합된 물질 또는 코발트에 산소가 결합된 물질을 포함할 수 있다. 즉, 플라즈마 처리 영역(145)은 질화 코발트 또는 산화 코발트를 포함할 수 있다.
제1 필링막(130)을 제조하는 동안, 어떤 기체를 가지고 플라즈마 처리를 하느냐에 따라, 플라즈마 처리 영역(145)은 다른 물질을 포함할 수 있다. 예를 들어, 플라즈마를 이용하여 질화 처리를 할 경우, 플라즈마 처리 영역(145)는 코발트에 질소가 결합된 물질을 포함할 수 있다. 또는, 플라즈마를 이용하여 산화 처리를 할 경우, 플라즈마 처리 영역(145)는 코발트에 산소가 결합된 물질을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 층간 절연막의 상면(110u)에서 멀어짐에 따라, 플라즈마 처리 영역(145) 내의 질소 함량 또는 산소 함량이 변할 수 있다.
예를 들어, 층간 절연막의 상면(110u)에서 멀어짐에 따라, 플라즈마 처리 영역(145) 내의 질소 함량 또는 산소 함량은 감소한다.
도 7에서, 층간 절연막의 상면(110u)으로부터 제1 거리만큼 이격된 A 지점에서의 산소 또는 질소의 함량은 층간 절연막의 상면(110u)으로부터 제1 거리보다 큰 제2 거리만큼 이격된 B 지점에서의 산소 또는 질소의 함량보다 크다.
도 6에서, 플라즈마 처리 영역(145)는 제1 배리어 도전막(120)과 이격되어 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 플라즈마 처리 영역(145)는 제1 배리어 도전막(120)과 접촉하고 있을 수 있다.
또는, 경우에 따라, 층간 절연막의 상면(110u)에 인접한 영역(예를 들어, 도 7의 A)의 플라즈마 처리 영역(145)은 제1 배리어 도전막(120)과 접촉할 수 있다. 하지만, 층간 절연막의 상면(110u)에서 떨어진 영역(예를 들어, 도 7의 B)의 플라즈마 처리 영역(145)는 제1 배리어 도전막(120)과 이격되어 있을 수 있다.
이는 제조 공정 상, 제1 트렌치(115)의 바닥면에서 플라즈마의 밀도가 제1 트렌치(115)의 입구에서 플라즈마의 밀도보다 작기 때문에, 코발트의 질화 또는 산화되는 두께가 달라질 수 있다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제2 배리어 도전막(220)과, 제2 필링막(230)과, 제2 금속 구획 영역(240)을 더 포함할 수 있다.
층간 절연막(110)은 서로 이격된 제1 트렌치(115) 및 제2 트렌치(215)를 포함한다. 도 8에서, 제1 트렌치(115) 및 제2 트렌치(215) 사이에 다른 트렌치가 존재하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 트렌치(215)는 상부(215U)와 하부(215L)을 포함할 수 있다. 제2 트렌치의 상부(215U) 및 제2 트렌치의 하부(215L)는 이 후에 설명될 제2 금속 구획 영역(240)의 하면을 기준으로 구분될 수 있다.
제2 배리어 도전막(220)은 제1 트렌치(215)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제2 배리어 도전막(220)은 제1 배리어 도전막(120)과 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제2 필링막(230)은 제2 트렌치(215) 내에, 제2 트렌치(215)를 채워서 형성될 수 있다. 제2 필링막(230)은 제2 트렌치의 상부(215U) 및 제2 트렌치의 하부(215L)를 채울 수 있다. 제2 필링막(230)은 제2 배리어 도전막(220) 상에 형성될 수 있다. 제2 필링막(230)은 기판(100)에 포함될 수 있는 도전성 패턴과 전기적으로 연결될 수 있다.
제2 필링막(230)은 제1 필링막(130)과 같이 제1 금속을 포함할 수 있다. 즉, 제2 필링막(230)은 코발트를 포함하는 도전막일 수 있다. 제2 필링막(230)은 제1 필링막(130)과 동일 레벨에서 형성될 수 있다.
제2 필링막(230)은 제2 트렌치의 하부(215L)를 채우는 제2 하부 필링막(231)과, 제2 트렌치의 상부(215U)를 채우는 제2 상부 필링막(232)을 포함할 수 있다. 제2 하부 필링막(231)과 제2 상부 필링막(132)은 이 후에 설명될 제2 금속 구획 영역(240)의 하면을 기준으로 구분될 수 있다.
제2 금속 구획 영역(240)은 제2 필링막(230) 내에 형성될 수 있다. 제2 금속 구획 영역(240)은 제2 배리어 도전막(220) 상에 형성될 수 있다.
제2 금속 구획 영역(240)은 제1 금속 구획 영역(140)과 동일한 제2 금속을 포함할 수 있다. 제2 금속 구획 영역(240)은 제1 금속 구획 영역(140)과 동일 레벨에서 형성될 수 있다.
제2 금속 구획 영역(240)은 제2 도전성 라이너(241)를 포함할 수 있다. 즉, 제2 금속 구획 영역(240)은 일 방향으로 길게 연장되는 막대기 모양을 가질 수 있다.
제2 도전성 라이너(241)는 제2 트렌치(215)의 측벽의 일부를 따라 연장될 수 있다. 예를 들어, 제2 도전성 라이너(241)는 제2 트렌치의 상부(215U)의 측벽을 따라 연장되고, 제2 트렌치의 하부(215L)의 측벽을 따라 연장되지 않을 수 있다.
제2 도전성 라이너(241)는 제2 트렌치(215)의 측벽 상에 형성된 제2 배리어 도전막(220)을 따라 형성될 수 있다. 제2 도전성 라이너(241)는 제2 트렌치(215)의 측벽 상에 형성된 제2 배리어 도전막(220) 상에 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 라이너의 상면(141u)은 제1 필링막(130)에 의해 노출되고, 제2 도전성 라이너의 상면(241u)은 제2 필링막(230)에 의해 노출될 수 있다.
즉, 제1 필링막(130) 및 제2 필링막(230)은 각각 제1 도전성 라이너(141) 및 제2 도전성 라이너(241)를 감쌀 수 있지만, 제1 도전성 라이너의 상면(141u) 및 제2 도전성 라이너의 상면(241u)은 덮지 않는다.
제1 트렌치(115)의 폭(D1)은 제2 트렌치(215)의 폭(D2)과 다른 수 있다. 여기에서, 제1 및 제2 트렌치(115, 215)의 폭은 층간 절연막의 상면(110u)을 기준으로 정의될 수 있다.
또한, 층간 절연막의 상면(110u)으로부터 제1 도전성 라이너(141)(또는, 제1 금속 구획 영역(140))의 하면까지의 거리(h1)은 층간 절연막의 상면(110u)으로부터 제2 도전성 라이너(241)(또는, 제2 금속 구획 영역(240))의 하면까지의 거리(h2)와 다를 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 트렌치(115)의 폭(D1)은 제2 트렌치(215)의 폭(D2)보다 작다. 또한, 층간 절연막의 상면(110u)으로부터 제1 도전성 라이너(141)의 하면까지의 거리(h1)는 층간 절연막의 상면(110u)으로부터 제2 도전성 라이너(241)의 하면까지의 거리(h2)보다 작다.
다만, 제2 도전성 라이너(241)의 높이(h2)가 제1 도전성 라이너(141)의 높이(h1)보다 크지만, 제2 도전성 라이너(241)은 제2 트렌치(215)의 측벽의 일부를 따라 연장될 수 있다. 즉, 제2 도전성 라이너(241)는 제2 트렌치(215)의 바닥면 상의 제2 배리어 도전막(220)과 접하지 않는다.
도 8에서, 제1 및 제2 금속 구획 영역(140, 240)은 각각 제1 도전성 라이너(141) 및 제2 도전성 라이너(241)를 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 각각의 제1 및 제2 금속 구획 영역(140, 240)은 도 2 내지 도 5를 이용하여 설명한 형태일 수도 있음은 물론이다.
또한, 도 8에서 도시된 것과 달리, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 및 제2 필링막(130, 230) 내에 도 6과 같은 플라즈마 처리 영역이 형성될 수 있음은 물론이다.
도 1, 도 9 내지 도 13을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 9 내지 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 9를 참고하면, 기판(100) 상에 식각 정지막(105) 및 층간 절연막(110)이 순차적으로 형성된다.
식각 정지막(105)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition, CVD) 등을 통해 형성될 수 있다.
층간 절연막(110)은 예를 들어, 화학적 기상 증착법(CVD), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
이어서, 마스크 패턴 등을 이용하여, 층간 절연막(110) 및 식각 정지막(105)을 식각하여, 층간 절연막(110) 및 식각 정지막(105) 내에 제1 트렌치(115)가 형성될 수 있다. 이를 통해, 기판(100) 상에, 제1 트렌치(115)를 포함하는 층간 절연막(110)이 형성될 수 있다.
제1 트렌치(115)는 제1 트렌치의 상부(115U)와 제1 트렌치의 하부(115L)을 포함할 수 있다.
이어서, 프리 배리어 도전막(120p)이 제1 트렌치(115)의 측벽 및 바닥면과, 층간 절연막의 상면(110u)을 따라서 형성될 수 있다.
프리 배리어 도전막(120p)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다.
프리 배리어 도전막(120p)은 예를 들어, 물리적 기상 증착법(PVD), 스퍼터링(Sputtering), 화학적 기상 증착법(CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 10을 참고하면, 프리 배리어 도전막(120p) 상에, 필링 씨드막(130s)이 형성될 수 있다.
필링 씨드막(130s)은 제1 트렌치(115)의 측벽 및 바닥면과, 층간 절연막의 상면(110u)을 따라서 형성될 수 있다. 필링 씨드막(130s)은 프리 배리어 도전막(120p)의 프로파일을 따라 형성될 수 있다.
필링 씨드막(130s)는 예를 들어, 코발트를 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 필링 씨드막(130s)은 코발트 씨드막일 수 있다.
필링 씨드막(130s)는 예를 들어, 물리적 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 이용하여 형성될 수 있다. 좀 더 구체적으로, 필링 씨드막(130s)은 물리적 기상 증착법(PVD)을 이용하여 형성될 수도 있고, 필링 씨드막(130s)은 화학적 기상 증착법(CVD)을 이용하여 형성될 수도 있다. 또는, 필링 씨드막(130s)은 물리적 기상 증착법(PVD) 및 화학적 기상 증착법(CVD)을 이용하여 형성될 수 있다.
도 11을 참고하면, 제1 표면 처리 공정(51)을 이용하여, 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s)이 표면 처리될 수 있다.
제1 표면 처리 공정(51)은 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s) 상에, 도금 방지 금속막(140p)을 형성하는 것을 포함할 수 있다.
즉, 도금 방지 금속막(140p)은 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s)을 덮을 수 있다.
반면, 도금 방지 금속막(140p)은 제1 트렌치의 하부(115L)의 측벽 및 바닥면 상의 필링 씨드막(130s)은 노출시킬 수 있다.
제1 표면 처리 공정(51)은 예를 들어, 물리적 기상 증착법(PVD)을 이용하여 필링 씨드막(130s) 상에 도금 방지 금속막(140p)을 증착할 수 있다.
일 예로, 도금 방지 금속막(140p)은 코발트보다 환원 전위가 작은 제2 금속을 포함할 수 있다. 도금 방지 금속막(140p)은 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 수 있다. 예를 들어, 도금 방지 금속막(140p)은 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나를 포함할 수 있다.
다른 예로, 도금 방지 금속막(140p)은 코발트 금속 합금을 포함할 수 있다. 즉, 도금 방지 금속막(140p)은 제1 금속인 코발트와, 제1 금속과 다른 제2 금속을 포함하는 금속 합금을 포함할 수 있다.
예를 들어, 제2 금속은 백금(Pt), 팔라듐(Pd), 티타늄(Ti), 루테늄(Ru), 구리(Cu), 니켈(Ni), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 12를 참고하면, 제1 표면 처리 공정(51) 후에, 제1 전기 도금(Electro Plating) 방식(EP1)을 이용하여, 제1 트렌치의 하부(115L)를 채우는 프리 하부 필링막(131p)이 형성될 수 있다.
제1 전기 도금 방식(EP1)은 코발트 막을 형성하기 위한 도금 방법일 수 있다. 즉, 프리 하부 필링막(131p)은 코발트를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 프리 하부 필링막(131p)은 코발트 막일 수 있다.
일 예로, 도금 방지 금속막(140p)이 -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 경우, 도금 방지 금속막(140p)은 코발트보다 환원 전위가 낮다. 이로 인해, 제1 전기 도금 방식(EP1)에 의해 프리 하부 필링막(131p)이 형성되는 동안, 도금 방지 금속막(140p) 상에서는 코발트 막의 핵 생성이 억제될 수 있다.
따라서, 프리 하부 필링막(131p)은 필링 씨드막(130s)이 노출된 제1 트렌치의 하부(115L)에 형성될 수 있다.
다른 예로, 도금 방지 금속막(140p)이 코발트 금속 합금을 포함할 경우, 도금 방지 금속막(140p)는 코발트 씨드막일 수 있는 필링 씨드막(130s)보다 저항이 크다. 즉, 제1 전기 도금 방식(EP1)에 의해 프리 하부 필링막(131p)이 형성되는 동안, 도금 방지 금속막(140p)을 흐르는 전류는 필링 씨드막(130s)을 흐르는 전류보다 작게 된다.
이로 인해, 제1 전기 도금 방식(EP1)에 의해 프리 하부 필링막(131p)이 형성되는 동안, 도금 방지 금속막(140p) 상에서는 코발트 막의 핵 생성이 억제될 수 있다.
따라서, 프리 하부 필링막(131p)은 필링 씨드막(130s)이 노출된 제1 트렌치의 하부(115L)에 형성될 수 있다.
도 13을 참고하면, 제2 전기 도금 방식(EP2)을 이용하여, 프리 하부 필링막(131p) 상에 프리 상부 필링막(132p)이 형성될 수 있다.
프리 상부 필링막(132p)는 제1 트렌치의 상부(115U)를 채울 수 있다. 또한, 프리 상부 필링막(132p)은 도금 방지 금속막(140p) 상에도 형성될 수 있다.
제2 전기 도금 방식(EP2)은 코발트 막을 형성하기 위한 도금 방법일 수 있다. 즉, 프리 상부 필링막(132p)은 코발트를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 프리 상부 필링막(132p)은 코발트 막일 수 있다.
프리 상부 필링막(132p)을 형성한 제2 전기 도금 방식(EP2)은 프리 하부 필링막(131p)을 형성한 제1 전기 도금 방식(EP1)과 다를 수 있다. 좀 더 구체적으로, 제2 전기 도금 방식(EP2)에 사용되는 전류의 크기는 제1 전기 도금 방식(EP1)에 사용되는 전류의 크기와 다를 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제2 전기 도금 방식(EP2)에 사용되는 전류의 크기는 제1 전기 도금 방식(EP1)에 사용되는 전류의 크기보다 크다.
즉, 제2 전기 도금 방식(EP2)은 제1 전류를 인가하여 코발트 막을 형성하는 도금 방법이지만, 제1 전기 도금 방식(EP1)은 제1 전류보다 낮은 제2 전류를 인가하여 코발트 막을 형성하는 도금 방법이다.
제2 전기 도금 방식(EP2)은 제1 전기 도금 방식(EP1)보다 높은 전류를 사용하므로, 도금 방지 금속막(140p) 상에도 코발트 막의 핵이 생성된다. 이를 통해, 도금 방지 금속막(140p) 상에도 코발트 막이 형성될 수 있다.
도 1을 참고하면, 층간 절연막의 상면 상에 형성된 프리 상부 필링막(132p)과, 도금 방지 금속막(140p)과, 필링 씨드막(130s)과, 프리 배리어 도전막(120p)이 제거될 수 있다. 층간 절연막의 상면(110u)이 노출될 수 있다.
이를 통해, 제1 배리어 도전막(120)과, 제1 필링막(130)과, 제1 금속 구획 영역(140)이 형성될 수 있다. 즉, 도금 방지 금속막(140p)의 일부는 제1 금속 구획 영역(140)이 될 수 있다. 제1 하부 필링막(131)은 제1 트렌치의 하부(115L)의 측벽 및 바닥면 상의 필링 씨드막(130s)과 프리 하부 필링막(131p)을 포함한다. 제1 상부 필링막(132)은 제1 트렌치의 상부(115U) 내의 프리 상부 필링막(132p)과, 제1 트렌치의 상부(115U)의 측벽 상의 필링 씨드막(130s)을 포함한다.
제1 필링막(130)을 형성한 후에도, 추가적인 반도체 장치 제조 공정이 진행될 수 있다. 추가적인 반도체 장치 제조 공정의 열 수지(heat budget)은 제1 금속 구획 영역(140)의 형태를 변화시킬 수 있다.
즉, 열 수지(heat budget)에 의해 제1 금속 구획 영역(140)이 영향을 받지 않을 경우, 제1 금속 구획 영역(140)은 제1 도전성 라이너(141)의 형태로 남아 있을 수 있다.
반면, 제1 금속 구획 영역(140)이 열 수지(heat budget)에 영향을 받는 정도 및 제1 금속 구획 영역(140)에 포함된 제2 금속과 코발트 사이의 상태도(phase diagram) 관계에 의해, 제1 금속 구획 영역(140)의 모양은 도 2 내지 도 5에서 설명한 것과 같이 달라질 수 있다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 14는 도 10 이후에 진행되는 과정일 수 있다. 또한, 도 14 이후에, 도 12 및 도 13의 과정이 진행될 수 있다.
도 14를 참고하면, 제2 표면 처리 공정(52)을 이용하여, 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s)이 표면 처리될 수 있다.
제2 표면 처리 공정(52)은 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s) 상에, 저항 변화 금속을 임플란트하는 것을 포함할 수 있다.
일 예로, 저항 변화 금속은 예를 들어, -0.4V 내지 -0.8V 사이의 환원 전위를 갖는 금속을 포함할 수 있다. 저항 변화 금속은 예를 들어, 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나를 포함할 수 있다.
다른 예로, 저항 변화 금속은 코발트와 금속 합금을 이룰 수 있는 금속을 포함할 수 있다. 저항 변화 금속은 예를 들어, 백금(Pt), 팔라듐(Pd), 티타늄(Ti), 루테늄(Ru), 구리(Cu), 니켈(Ni), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 표면 처리 공정(52)를 통해, 프리 배리어 도전막(120p) 상에, 금속 주입(metal implanted) 씨드막(130Sm)이 형성될 수 있다. 금속 주입 씨드막(130Sm)은 저항 변화 금속이 주입된 제1 부분(130S_1)과, 저항 변화 금속이 주입되지 않은 제2 부분(130S_2)을 포함할 수 있다.
금속 주입 씨드막의 제1 부분(130S_1)은 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상에 형성될 수 있다. 금속 주입 씨드막의 제2 부분(130S_2)은 제1 트렌치의 하부(115L)의 측벽 및 바닥면에 형성될 수 있다.
여기에서, 금속 주입 씨드막의 제2 부분(130S_2)은 저항 변화 금속이 전혀 주입되지 않은 층을 의미할 수도 있지만, 이에 제한되는 것은 아니다. 즉, 금속 주입 씨드막의 제2 부분(130S_2)은 임플란트된 저항 변화 금속을 포함할 수 있음은 물론이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 15는 도 10 이후에 진행되는 과정일 수 있다. 또한, 도 15 이후에, 도 12 및 도 13의 과정이 진행될 수 있다.
도 15를 참고하면, 제3 표면 처리 공정(53)을 이용하여, 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s)이 표면 처리될 수 있다.
제3 표면 처리 공정(53)은 플라즈마를 이용하여, 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s)을 변화시키는 것을 포함할 수 있다.
예를 들어, 제3 표면 처리 공정(53)은 플라즈마를 이용하여, 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상의 필링 씨드막(130s)을 질화 처리하거나, 산화 처리할 수 있다.
제3 표면 처리 공정(53)를 통해, 프리 배리어 도전막(120p) 상에, 플라즈마 처리(plasma treated) 씨드막(130Sp)이 형성될 수 있다. 플라즈마 처리 씨드막(130Sp)은 필링 씨드막(130s)이 질화 또는 산화 처리된 제1 부분(130S_3)과, 플라즈마 처리가 되지 않은 제2 부분(130S_4)을 포함할 수 있다.
플라즈마 처리 씨드막의 제1 부분(130S_3)은 제1 트렌치의 상부(115U)의 측벽 및 층간 절연막의 상면(110u) 상에 형성될 수 있다. 플라즈마 처리 씨드막의 제2 부분(130S_4)은 제1 트렌치의 하부(115L)의 측벽 및 바닥면에 형성될 수 있다.
제1 트렌치(115)의 바닥면에서 플라즈마의 밀도가 0이 아닐 수 있다. 따라서, 플라즈마 처리 씨드막의 제2 부분(130S_4)의 일부도 질화 처리 또는 산화 처리가 되어 있을 수 있다.
도 12 및 도 13의 과정을 진행한 후, 도 6 및 도 7을 이용하여 설명한 제1 필링막(130) 및 플라즈마 처리 영역(145)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 층간 절연막
115, 215: 트렌치 120, 220: 배리어 도전막
130, 230: 필링막 140, 240: 금속 구획 영역
141, 143, 241: 도전성 라이너 142: 금속 확산 영역

Claims (20)

  1. 기판 상에, 트렌치를 포함하는 층간 절연막;
    상기 트렌치의 측벽 및 바닥면을 따라서 연장되는 배리어 도전막;
    상기 배리어 도전막 상에, 상기 트렌치를 채우고, 제1 금속을 포함하는 필링막으로, 상기 제1 금속은 코발트(cobalt)인 필링막;
    상기 배리어 도전막 상에, 상기 트렌치의 측벽의 일부를 따라 연장되고, 제1 금속과 다른 제2 금속을 포함하는 도전성 라이너; 및
    상기 필링막 내에, 상기 제2 금속이 확산된 금속 확산 영역을 포함하고,
    상기 필링막은 상기 트렌치의 하부를 채우는 제1 부분과, 상기 트렌치의 상부를 채우는 제2 부분을 포함하고,
    상기 필링막의 제1 부분은 상기 필링막의 제2 부분과 직접 접촉하고,
    상기 금속 확산 영역은 상기 도전성 라이너 주위에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 트렌치의 측벽 상에, 상기 도전성 라이너와 상기 배리어 도전막 사이에, 상기 필링막의 일부가 개재되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 도전성 라이너는 상기 제1 금속과 상기 제2 금속을 포함하는 금속 합금을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 금속은 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나를 포함하는 반도체 장치.
  5. 제2 항에 있어서,
    상기 도전성 라이너의 상면은 상기 필링막에 의해 노출되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 도전성 라이너는 상기 필링막과 상기 배리어 도전막의 경계를 따라 배치되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 도전성 라이너는 상기 필링막의 상면의 적어도 일부를 따라 연장되는 반도체 장치.
  8. 삭제
  9. 제1 항에 있어서,
    상기 필링막은 코발트 막인 반도체 장치.
  10. 기판 상에, 트렌치를 포함하는 층간 절연막으로, 상기 트렌치는 하부와 상부를 포함하는 층간 절연막;
    상기 트렌치의 하부를 채우는 제1 부분과, 상기 트렌치의 상부를 채우는 제2 부분을 포함하는 필링막으로, 상기 필링막은 제1 금속인 코발트를 포함하는 필링막; 및
    상기 필링막 내에, 상기 제1 금속과 다른 제2 금속을 포함하는 금속 구획 영역을 포함하고,
    상기 필링막의 제1 부분은 상기 필링막의 제2 부분과 직접 접촉하고,
    상기 금속 구획 영역은 상기 필링막의 제2 부분에 배치되고, 상기 필링막의 제1 부분에 비배치되고,
    상기 금속 구획 영역은 상기 트렌치의 측벽을 따라 연장되는 도전성 라이너와, 상기 도전성 라이너 주변에 형성된 금속 확산 영역을 포함하고,
    상기 도전성 라이너는 상기 제1 금속과 상기 제2 금속을 포함하는 금속 합금을 포함하고,
    상기 금속 확산 영역은 상기 필링막 막 내에 상기 제2 금속이 확산되어 있는 영역인 반도체 장치.
  11. 제10 항에 있어서,
    상기 금속 구획 영역은 상기 트렌치의 측벽을 따라 연장되고, 상기 제2 금속으로 이루어진 도전성 라이너를 포함하고,
    상기 제2 금속은 코발트보다 표준 환원 전위가 작은 원소인 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 금속은 카드뮴(Cd), 크롬(Cr), 철(Fe) 및 아연(Zn) 중 하나를 포함하는 반도체 장치.
  13. 삭제
  14. 삭제
  15. 기판 상에, 트렌치를 포함하는 층간 절연막으로, 상기 트렌치는 하부와 상부를 포함하는 층간 절연막;
    상기 트렌치의 하부를 채우는 제1 부분과, 상기 트렌치의 상부를 채우는 제2 부분을 포함하는 필링막으로, 상기 필링막은 제1 금속인 코발트를 포함하는 필링막; 및
    상기 필링막 내에, 상기 제1 금속과 다른 제2 금속을 포함하는 금속 구획 영역을 포함하고,
    상기 필링막의 제1 부분은 상기 필링막의 제2 부분과 직접 접촉하고,
    상기 금속 구획 영역은 상기 필링막의 제2 부분에 배치되고, 상기 필링막의 제1 부분에 비배치되고,
    상기 금속 구획 영역은 상기 필링막 내에 상기 제2 금속이 확산되어 있는 금속 확산 영역을 포함하는 반도체 장치.
  16. 제10 항에 있어서,
    상기 트렌치의 측벽 및 바닥면을 따라 연장되는 배리어 도전막을 더 포함하고,
    상기 필링막은 상기 배리어 도전막 상에 형성되는 반도체 장치.
  17. 기판 상에, 서로 다른 폭을 갖는 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치를 채우고, 제1 금속을 포함하는 제1 필링막으로, 상기 제1 금속은 코발트인 제1 필링막;
    상기 제2 트렌치를 채우고, 상기 제1 금속을 포함하는 제2 필링막;
    상기 제1 필링막 내에, 상기 제1 금속과 다른 제2 금속을 포함하는 제1 도전성 라이너; 및
    상기 제2 필링막 내에, 상기 제2 금속을 포함하는 제2 도전성 라이너를 포함하고,
    상기 층간 절연막의 상면으로부터 상기 제1 도전성 라이너의 하면까지의 거리는 상기 층간 절연막의 상면으로부터 상기 제2 도전성 라이너의 하면까지의 거리와 다른 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 크고,
    상기 층간 절연막의 상면으로부터 상기 제1 도전성 라이너의 하면까지의 거리는 상기 층간 절연막의 상면으로부터 상기 제2 도전성 라이너의 하면까지의 거리보다 큰 반도체 장치.
  19. 기판 상에 트렌치를 포함하는 층간 절연막을 형성하되, 상기 트렌치는 상부와 하부를 포함하고,
    상기 트렌치의 측벽 및 바닥면과, 상기 층간 절연막의 상면을 따라, 코발트 씨드막을 형성하고,
    상기 트렌치의 상부의 측벽 및 상기 층간 절연막의 상면 상의 상기 코발트 씨드막을 표면 처리하고,
    상기 표면 처리 후, 제1 전기 도금 방식을 이용하여, 상기 트렌치의 하부를 채우는 하부 코발트 막을 형성하고,
    상기 제1 전기 도금 방식과 다른 제2 전기 도금 방식을 이용하여, 상기 하부 코발트 막 상에 상기 트렌치의 상부를 채우는 상부 코발트 막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 전기 도금 방식에 사용되는 전류의 크기는 상기 제1 전기 도금 방식에 사용되는 전류의 크기보다 큰 반도체 장치 제조 방법.
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