KR102654151B1 - Transistor and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 42
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 33
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 28
- 239000011651 chromium Substances 0.000 claims description 28
- 239000010949 copper Substances 0.000 claims description 28
- 239000010931 gold Substances 0.000 claims description 28
- 239000011777 magnesium Substances 0.000 claims description 28
- 239000011572 manganese Substances 0.000 claims description 28
- 239000010955 niobium Substances 0.000 claims description 28
- 239000010936 titanium Substances 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 20
- 229910052735 hafnium Inorganic materials 0.000 claims description 20
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 20
- 229910052746 lanthanum Inorganic materials 0.000 claims description 20
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 20
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 20
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 19
- 229910052738 indium Inorganic materials 0.000 claims description 18
- 229910052733 gallium Inorganic materials 0.000 claims description 16
- 229910052718 tin Inorganic materials 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229910052697 platinum Inorganic materials 0.000 claims description 15
- 229910052723 transition metal Inorganic materials 0.000 claims description 15
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 14
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 14
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 14
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 claims description 14
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 14
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 14
- 229910045601 alloy Inorganic materials 0.000 claims description 14
- 239000000956 alloy Substances 0.000 claims description 14
- 229910052797 bismuth Inorganic materials 0.000 claims description 14
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 14
- 229910052793 cadmium Inorganic materials 0.000 claims description 14
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052804 chromium Inorganic materials 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 14
- 229910052737 gold Inorganic materials 0.000 claims description 14
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 14
- 229910052741 iridium Inorganic materials 0.000 claims description 14
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 14
- 229910052749 magnesium Inorganic materials 0.000 claims description 14
- 229910052748 manganese Inorganic materials 0.000 claims description 14
- 229910052750 molybdenum Inorganic materials 0.000 claims description 14
- 239000011733 molybdenum Substances 0.000 claims description 14
- 229910052759 nickel Inorganic materials 0.000 claims description 14
- 229910052758 niobium Inorganic materials 0.000 claims description 14
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 14
- 229910052706 scandium Inorganic materials 0.000 claims description 14
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 claims description 14
- 229910052709 silver Inorganic materials 0.000 claims description 14
- 239000004332 silver Substances 0.000 claims description 14
- 229910052715 tantalum Inorganic materials 0.000 claims description 14
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 14
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- -1 transition metal chalcogenides Chemical class 0.000 claims description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 14
- 229910052721 tungsten Inorganic materials 0.000 claims description 14
- 239000010937 tungsten Substances 0.000 claims description 14
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 10
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 9
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 claims description 9
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052688 Gadolinium Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 6
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 claims description 6
- 229910021389 graphene Inorganic materials 0.000 claims description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052712 strontium Inorganic materials 0.000 claims description 6
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 229910052727 yttrium Inorganic materials 0.000 claims description 6
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 claims description 6
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000001017 electron-beam sputter deposition Methods 0.000 claims description 5
- 238000002207 thermal evaporation Methods 0.000 claims description 5
- 238000001771 vacuum deposition Methods 0.000 claims description 5
- 150000002739 metals Chemical class 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000005566 electron beam evaporation Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 3
- 238000000313 electron-beam-induced deposition Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229920002799 BoPET Polymers 0.000 description 1
- ODINCKMPIJJUCX-UHFFFAOYSA-N Calcium oxide Chemical compound [Ca]=O ODINCKMPIJJUCX-UHFFFAOYSA-N 0.000 description 1
- 229910005543 GaSe Inorganic materials 0.000 description 1
- 229910005866 GeSe Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052798 chalcogen Inorganic materials 0.000 description 1
- 150000001787 chalcogens Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- UFQXGXDIJMBKTC-UHFFFAOYSA-N oxostrontium Chemical compound [Sr]=O UFQXGXDIJMBKTC-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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Abstract
트랜지스터 및 이의 제조방법이 개시된다. 본 발명의 일 실시예에 따른 트랜지스터는 서로 이격된 제1 및 제2 지지체, 상기 제1 및 제2 지지체 사이에 배치되고, 서로 이격된 복수의 브릿지 구조체, 상기 브릿지 구조체의 표면을 피복하는 채널층, 상기 채널층의 표면을 피복하는 게이트 절연막, 상기 게이트 절연막을 둘러싸도록 배치된 게이트 전극, 상기 제1 지지체 표면을 둘러싸도록 배치되고, 상기 채널층의 제1 부분과 접촉하는 소스 전극, 및 상기 제2 지지체 표면을 둘러싸도록 배치되고, 상기 채널층의 제2 부분과 접촉하는 드레인 전극을 포함한다.A transistor and a method of manufacturing the same are disclosed. A transistor according to an embodiment of the present invention includes first and second supports spaced apart from each other, a plurality of bridge structures disposed between the first and second supports and spaced apart from each other, and a channel layer covering the surface of the bridge structure. , a gate insulating film covering the surface of the channel layer, a gate electrode disposed to surround the gate insulating film, a source electrode disposed to surround the first support surface and in contact with the first portion of the channel layer, and the first support electrode. 2 disposed to surround the support surface and include a drain electrode in contact with the second portion of the channel layer.
Description
본 발명은 멀티-채널을 포함하는 트랜지스터 및 이의 제조방법에 관한 것이다.The present invention relates to a transistor including multi-channel and a method of manufacturing the same.
소형화를 기반으로 한 반도체 로직 소자의 초고도 집적화 노력은 끊임없이 지속되고 있는 가운데, 기존 실리콘 기반 로직 반도체 소자(Fin-FET, 핀펫)의 핀 폭(너비)을 4-5 nm 수준으로 소형화하게 되면, 계면 산란에 의한 심각한 전하 이동도 저하 문제가 발생하여 50% 이상의 회로 성능 저하가 예측되고 있다. 따라서, 향후 3-nm 기술 노드 이하로의 진보를 위해 신소재와 신구조의 도입의 필요성이 큰 실정이다.While efforts to achieve ultra-advanced integration of semiconductor logic devices based on miniaturization are continuing, if the fin width of existing silicon-based logic semiconductor devices (Fin-FET) is miniaturized to the level of 4-5 nm, the interface A serious decrease in charge mobility due to scattering has occurred, and a 50% or more decrease in circuit performance is predicted. Therefore, there is a great need to introduce new materials and new structures for future progress below the 3-nm technology node.
이를 위해, 구조적인 측면에서는 기존 Fin-FET 대신 시트나 와이어 형태의 반도체 채널을 감싸 게이트를 형성하는 Gate-All-Around (GAA) FET 의 도입이 유력시되고 있는 상황이나, GAA-FET 또한 지속적인 소형화가 필요하다는 점에서 볼 때 시트의 두께 혹은 와이어의 지름을 줄이는 과정에서 큰 어려움이 발생할 것으로 예상된다. 특히 충분한 전류를 확보하고 기생 커패시턴스를 최소화하기 위해서, GAA-FET의 채널이 다층화 되는 방향으로 개발이 필요한 실정이다.To this end, from a structural perspective, the introduction of Gate-All-Around (GAA) FET, which forms a gate by wrapping a semiconductor channel in the form of a sheet or wire, is expected to be introduced instead of the existing Fin-FET, but GAA-FET is also expected to continue to be miniaturized. Considering the necessity, it is expected that great difficulties will arise in the process of reducing the thickness of the sheet or the diameter of the wire. In particular, in order to secure sufficient current and minimize parasitic capacitance, there is a need for development in the direction of multilayering the channels of GAA-FET.
본 발명의 일 목적은 반도체의 높은 성능과 집적도를 구현한 트랜지스터를 제공하는 것이다.One purpose of the present invention is to provide a transistor that implements the high performance and integration of a semiconductor.
본 발명의 다른 목적은 반도체의 성능과 집적도를 개선할 수 있는 트랜지스터 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a transistor manufacturing method that can improve the performance and integration of semiconductors.
본 발명의 일 실시예에 따른 트랜지스터는 서로 이격된 제1 및 제2 지지체, 상기 제1 및 제2 지지체 사이에 배치되고, 서로 이격된 복수의 브릿지 구조체, 상기 브릿지 구조체의 표면을 피복하는 채널층, 상기 채널층의 표면을 피복하는 게이트 절연막, 상기 게이트 절연막을 둘러싸도록 배치된 게이트 전극, 상기 제1 지지체 표면을 둘러싸도록 배치되고, 상기 채널층의 제1 부분과 접촉하는 소스 전극, 및 상기 제2 지지체 표면을 둘러싸도록 배치되고, 상기 채널층의 제2 부분과 접촉하는 드레인 전극을 포함할 수 있다.A transistor according to an embodiment of the present invention includes first and second supports spaced apart from each other, a plurality of bridge structures disposed between the first and second supports and spaced apart from each other, and a channel layer covering the surface of the bridge structure. , a gate insulating film covering the surface of the channel layer, a gate electrode disposed to surround the gate insulating film, a source electrode disposed to surround the first support surface and in contact with the first portion of the channel layer, and the first support electrode. 2 It is disposed to surround the surface of the support and may include a drain electrode in contact with the second portion of the channel layer.
일 실시예에 있어서, 상기 복수의 브릿지 구조체는, Si 층, 및 상기 Si 층의 표면을 피복하는 유전막 층을 포함할 수 있다.In one embodiment, the plurality of bridge structures include a Si layer and a dielectric film covering the surface of the Si layer. May include layers.
일 실시예에 있어서, 상기 유전막 층은 실리콘 산화물(SiO2), 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물로 이루어진 그룹에서 선택된 어느 하나 이상의 유전 물질을 포함할 수 있다.In one embodiment, the dielectric layer may include one or more dielectric materials selected from the group consisting of silicon oxide (SiO 2 ), aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide.
일 실시예에 있어서, 상기 채널층은 전이금속 칼코겐 화합물, 비전이금속 칼코겐 화합물, 그래핀, 흑린 및 포스포린으로 이루어진 그룹에서 선택된 어느 하나 이상의 2차원 반도체 물질을 포함할 수 있다.In one embodiment, the channel layer may include one or more two-dimensional semiconductor materials selected from the group consisting of transition metal chalcogenide compounds, non-transition metal chalcogenide compounds, graphene, black phosphorus, and phosphorene.
일 실시예에 있어서, 상기 게이트 절연막은 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 high-k 유전 물질, 또는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 지르코늄(Zr), 이트륨(Y), 란탄(La), 가돌리늄(Gd) 및 스트론튬(Sr)으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 산화물을 포함할 수 있다.In one embodiment, the gate insulating film is a high-k dielectric material containing one or more materials selected from the group consisting of aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide, or hafnium (Hf), silicon (Si) , aluminum (Al), zirconium (Zr), yttrium (Y), lanthanum (La), gadolinium (Gd), and strontium (Sr).
일 실시예에 있어서, 상기 게이트 전극은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 텅스텐(W), 텅스텐 질화물(WN), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금, 또는 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 도전성 산화물을 포함할 수 있다.In one embodiment, the gate electrode is magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), and vanadium (V ), chromium (Cr), manganese (Mn), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd) ), silver (Ag), cadmium (Cd), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tungsten (W), tungsten nitride (WN), iridium (Ir), platinum ( It may include a metal selected from the group consisting of Pt), gold (Au), and bismuth (Bi), or an alloy thereof, or a conductive oxide including indium tin oxide (ITO) or indium zinc oxide (IZO).
일 실시예에 있어서, 상기 소스 전극 및 드레인 전극은 서로 독립적으로 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있고, 필요에 따라 일함수를 조절하여 상술한 금속 물질 중 어느 하나 이상을 선택할 수 있다. In one embodiment, the source electrode and the drain electrode are independently made of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), and manganese (Mn). , Nickel (Ni), Copper (Cu), Zinc (Zn), Gallium (Ga), Zirconium (Zr), Niobium (Nb), Molybdenum (Mo), Lead (Pd), Silver (Ag), Cadmium (Cd) , indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). It may include a metal or an alloy thereof selected from the group consisting of, and if necessary, any one or more of the above-mentioned metal materials may be selected by adjusting the work function.
일 실시예에 있어서, 상기 제1 및 제2 지지체는, SiGe 층 및 Si 층이 교대로 적층된 구조를 가질 수 있다.In one embodiment, the first and second supports may have a structure in which SiGe layers and Si layers are alternately stacked.
한편, 본 발명의 다른 실시예로 트랜지스터 제조 방법을 들 수 있다.Meanwhile, another embodiment of the present invention includes a transistor manufacturing method.
본 발명의 일 실시예에 따른 트랜지스터 제조 방법은, 기판 상에 SiGe 층 및 Si 층이 교대로 적층된 구조체를 형성하는 단계, 상기 SiGe 층을 선택적으로 식각하여, 제1 및 제2 지지체 사이에 배치되고 서로 이격된 복수의 브릿지 구조체를 포함하는 3차원 구조물을 형성하는 단계, 상기 브릿지 구조체의 표면에 유전막을 형성하는 단계, 유전막이 형성된 브릿지 구조체의 표면에 2차원 반도체 물질을 성장시켜 반도체 채널층을 형성하는 단계, 상기 반도체 채널층의 표면을 피복하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계, 상기 제1 지지체의 표면을 둘러싸고, 상기 채널층의 제1 부분과 접촉하도록 소스 전극을 형성하는 단계, 및 상기 제2 지지체의 표면을 둘러싸고, 상기 채널층의 제2 부분과 접촉하도록 드레인 전극을 형성하는 단계를 포함할 수 있다.A transistor manufacturing method according to an embodiment of the present invention includes forming a structure in which SiGe layers and Si layers are alternately stacked on a substrate, selectively etching the SiGe layer, and placing it between the first and second supports. forming a three-dimensional structure including a plurality of bridge structures spaced apart from each other, forming a dielectric film on the surface of the bridge structure, and growing a two-dimensional semiconductor material on the surface of the bridge structure on which the dielectric film is formed to form a semiconductor channel layer. forming, forming a gate insulating film covering the surface of the semiconductor channel layer, forming a gate electrode to surround the gate insulating film, surrounding the surface of the first support, and forming a gate insulating film to surround the surface of the first support, and a first portion of the channel layer and It may include forming a source electrode to contact the surface of the second support and forming a drain electrode to contact the second portion of the channel layer.
일 실시예에 있어서, 상기 3차원 구조물을 형성하는 단계는, 패터닝 마스크를 이용하여 상기 구조체가 H 자 형상을 갖도록 패터닝하는 단계, 및 패터닝된 구조체의 중심 영역에서, 상기 SiGe 층을 선택적으로 식각하여 복수의 브릿지 구조체를 형성하는 단계를 포함할 수 있다.In one embodiment, forming the three-dimensional structure includes patterning the structure to have an H shape using a patterning mask, and selectively etching the SiGe layer in the center area of the patterned structure. It may include forming a plurality of bridge structures.
일 실시예에 있어서, 상기 반도체 채널층은 전이금속 칼코겐 화합물, 비전이금속 칼코겐 화합물, 흑린(Black Phosphorus, BP), 그래핀 및 포스포린으로 이루어진 그룹에서 선택된 하나 이상의 2차원 반도체 물질을 포함할 수 있다.In one embodiment, the semiconductor channel layer includes one or more two-dimensional semiconductor materials selected from the group consisting of transition metal chalcogenides, non-transition metal chalcogenides, black phosphorus (BP), graphene, and phosphorene. can do.
일 실시예에 있어서, 상기 게이트 절연막은 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 high-k 유전 물질, 또는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 지르코늄(Zr), 이트륨(Y), 란탄(La), 가돌리늄(Gd) 및 스트론튬(Sr)으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 산화물을 포함할 수 있다.In one embodiment, the gate insulating film is a high-k dielectric material containing one or more materials selected from the group consisting of aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide, or hafnium (Hf), silicon (Si) , aluminum (Al), zirconium (Zr), yttrium (Y), lanthanum (La), gadolinium (Gd), and strontium (Sr).
일 실시예에 있어서, 상기 게이트 전극, 소스 전극 및 드레인 전극은, 서로 독립적으로, 열 증착법, 전자빔 증착법, 스퍼터링 및 화학적 진공 증착법 중에서 선택되는 어느 하나의 방법을 통해 형성될 수 있다.In one embodiment, the gate electrode, source electrode, and drain electrode may be formed independently of each other through any one method selected from thermal evaporation, electron beam evaporation, sputtering, and chemical vacuum deposition.
일 실시예에 있어서, 상기 게이트 전극은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 텅스텐(W), 텅스텐 질화물(WN), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금, 또는 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 도전성 산화물을 포함하고, 상기 소스 전극 및 드레인 전극은 서로 독립적으로 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있고, 필요에 따라 일함수를 조절하여 상술한 금속 물질 중 어느 하나 이상을 선택할 수 있다.In one embodiment, the gate electrode is magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), and vanadium (V ), chromium (Cr), manganese (Mn), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd) ), silver (Ag), cadmium (Cd), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tungsten (W), tungsten nitride (WN), iridium (Ir), platinum ( Pt), a metal selected from the group consisting of gold (Au) and bismuth (Bi), or an alloy thereof, or a conductive oxide including indium tin oxide (ITO) or indium zinc oxide (IZO), and the source electrode And the drain electrode is independently composed of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), nickel (Ni), and copper (Cu). ), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd), indium (In), tin (Sn) ), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi), or a metal selected from the group consisting of these It may include an alloy, and if necessary, any one or more of the above-mentioned metal materials can be selected by adjusting the work function.
본 발명에 따른 트랜지스터는, SiGe 층 및 Si 층의 교대 적층 구조체에 대한 SiGe 층의 선택적 식각을 통해 형성된 Si 브릿지 구조체의 표면에 유전막을 형성시킨 후 그 위에 2차원 반도체 물질을 성장시켜 형성된 반도체 채널층을 구비함에 따라, 충분한 전류를 확보하고 기생 커패시턴스를 최소화할 수 있으며, 1nm 이하 두께에서도 우수한 전하 이동도 확보가 가능하고 매우 우수한 스케일링 길이(saling length)를 구현할 수 있어 트랜지스터의 성능과 집적도가 개선될 수 있다.The transistor according to the present invention is a semiconductor channel layer formed by forming a dielectric film on the surface of a Si bridge structure formed through selective etching of the SiGe layer with respect to an alternating stacked structure of SiGe layers and Si layers, and then growing a two-dimensional semiconductor material thereon. By providing it, sufficient current can be secured and parasitic capacitance can be minimized, excellent charge mobility can be secured even at a thickness of 1 nm or less, and a very excellent scaling length can be realized, improving the performance and integration of the transistor. You can.
도 1a는 본 발명의 실시예에 따른 트랜지스터를 설명하기 위한 사시도이다.
도 1b는 본 발명의 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 1c는 본 발명의 실시예에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 2a-g는 본 발명의 일 실시예에 따른 트랜지스터 제조 방법을 설명하기 위한 것이다.Figure 1A is a perspective view for explaining a transistor according to an embodiment of the present invention.
Figure 1B is a plan view for explaining a transistor according to an embodiment of the present invention.
Figure 1c is a cross-sectional view for explaining a transistor according to an embodiment of the present invention.
Figures 2a-g are for explaining a transistor manufacturing method according to an embodiment of the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. Since the present invention can be subject to various changes and have various forms, specific embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, and should be understood to include all changes, equivalents, and substitutes included in the spirit and technical scope of the present invention.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, terms such as “comprise” or “have” are intended to designate the presence of features, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features or steps. , it should be understood that it does not exclude in advance the possibility of the existence or addition of operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as generally understood by a person of ordinary skill in the technical field to which the present invention pertains. Terms defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and unless explicitly defined in the present application, should not be interpreted in an ideal or excessively formal sense. No.
도 1a-c는 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 도면이다.1A-C are diagrams for explaining a transistor according to an embodiment of the present invention.
도 1a-c를 참조하면, 본 발명의 일 실시예에 따른 트랜지스터(10)는 제1 지지체(110A), 제2 지지체(110B), 복수의 브릿지 구조체(200), 채널층(300), 게이트 절연막(400), 게이트 전극(500), 소스 전극(600) 및 드레인 전극(700)을 포함한다.1A-C, the transistor 10 according to an embodiment of the present invention includes a first support 110A, a second support 110B, a plurality of bridge structures 200, a channel layer 300, and a gate. It includes an insulating film 400, a gate electrode 500, a source electrode 600, and a drain electrode 700.
제1 지지체(110A) 및 제2 지지체(110B)는 기판(S) 상에 서로 이격되어 배치되고, 상기 제1 및 제2 지지체(110A, 110B) 사이에는 서로 이격된 복수의 브릿지 구조체(200)가 배치된다. 또한, 상기 제1 지지체(110A)의 표면에는, 제1 지지체(110A)의 표면을 둘러싸면서 채널층(300)의 제1 부분과 접촉하는 소스 전극(600)이 배치될 수 있다. 유사하게, 상기 제2 지지체(110B)의 표면에는, 제2 지지체(120B)의 표면을 둘러싸면서 채널층(300)의 제2 부분과 접촉하는 드레인 전극(700)이 배치될 수 있다.The first support 110A and the second support 110B are arranged to be spaced apart from each other on the substrate S, and a plurality of bridge structures 200 are spaced apart from each other between the first and second supports 110A and 110B. is placed. Additionally, a source electrode 600 that surrounds the surface of the first support 110A and contacts the first portion of the channel layer 300 may be disposed on the surface of the first support 110A. Similarly, a drain electrode 700 may be disposed on the surface of the second support 110B, surrounding the surface of the second support 120B and contacting the second portion of the channel layer 300.
일 실시예에 있어서, 상기 제1 및 제2 지지체(110A, 110B)는 SiGe 층(111) 및 Si 층(112)이 교대로 적층된 구조를 가질 수 있다. 본 발명에서는 3개의 SiGe 층(111) 및 3개의 Si 층(112)이 적층된 구조를 가지나, SiGe 층(111) 및 Si 층(112)의 개수는 이에 한정되지 않는다. 또한, 본 발명의 실시예에서는 SiGe 층(111)이 최하단 층으로 구성되었으나, 이와 달리 Si 층(112)이 최하단 층으로 구성될 수도 있다.In one embodiment, the first and second supports 110A and 110B may have a structure in which SiGe layers 111 and Si layers 112 are alternately stacked. In the present invention, three SiGe layers 111 and three Si layers 112 are stacked, but the number of SiGe layers 111 and Si layers 112 is not limited to this. Additionally, in the embodiment of the present invention, the SiGe layer 111 is configured as the bottom layer, but differently, the Si layer 112 may be configured as the bottom layer.
일 실시예에 있어서, 상기 기판(S)은 실리콘(Si), 저마늄(Ge), 유리 및 PET 필름 중에서 선택된 물질로 이루어지는 것이 바람직하나, 이에 제한되는 것은 아니다. 또한, 상기 기판(S) 상에는 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 질화규소(Si3N4), 실리콘 산질화물(SiON), 산화마그네슘(MgO), 산화칼슘(CaO), 지르코늄실리케이트(ZrSiO4), 산화지르코늄(ZrO2), 산화란탄륨(La2O3), 오산화탄탈럼(Ta2O5), 스트론튬 산화물(SrO) 및 바륨 산화물(BaO) 중에서 선택된 절연 물질을 포함하는 절연층이 성장 또는 증착된 구조를 가질 수 있다.In one embodiment, the substrate S is preferably made of a material selected from silicon (Si), germanium (Ge), glass, and PET film, but is not limited thereto. In addition, on the substrate (S), silicon dioxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), and magnesium oxide (MgO) ), calcium oxide (CaO), zirconium silicate (ZrSiO 4 ), zirconium oxide (ZrO 2 ), lanthanum oxide (La 2 O 3 ), tantalum pentoxide (Ta 2 O 5 ), strontium oxide (SrO) and barium oxide. It may have a structure in which an insulating layer containing an insulating material selected from (BaO) is grown or deposited.
복수의 브릿지 구조체(200)는 상기 제1 및 제2 지지체(110A, 110B) 사이에 배치되고, 소정의 간격을 두고 서로 이격되어 있는 구조를 갖는다. 또한, 상기 복수의 브릿지 구조체(200)의 표면에는 이를 피복하는 채널층(300)이 형성되어 있다. 일 실시예에 있어서, 상기 복수의 브릿지 구조체(200)들은 등간격으로 이격되거나, 또는 각각 다른 간격으로 이격될 수 있고, 특별히 제한되지 않는다.The plurality of bridge structures 200 are disposed between the first and second supports 110A and 110B and are spaced apart from each other at a predetermined distance. Additionally, a channel layer 300 covering the surfaces of the plurality of bridge structures 200 is formed. In one embodiment, the plurality of bridge structures 200 may be spaced apart at equal intervals or may be spaced apart at different intervals, and are not particularly limited.
일 실시예에 있어서, 상기 브릿지 구조체(200)는 Si 층(210) 및 상기 Si 층(210)의 표면을 피복하는 유전막 층(220)을 포함할 수 있다. 상기 유전막 층(220)은 후술할 채널층(300)의 성장을 위한 템플레이트 층으로 사용될 수 있다.In one embodiment, the bridge structure 200 includes a Si layer 210 and a dielectric film covering the surface of the Si layer 210. It may include a layer 220. The dielectric film The layer 220 may be used as a template layer for the growth of the channel layer 300, which will be described later.
일 실시예에 있어서, 상기 유전막 층(220)은 high-k 옥사이드 물질을 포함하거나, 실리콘 산화물(SiO2)을 포함할 수 있으며, 유전성 물질이라면 특별히 제한되지 않는다. 예를 들어, 상기 유전막 층(220)은 실리콘 산화물(SiO2), 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물, 란타늄 산화물 등의 유전 물질을 포함할 수 있다.In one embodiment, the dielectric layer 220 may include a high-k oxide material or silicon oxide (SiO 2 ), and is not particularly limited as long as it is a dielectric material. For example, the dielectric layer 220 may include a dielectric material such as silicon oxide (SiO 2 ), aluminum oxide, hafnium oxide, zirconium hafnium oxide, or lanthanum oxide.
채널층(300)은 상기 브릿지 구조체(200)의 표면을 피복하며, 채널층(300)의 표면에는 게이트 절연막(400)이 피복되어 있다. 이러한 채널층(300)은 p형, n형 또는 양극성으로 동작하는 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 1-nm 이하 두께에서도 우수한 전하 이동도 확보가 가능하며, 유전상수가 보통 4 정도로 낮아 매우 우수한 스케일링 길이 (scaling length) (Si 채널 대비 약 5배 이상 작음)가 예측되는 소재이다.The channel layer 300 covers the surface of the bridge structure 200, and the surface of the channel layer 300 is covered with a gate insulating film 400. This channel layer 300 may include a two-dimensional semiconductor material that operates as p-type, n-type, or bipolar. The two-dimensional semiconductor material is capable of securing excellent charge mobility even with a thickness of 1-nm or less, and its dielectric constant is usually low around 4, so it is expected to have an excellent scaling length (about 5 times smaller than that of Si channel). am.
일 실시예에 있어서, 상기 채널층(300)은 전이금속 칼코겐 화합물, 비전이금속 칼코겐 화합물, 그래핀, 흑린 및 포스포린으로 이루어진 그룹에서 선택된 어느 하나 이상의 2차원 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 비전이금속(non-transition metal) 칼코겐 화합물에서 비전이금속은, 예컨대, Ga, In, Sn, Ge, Pb 등을 포함할 수 있다. 이 경우, 상기 채널층(300)은 Ga, In, Sn, Ge, Pb 등의 비전이금속과 S, Se, Te 등의 칼코겐 원소의 화합물을 포함할 수 있다. 구체적으로 예를 들면, 상기 채널층(300)은 SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2 등을 포함할 수 있다.In one embodiment, the channel layer 300 may include one or more two-dimensional semiconductor materials selected from the group consisting of transition metal chalcogenides, non-transition metal chalcogenides, graphene, black phosphorus, and phosphorene. , but is not limited to this. In the non-transition metal chalcogenide compound, the non-transition metal may include, for example, Ga, In, Sn, Ge, Pb, etc. In this case, the channel layer 300 may include a compound of a non-transition metal such as Ga, In, Sn, Ge, and Pb and a chalcogen element such as S, Se, and Te. For example, the channel layer 300 may include SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2, etc.
게이트 절연막(400)은 상기 채널층(300)의 표면을 피복하며, 게이트 전극(500)은 상기 게이트 절연막(400)을 둘러싸도록 배치되어 있다. 이러한 게이트 절연막(400)은 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(400)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물, 란타늄 산화물 등을 포함하는 high-k 유전 물질을 포함할 수 있다. 또는, 게이트 절연막(400)은 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 지르코늄(Zr), 이트륨(Y), 란탄(La), 가돌리늄(Gd) 및 스트론튬(Sr)으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 산화물 등의 강유전 물질(ferroelectric material) 을 포함할 수 있으나, 이에 제한되지 않는다.The gate insulating film 400 covers the surface of the channel layer 300, and the gate electrode 500 is arranged to surround the gate insulating film 400. This gate insulating layer 400 may include an insulating material. For example, the gate insulating layer 400 may include a high-k dielectric material including aluminum oxide, hafnium oxide, zirconium hafnium oxide, lanthanum oxide, etc. Alternatively, the gate insulating film 400 is a group consisting of hafnium (Hf), silicon (Si), aluminum (Al), zirconium (Zr), yttrium (Y), lanthanum (La), gadolinium (Gd), and strontium (Sr). It may include, but is not limited to, a ferroelectric material such as an oxide containing one or more materials selected from .
게이트 전극(500)은 상기 게이트 절연막(400)을 둘러싸도록 배치된다. 이러한 게이트 전극(500)은 높은 안정성을 가지는 금속 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(500)은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 텅스텐(W), 텅스텐 질화물(WN), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있다. 또는 게이트 전극(500)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등과 같은 도전성 산화물을 포함할 수 있으나, 이에 제한되지 않는다.The gate electrode 500 is arranged to surround the gate insulating film 400. This gate electrode 500 may include a metal material with high stability. For example, the gate electrode 500 may be made of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), vanadium ( V), chromium (Cr), manganese (Mn), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead ( Pd), silver (Ag), cadmium (Cd), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tungsten (W), tungsten nitride (WN), iridium (Ir), platinum It may include a metal selected from the group consisting of (Pt), gold (Au), and bismuth (Bi), or an alloy thereof. Alternatively, the gate electrode 500 may include a conductive oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), but is not limited thereto.
소스 전극(600)은 상기 제1 지지체(110A) 표면을 둘러싸도록 배치되고, 상기 채널층(300)의 제1 부분과 접촉하도록 형성된다. 이러한 소스 전극(600)은 예를 들어, 특별히 제한되지는 않지만, 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있고, 필요에 따라 일함수를 조절하여 상기 나열된 물질 중에서 선택될 수 있다.The source electrode 600 is disposed to surround the surface of the first support 110A and is formed to contact the first portion of the channel layer 300. This source electrode 600 is, for example, but not particularly limited, magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn). ), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd) ), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). ) may include a metal or an alloy thereof selected from the group consisting of, and may be selected from the materials listed above by adjusting the work function as necessary.
드레인 전극(700)은 상기 제2 지지체(110B) 표면을 둘러싸도록 배치되고, 상기 채널층(300)의 제2 부분과 접촉하도록 형성된다. 이러한 드레인 전극(700)은 예를 들어, 특별히 제한되지는 않지만, 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있고, 필요에 따라 일함수를 조절하여 상기 나열된 물질 중에서 선택될 수 있다.The drain electrode 700 is disposed to surround the surface of the second support 110B and is formed to contact the second portion of the channel layer 300. This drain electrode 700 is, for example, but not particularly limited, magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), and manganese (Mn). ), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd) ), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). ) may include a metal or an alloy thereof selected from the group consisting of, and may be selected from the materials listed above by adjusting the work function as necessary.
본 발명에 따른 트랜지스터(10)는 Si 층(210) 및 상기 Si 층(210)의 표면을 피복하는 유전막 층(220)을 포함하는 복수의 브릿지 구조체(200) 상에 2차원 반도체 물질을 성장시켜 형성된 채널층(300)을 구비함에 따라, 충분한 전류를 확보하고 기생 커패시턴스를 최소화할 수 있으며, 1nm 이하 두께에서도 우수한 전하 이동도 확보가 가능하고 매우 우수한 스케일링 길이(saling length)를 구현할 수 있어 트랜지스터의 성능과 집적도가 개선될 수 있다.The transistor 10 according to the present invention is grown by growing a two-dimensional semiconductor material on a plurality of bridge structures 200 including a Si layer 210 and a dielectric layer 220 covering the surface of the Si layer 210. By providing the formed channel layer 300, sufficient current can be secured and parasitic capacitance can be minimized, excellent charge mobility can be secured even with a thickness of 1 nm or less, and a very excellent scaling length can be realized, thereby improving the transistor's Performance and integration can be improved.
도 2a-2g는 본 발명의 일 실시예에 따른 트랜지스터 제조 방법을 설명하기 위한 것이다.2A-2G are for explaining a transistor manufacturing method according to an embodiment of the present invention.
도 2a-2g를 참조하면, 본 발명의 일 실시예에 따른 트랜지스터 제조 방법은 기판 상에 SiGe 층 및 Si 층이 교대로 적층된 구조체를 형성하는 단계(S100), 상기 SiGe 층을 선택적으로 식각하여, 제1 및 제2 지지체 사이에 배치되고 서로 이격된 복수의 브릿지 구조체를 포함하는 3차원 구조물을 형성하는 단계(S200), 상기 브릿지 구조체의 표면에 유전막을 형성하는 단계(S300), 유전막이 형성된 브릿지 구조체의 표면에 2차원 반도체 물질을 성장시켜 반도체 채널층을 형성하는 단계(S400), 상기 반도체 채널층의 표면을 피복하는 게이트 절연막을 형성하는 단계(S500), 상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계(S600), 상기 제1 지지체의 표면을 둘러싸고, 상기 채널층의 제1 부분과 접촉하도록 소스 전극을 형성하는 단계(S700) 및 상기 제2 지지체의 표면을 둘러싸고, 상기 채널층의 제2 부분과 접촉하도록 드레인 전극을 형성하는 단계(S800)를 포함할 수 있다.Referring to FIGS. 2A-2G, the transistor manufacturing method according to an embodiment of the present invention includes forming a structure in which SiGe layers and Si layers are alternately stacked on a substrate (S100), and selectively etching the SiGe layer. , forming a three-dimensional structure including a plurality of bridge structures disposed between the first and second supports and spaced apart from each other (S200), forming a dielectric film on the surface of the bridge structure (S300), the dielectric film is formed Forming a semiconductor channel layer by growing a two-dimensional semiconductor material on the surface of the bridge structure (S400), forming a gate insulating film covering the surface of the semiconductor channel layer (S500), and forming a gate electrode to surround the gate insulating film. forming a source electrode (S600), surrounding the surface of the first support and forming a source electrode to contact the first portion of the channel layer (S700), and forming a source electrode surrounding the surface of the second support and contacting the first portion of the channel layer. It may include forming a drain electrode to contact the second portion (S800).
먼저, 기판(S) 상에 SiGe 층(111) 및 Si 층(112)이 교대로 적층된 구조체(110)를 형성하는 단계(S100)를 진행한다. (도 2a 참조)First, a step (S100) of forming a structure 110 in which SiGe layers 111 and Si layers 112 are alternately stacked on a substrate S is performed (S100). (see Figure 2a)
일 실시예에 있어서, 상기 기판(S) 상에 SiGe 층(111)을 성장시킨 후 상기 SiGe 층(111) 위에 Si 층(112)을 성장시키는 단계를 적어도 1회 이상 반복하여 SiGe 층(111) 및 Si 층(112)이 교대로 적층된 구조체(110)를 형성할 수 있다. 이때, 상기 SiGe 층(111) 및 Si 층(112)은 CVD 등을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니다.In one embodiment, the step of growing the SiGe layer 111 on the substrate S and then growing the Si layer 112 on the SiGe layer 111 is repeated at least once or more to form the SiGe layer 111. and Si layers 112 may be alternately stacked to form a structure 110. At this time, the SiGe layer 111 and Si layer 112 may be formed using CVD, etc., but are not limited thereto.
다음으로, 상기 SiGe 층(111)을 선택적으로 식각하여, 제1 및 제2 지지체(110A, 110B) 사이에 배치되고 서로 이격된 복수의 브릿지 구조체(200)를 포함하는 3차원 구조물(120)을 형성하는 단계(S200)를 진행한다. (도 2b 참조) 상기 S200 단계에서, 복수의 브릿지 구조체(200)는 Si 으로 이루어질 수 있다.Next, the SiGe layer 111 is selectively etched to form a three-dimensional structure 120 including a plurality of bridge structures 200 disposed between the first and second supports 110A and 110B and spaced apart from each other. Proceed with the forming step (S200). (See FIG. 2B) In step S200, the plurality of bridge structures 200 may be made of Si.
일 실시예에 있어서, 상기 S200 단계는 하기와 같은 단계를 포함할 수 있다.In one embodiment, step S200 may include the following steps.
먼저, 패터닝 마스크를 이용하여 상기 구조체(110)가 H 자 형상을 갖도록 패터닝하는 단계(S210)를 진행한다. 상기 S210 단계에서, SiGe 층(111) 및 Si 층(112)의 일부가 식각되어 H 자 형상을 갖는 구조체(110)가 형성되게 된다.First, a step (S210) of patterning the structure 110 to have an H shape is performed using a patterning mask. In step S210, a portion of the SiGe layer 111 and the Si layer 112 are etched to form the H-shaped structure 110.
다음으로, 패터닝된 구조체(110)의 중심 영역에서, 상기 SiGe 층(111)을 선택적으로 식각하여 복수의 브릿지 구조체(200)를 형성하는 단계(S220)를 진행한다. 여기서, 상기 SiGe 층(111)의 선택적 식각은 건식 식각 또는 습식 식각 방법 등을 이용하여 수행될 수 있으나, 특별히 제한되지는 않는다.Next, a step S220 of forming a plurality of bridge structures 200 by selectively etching the SiGe layer 111 in the central area of the patterned structure 110 is performed (S220). Here, the selective etching of the SiGe layer 111 may be performed using a dry etching method or a wet etching method, but is not particularly limited.
이후, 상기 브릿지 구조체(200)의 표면에 유전막을 형성하는 단계(S300)를 진행한다. (도 2c 참조) 일 실시예에 있어서, 상기 브릿지 구조체(200)는 Si 으로 이루어져 있으며, 상기 Si 의 표면에 유전막을 형성시켜 Si 층(210)의 표면에 유전막 층(220)을 형성할 수 있다. 상기 표면에 유전막을 형성하는 단계(S300)는 브릿지 구조체(200)의 표면에 2차원 반도체 물질을 성장시키기 위한 단계로, 유전막 층(220)은 2차원 반도체 성장을 위한 템플레이트로 작용할 수 있다. 한편, 상기 유전막 층(220)의 형성은 ALD 증착 방식 등을 이용하여 수행될 수 있으나, 이에 제한되는 것은 아니다.Afterwards, a step (S300) of forming a dielectric film on the surface of the bridge structure 200 is performed. (See FIG. 2C) In one embodiment, the bridge structure 200 is made of Si, and a dielectric film is formed on the surface of the Si to form a dielectric film on the surface of the Si layer 210. Layer 220 may be formed. The step of forming a dielectric film on the surface (S300) is a step for growing a two-dimensional semiconductor material on the surface of the bridge structure 200, and the dielectric film Layer 220 may serve as a template for two-dimensional semiconductor growth. Meanwhile, the formation of the dielectric layer 220 may be performed using an ALD deposition method, but is not limited thereto.
다음으로, 유전막이 형성된 브릿지 구조체(220)의 표면에 2차원 반도체 물질을 성장시켜 반도체 채널층(300)을 형성하는 단계(S400)를 진행한다. (도 2d 참조) Next, a step (S400) of forming the semiconductor channel layer 300 is performed by growing a two-dimensional semiconductor material on the surface of the bridge structure 220 on which the dielectric film is formed. (see Figure 2d)
일 실시예에 있어서, 상기 2차원 반도체 물질은 특별히 제한되는 것은 아니나, 상술한 것처럼 전이금속 칼코겐 화합물, 비전이금속 칼코겐 화합물, 흑린(Black Phosphorus, BP), 그래핀 및 포스포린으로 이루어진 그룹에서 선택된 하나 이상의 물질을 포함할 수 있다.In one embodiment, the two-dimensional semiconductor material is not particularly limited, but is a group consisting of transition metal chalcogenide compounds, non-transition metal chalcogenide compounds, black phosphorus (BP), graphene, and phosphorene as described above. It may contain one or more substances selected from.
일 실시예에 있어서, 상기 반도체 채널층(300)의 형성은 화학기상 증착법(Chemical Vapor Deposition, CVD), 저압 화학기상 증착법(Lower Pressure Chemical Vapor Deposition, LPCVD), 상압 화학기상 증착법(Atmospheric Pressure Chemical Vapor Deposition, APCVD), 유기금속 화학기상 증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition, PECVD), 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 수행될 수 있으나, 이에 제한되는 것은 아니다.In one embodiment, the semiconductor channel layer 300 is formed using a chemical vapor deposition (CVD) method, a low pressure chemical vapor deposition (LPCVD) method, or an atmospheric pressure chemical vapor deposition (Atmospheric Pressure Chemical Vapor Deposition) method. Deposition, APCVD), Metal Organic Chemical Vapor Deposition (MOCVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Atomic Layer Deposition (ALD), etc. It may be, but is not limited to this.
다음으로, 상기 반도체 채널층(300)의 표면을 피복하는 게이트 절연막(400)을 형성하는 단계(S500)를 진행한다. (도 2e 참조)Next, a step (S500) of forming a gate insulating film 400 covering the surface of the semiconductor channel layer 300 is performed. (see Figure 2e)
일 실시예에 있어서, 상기 S500 단계는 반도체 채널층(300)의 표면 상에 절연 물질을 성장시켜 게이트 절연막(400)을 형성하는 것 일 수 있다. 여기서, 상기 절연 물질은 특별히 제한되는 것은 아니나, 상술한 것처럼알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 high-k 유전 물질, 또는 하프늄(Hf), 실리콘(Si), 알루미늄(Al), 지르코늄(Zr), 이트륨(Y), 란탄(La), 가돌리늄(Gd) 및 스트론튬(Sr)으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 산화물 등의 강유전 물질(ferroelectric material)을 포함할 수 있다.In one embodiment, step S500 may involve forming the gate insulating film 400 by growing an insulating material on the surface of the semiconductor channel layer 300. Here, the insulating material is not particularly limited, but as described above, a high-k dielectric material containing one or more materials selected from the group consisting of aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide, or hafnium (Hf) , oxides, etc. containing one or more materials selected from the group consisting of silicon (Si), aluminum (Al), zirconium (Zr), yttrium (Y), lanthanum (La), gadolinium (Gd), and strontium (Sr). It may contain a ferroelectric material.
다음으로, 상기 게이트 절연막(400)을 둘러싸도록 게이트 전극(500)을 형성하는 단계(S600)를 진행한다. (도 2f 참조)Next, a step (S600) of forming the gate electrode 500 to surround the gate insulating film 400 is performed. (see Figure 2f)
일 실시예에 있어서, 상기 게이트 전극(500)은 열 증착법, 전자빔 증착법, 스퍼터링 및 화학적 진공 증착법 중에서 선택되는 어느 하나의 방법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 게이트 전극(500)은 예를 들어, 상술한 바와 같이마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 텅스텐(W), 텅스텐 질화물(WN), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함하거나, 또는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등의 도전성 산화물을 포함할 수 있다.In one embodiment, the gate electrode 500 may be formed through any one method selected from thermal evaporation, electron beam deposition, sputtering, and chemical vacuum deposition, but is not limited thereto. In addition, the gate electrode 500 may be, for example, magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), titanium nitride (TiN), tantalum (Ta), or tantalum nitride, as described above. (TaN), vanadium (V), chromium (Cr), manganese (Mn), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum. (Mo), lead (Pd), silver (Ag), cadmium (Cd), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tungsten (W), tungsten nitride (WN), Contains a metal selected from the group consisting of iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi), or an alloy thereof, or indium tin oxide (ITO), indium zinc oxide (IZO), etc. It may contain conductive oxide.
이후, 상기 제1 지지체(110A)의 표면을 둘러싸고, 상기 채널층(300)의 제1 부분과 접촉하도록 소스 전극(600)을 형성하는 단계(S700)를 진행한다. (도 2g 참조)Thereafter, a step S700 of forming the source electrode 600 to surround the surface of the first support 110A and contact the first portion of the channel layer 300 is performed (S700). (see Figure 2g)
일 실시예에 있어서, 상기 소스 전극(600)은 열 증착법, 전자빔 증착법, 스퍼터링 및 화학적 진공 증착법 중에서 선택되는 어느 하나의 방법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 소스 전극(600)은 예를 들어, 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있다.In one embodiment, the source electrode 600 may be formed through any one method selected from thermal evaporation, electron beam deposition, sputtering, and chemical vacuum deposition, but is not limited thereto. In addition, the source electrode 600 may be made of, for example, magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), nickel ( Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd), indium ( A group consisting of In), tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). It may include metals selected from or alloys thereof.
마지막으로, 상기 제2 지지체(110B)의 표면을 둘러싸고, 상기 채널층(300)의 제2 부분과 접촉하도록 드레인 전극(700)을 형성하는 단계(S800)를 진행한다. (도 2g 참조)Finally, a step (S800) of forming the drain electrode 700 to surround the surface of the second support 110B and contact the second portion of the channel layer 300 is performed. (see Figure 2g)
일 실시예에 있어서, 상기 드레인 전극(700)은 열 증착법, 전자빔 증착법, 스퍼터링 및 화학적 진공 증착법 중에서 선택되는 어느 하나의 방법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 드레인 전극(700)은 예를 들어, 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi) 로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함할 수 있다.In one embodiment, the drain electrode 700 may be formed through any one method selected from thermal evaporation, electron beam deposition, sputtering, and chemical vacuum deposition, but is not limited thereto. In addition, the drain electrode 700 may be made of, for example, magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), nickel ( Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd), indium ( A group consisting of In), tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). It may include metals selected from or alloys thereof.
한편, 일 실시예에 있어서, 상기 S700 단계 전에, 상기 S800 단계를 먼저 진행할 수 있다. 즉, 소스 전극(600)과 드레인 전극(700)은 순서에 상관없이 게이트 전극(500)의 형성 후에 형성될 수 있다.Meanwhile, in one embodiment, step S800 may be performed before step S700. That is, the source electrode 600 and the drain electrode 700 can be formed after the gate electrode 500 is formed, regardless of the order.
본 발명의 제조 방법에 따르면, SiGe 층 및 Si 층의 교대 적층 구조체(110)에 대한 SiGe 층(111)의 선택적 식각을 통해 형성된 Si 브릿지 구조체(200)의 표면에 유전막을 형성한 후 그 위에 2차원 반도체 물질을 성장시켜 반도체 채널층(300)을 형성함에 따라 간편한 공정으로 2차원 반도체 물질을 포함하는 반도체 멀티-채널을 제작할 수 있다. 따라서, 트랜지스터의 성능과 집적도를 개선할 수 있는 장점이 있다.According to the manufacturing method of the present invention, a dielectric film is formed on the surface of the Si bridge structure 200 formed through selective etching of the SiGe layer 111 with respect to the alternating stacked structure 110 of SiGe layers and Si layers, and then 2 By growing a 3D semiconductor material to form the semiconductor channel layer 300, a semiconductor multi-channel including a 2D semiconductor material can be manufactured through a simple process. Therefore, there is an advantage in improving the performance and integration of the transistor.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described above with reference to preferred embodiments, those skilled in the art can make various modifications and changes to the present invention without departing from the spirit and scope of the present invention as set forth in the following patent claims. You will understand that it is possible.
10 : 트랜지스터 구조체 : 110
120 : 3차원 구조물 110A : 제1 지지체
110B : 제2 지지체 111 : SiGe 층
112 : Si 층 200: 복수의 브릿지 구조체
210 : Si 층 220 : 유전막 층
300 : 채널층 400 : 게이트 절연막
500 : 게이트 전극 600 : 소스 전극
700 : 드레인 전극 S : 기판10: Transistor structure: 110
120: 3D structure 110A: first support
110B: second support 111: SiGe layer
112: Si layer 200: plural bridge structures
210: Si layer 220: dielectric film floor
300: Channel layer 400: Gate insulating film
500: gate electrode 600: source electrode
700: Drain electrode S: Substrate
Claims (14)
상기 제1 및 제2 지지체 사이에 배치되고, 서로 이격된 복수의 브릿지 구조체;
상기 브릿지 구조체의 표면을 피복하는 채널층;
상기 채널층의 표면을 피복하는 게이트 절연막;
상기 게이트 절연막을 둘러싸도록 배치된 게이트 전극;
상기 제1 지지체 표면을 둘러싸도록 배치되고, 상기 채널층의 제1 부분과 접촉하는 소스 전극; 및
상기 제2 지지체 표면을 둘러싸도록 배치되고, 상기 채널층의 제2 부분과 접촉하는 드레인 전극;을 포함하는, 트랜지스터.first and second supports spaced apart from each other;
a plurality of bridge structures disposed between the first and second supports and spaced apart from each other;
a channel layer covering the surface of the bridge structure;
a gate insulating film covering the surface of the channel layer;
a gate electrode disposed to surround the gate insulating film;
a source electrode disposed to surround the first support surface and in contact with a first portion of the channel layer; and
A transistor comprising: a drain electrode arranged to surround the second support surface and in contact with a second portion of the channel layer.
상기 복수의 브릿지 구조체는,
Si 층; 및
상기 Si 층의 표면을 피복하는 유전막 층;을 포함하는 것을 특징으로 하는,
트랜지스터.According to paragraph 1,
The plurality of bridge structures are,
Si layer; and
Dielectric film covering the surface of the Si layer characterized in that it includes a layer;
transistor.
상기 유전막 층은 실리콘 산화물(SiO2), 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물로 이루어진 그룹에서 선택된 어느 하나 이상의 유전 물질을 포함하는 것을 특징으로 하는,
트랜지스터.According to paragraph 2,
The dielectric layer is characterized in that it includes one or more dielectric materials selected from the group consisting of silicon oxide (SiO 2 ), aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide.
transistor.
상기 채널층은 전이금속 칼코겐 화합물, 비전이금속 칼코겐 화합물, 그래핀, 흑린 및 포스포린으로 이루어진 그룹에서 선택된 어느 하나 이상의 2차원 반도체 물질을 포함하는 것을 특징으로 하는,
트랜지스터.According to paragraph 1,
The channel layer is characterized in that it contains one or more two-dimensional semiconductor materials selected from the group consisting of transition metal chalcogenides, non-transition metal chalcogenides, graphene, black phosphorus, and phosphorene,
transistor.
상기 게이트 절연막은,
알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 high-k 유전 물질; 또는
하프늄(Hf), 실리콘(Si), 알루미늄(Al), 지르코늄(Zr), 이트륨(Y), 란탄(La), 가돌리늄(Gd) 및 스트론튬(Sr)으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 산화물을 포함하는 것을 특징으로 하는,
트랜지스터.According to paragraph 1,
The gate insulating film is,
A high-k dielectric material comprising one or more materials selected from the group consisting of aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide; or
Contains one or more materials selected from the group consisting of hafnium (Hf), silicon (Si), aluminum (Al), zirconium (Zr), yttrium (Y), lanthanum (La), gadolinium (Gd), and strontium (Sr). Characterized in that it contains an oxide that,
transistor.
상기 게이트 전극은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 텅스텐(W), 텅스텐 질화물(WN), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금; 또는
인듐 주석 산화물(ITO)또는 인듐 아연 산화물(IZO)을 포함하는 도전성 산화물을 포함하는 것을 특징으로 하는,
트랜지스터.According to paragraph 1,
The gate electrode is made of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), vanadium (V), and chromium (Cr). , manganese (Mn), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag) , cadmium (Cd), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tungsten (W), tungsten nitride (WN), iridium (Ir), platinum (Pt), gold (Au) ) and a metal or alloy thereof selected from the group consisting of bismuth (Bi); or
Characterized in that it contains a conductive oxide containing indium tin oxide (ITO) or indium zinc oxide (IZO),
transistor.
상기 소스 전극 및 드레인 전극은 서로 독립적으로 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함하는 것을 특징으로 하는,
트랜지스터.According to paragraph 1,
The source electrode and drain electrode are independently made of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), nickel (Ni), Copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd), indium (In), selected from the group consisting of tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). Characterized in that it contains metals or alloys thereof,
transistor.
상기 제1 및 제2 지지체는, SiGe 층 및 Si 층이 교대로 적층된 구조를 갖는 것인,
트랜지스터.According to paragraph 1,
The first and second supports have a structure in which SiGe layers and Si layers are alternately stacked,
transistor.
상기 SiGe 층을 선택적으로 식각하여, 제1 및 제2 지지체 사이에 배치되고 서로 이격된 복수의 브릿지 구조체를 포함하는 3차원 구조물을 형성하는 단계;
상기 브릿지 구조체의 표면에 유전막을 형성하는 단계;
유전막이 형성된 브릿지 구조체의 표면에 2차원 반도체 물질을 성장시켜 반도체 채널층을 형성하는 단계;
상기 반도체 채널층의 표면을 피복하는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계;
상기 제1 지지체의 표면을 둘러싸고, 상기 채널층의 제1 부분과 접촉하도록 소스 전극을 형성하는 단계; 및
상기 제2 지지체의 표면을 둘러싸고, 상기 채널층의 제2 부분과 접촉하도록 드레인 전극을 형성하는 단계;를 포함하는,
트랜지스터 제조 방법.Forming a structure in which SiGe layers and Si layers are alternately stacked on a substrate;
selectively etching the SiGe layer to form a three-dimensional structure including a plurality of bridge structures disposed between first and second supports and spaced apart from each other;
forming a dielectric film on the surface of the bridge structure;
Forming a semiconductor channel layer by growing a two-dimensional semiconductor material on the surface of the bridge structure on which the dielectric film is formed;
forming a gate insulating film covering the surface of the semiconductor channel layer;
forming a gate electrode to surround the gate insulating film;
forming a source electrode to surround the surface of the first support and to contact the first portion of the channel layer; and
Comprising: forming a drain electrode to surround the surface of the second support and to contact the second portion of the channel layer.
How to make a transistor.
상기 3차원 구조물을 형성하는 단계는,
패터닝 마스크를 이용하여 상기 구조체가 H 자 형상을 갖도록 패터닝하는 단계; 및
패터닝된 구조체의 중심 영역에서, 상기 SiGe 층을 선택적으로 식각하여 복수의 브릿지 구조체를 형성하는 단계;를 포함하는 것을 특징으로 하는,
트랜지스터 제조 방법.According to clause 9,
The step of forming the three-dimensional structure is,
patterning the structure to have an H shape using a patterning mask; and
In the central region of the patterned structure, forming a plurality of bridge structures by selectively etching the SiGe layer.
How to make a transistor.
상기 반도체 채널층은 전이금속 칼코겐 화합물, 비전이금속 칼코겐 화합물, 흑린(Black Phosphorus, BP), 그래핀 및 포스포린으로 이루어진 그룹에서 선택된 하나 이상의 2차원 반도체 물질을 포함하는 것을 특징으로 하는,
트랜지스터 제조 방법.According to clause 9,
The semiconductor channel layer is characterized in that it contains one or more two-dimensional semiconductor materials selected from the group consisting of transition metal chalcogenides, non-transition metal chalcogenides, black phosphorus (BP), graphene, and phosphorene,
How to make a transistor.
상기 게이트 절연막은 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물 및 란타늄 산화물으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 high-k 유전 물질; 또는
하프늄(Hf), 실리콘(Si), 알루미늄(Al), 지르코늄(Zr), 이트륨(Y), 란탄(La), 가돌리늄(Gd) 및 스트론튬(Sr)으로 이루어진 그룹에서 선택된 어느 하나 이상의 물질을 포함하는 산화물을 포함하는 것을 특징으로 하는,
트랜지스터 제조 방법.According to clause 9,
The gate insulating film may include a high-k dielectric material including one or more materials selected from the group consisting of aluminum oxide, hafnium oxide, zirconium hafnium oxide, and lanthanum oxide; or
Contains one or more materials selected from the group consisting of hafnium (Hf), silicon (Si), aluminum (Al), zirconium (Zr), yttrium (Y), lanthanum (La), gadolinium (Gd), and strontium (Sr). Characterized in that it contains an oxide that,
How to make a transistor.
상기 게이트 전극, 소스 전극 및 드레인 전극은, 서로 독립적으로, 열 증착법, 전자빔 증착법, 스퍼터링 및 화학적 진공 증착법 중에서 선택되는 어느 하나의 방법을 통해 형성되는 것을 특징으로 하는,
트랜지스터 제조 방법.According to clause 9,
The gate electrode, source electrode, and drain electrode are formed independently of each other through any one method selected from thermal evaporation, electron beam evaporation, sputtering, and chemical vacuum deposition.
How to make a transistor.
상기 게이트 전극은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 텅스텐(W), 텅스텐 질화물(WN), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금; 또는
인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 도전성 산화물을 포함하고,
상기 소스 전극 및 드레인 전극은 서로 독립적으로 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au) 및 비스무스(Bi)로 이루어진 그룹에서 선택되는 금속 또는 이들의 합금을 포함하는 것을 특징으로 하는,
트랜지스터 제조 방법.According to clause 9,
The gate electrode is made of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), vanadium (V), and chromium (Cr). , manganese (Mn), nickel (Ni), copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag) , cadmium (Cd), indium (In), tin (Sn), lanthanum (La), hafnium (Hf), tungsten (W), tungsten nitride (WN), iridium (Ir), platinum (Pt), gold (Au) ) and a metal or alloy thereof selected from the group consisting of bismuth (Bi); or
Contains a conductive oxide including indium tin oxide (ITO) or indium zinc oxide (IZO),
The source electrode and drain electrode are independently made of magnesium (Mg), aluminum (Al), scandium (Sc), titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), nickel (Ni), Copper (Cu), zinc (Zn), gallium (Ga), zirconium (Zr), niobium (Nb), molybdenum (Mo), lead (Pd), silver (Ag), cadmium (Cd), indium (In), selected from the group consisting of tin (Sn), lanthanum (La), hafnium (Hf), tantalum (Ta), tungsten (W), iridium (Ir), platinum (Pt), gold (Au), and bismuth (Bi). Characterized in that it contains metals or alloys thereof,
How to make a transistor.
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| US20070181959A1 (en) * | 2006-02-07 | 2007-08-09 | Samsung Electronics Co., Ltd. | Semiconductor device having gate-all-around structure and method of fabricating the same |
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2022
- 2022-10-07 KR KR1020220128345A patent/KR102654151B1/en active
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