KR102652818B1 - Gate driver for external compensation and organic light emitting display device including the same - Google Patents
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Abstract
본 명세서의 일 실시예에 따른 외부 보상용 게이트 드라이버는 복수의 스테이지들을 갖는다. 상기 복수의 스테이지들 중에서, 제n 스테이지는 제n 센싱용 에미션 신호와 제n 디스플레이용 에미션 신호를 연속해서 출력하고, 제n-1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 앞선 제n-1 디스플레이용 에미션 신호를 출력하고, 제n+1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 뒤진 제n+1 디스플레이용 에미션 신호를 출력한다.A gate driver for external compensation according to an embodiment of the present specification has a plurality of stages. Among the plurality of stages, the nth stage continuously outputs the nth sensing emission signal and the nth display emission signal, and the n-1th stage is ahead of the nth sensing emission signal in phase. The n-1th display emission signal is output, and the n+1th stage outputs the n+1th display emission signal whose phase is behind the nth sensing emission signal.
Description
본 명세서는 외부 보상용 게이트 드라이버와 이를 포함한 유기 발광 표시장치에 관한 것이다.This specification relates to a gate driver for external compensation and an organic light emitting display device including the same.
유기 발광 표시장치는 OLED를 각각 포함한 픽셀들을 매트릭스 형태로 표시패널에 배열하고 영상 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 스캔 신호에 따라 구동 TFT의 게이트-소트 간 전압을 프로그래밍하는 스위치 TFT들을 포함하며, 구동전류에 비례하는 OLED의 발광량으로 표시 계조(휘도)를 조절한다. 또한, 픽셀들 각각은 에미션 신호에 따라 온/오프 되어 OLED의 발광 타이밍을 결정하는 에미션 TFT를 더 포함할 수 있다. An organic light emitting display device arranges pixels, each including OLED, in a matrix form on a display panel and adjusts the luminance of the pixels according to the gradation of image data. Each pixel includes a driving TFT (Thin Film Transistor) that controls the driving current flowing through the OLED according to the gate-source voltage, and switch TFTs that program the gate-sort voltage of the driving TFT according to the scan signal. The display gradation (brightness) is adjusted by the amount of light emitted by the OLED that is proportional to the current. Additionally, each of the pixels may further include an emission TFT that is turned on/off according to the emission signal to determine the emission timing of the OLED.
한편, 유기발광 표시장치는 화상 품위를 높이기 위해 외부 보상 기술을 사용하고 있다. 외부 보상 기술은 픽셀의 구동 특성(또는 전기적 특성)에 따른 픽셀 전압 또는 전류를 센싱하고, 센싱된 결과를 바탕으로 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 특성 편차를 보상하는 것이다. 이러한 외부 보상 기술을 구현하기 위해서는 그에 맞는 게이트 드라이버가 필요하다. 외부 보상용 게이트 드라이버는 스캔 신호를 생성하는 스캔 드라이버와 에미션 신호를 생성하는 에미션 드라이버를 포함할 수 있다.Meanwhile, organic light emitting display devices use external compensation technology to improve image quality. External compensation technology compensates for differences in driving characteristics between pixels by sensing pixel voltage or current according to the driving characteristics (or electrical characteristics) of the pixel and modulating the data of the input image based on the sensed results. In order to implement this external compensation technology, a suitable gate driver is required. The gate driver for external compensation may include a scan driver that generates a scan signal and an emission driver that generates an emission signal.
외부 보상용 게이트 드라이버는 전력 소모가 적은 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)기반의 트랜지스터들로 이루어질 수 있는데, p 타입 MOSFET 기반의 트랜지스터는 누설 전류(Off current)가 크고, 소자 스트레스에 약한 단점이 있다. 누설 전류가 크면 게이트 드라이버 내의 Q 노드 또는 QB 노드의 전압이 불 안정해지고 잘못된 게이트 출력이 발생될 수 있다. 또한, 소자 스트레스가 크면 그 소자의 문턱전압과 이동도 특성이 변동되고 잘못된 게이트 출력이 야기될 수 있다. The gate driver for external compensation can be made of p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor)-based transistors with low power consumption. The p-type MOSFET-based transistor has a large leakage current (Off current) and is weak to device stress. There is a downside. If the leakage current is large, the voltage at the Q node or QB node within the gate driver may become unstable and incorrect gate output may occur. Additionally, if device stress is large, the threshold voltage and mobility characteristics of the device may change and cause incorrect gate output.
따라서, 본 명세서는 p 타입 MOSFET 기반의 트랜지스터들로 이루어진 게이트 드라이버에서 누설 전류에 의한 불안정한 홀딩 특성을 개선하고 소자 스트레스에 취약한 회로 구조를 개선하여 구동 신뢰성을 높일 수 있도록 한 외부 보상용 게이트 드라이버와 이를 포함한 전계 발광 표시장치를 제공한다.Therefore, this specification provides an external compensation gate driver that improves driving reliability by improving the unstable holding characteristics caused by leakage current in a gate driver composed of p-type MOSFET-based transistors and improving the circuit structure vulnerable to device stress, and the same. Provides an electroluminescent display device including:
본 명세서의 일 실시예에 따른 외부 보상용 게이트 드라이버는 복수의 스테이지들을 갖는다. 상기 복수의 스테이지들 중에서, 제n 스테이지는 제n 센싱용 에미션 신호와 제n 디스플레이용 에미션 신호를 연속해서 출력하고, 제n-1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 앞선 제n-1 디스플레이용 에미션 신호를 출력하고, 제n+1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 뒤진 제n+1 디스플레이용 에미션 신호를 출력한다. 여기서, 상기 제n 스테이지는 노드 Q의 전압에 따라 게이트 온 전압을 노드 NO에 인가하고, 노드 QB의 전압에 따라 게이트 오프 전압을 상기 노드 NO에 인가하여, 상기 제n 센싱 구동용 에미션 신호에 이어 상기 제n 디스플레이 구동용 에미션 신호를 연속해서 출력하는 출력부 소자들; 상기 제n-1 디스플레이용 에미션 신호와 제1 클럭신호를 기반으로 상기 노드 Q의 전압과 상기 노드 QB의 전압을 제어하는 입력부 소자들; 및 위상 및 파형이 서로 다른 제1 글로벌 신호, 제2 글로벌 신호, 및 제3 글로벌 신호와, 상기 제n+1 디스플레이용 에미션 신호와, 상기 제n+1 스테이지의 후단 노드 QB의 전압을 기반으로 상기 노드 Q의 전압과 상기 노드 QB의 전압을 제어하는 센싱 관여 소자들을 포함한다.A gate driver for external compensation according to an embodiment of the present specification has a plurality of stages. Among the plurality of stages, the nth stage continuously outputs the nth sensing emission signal and the nth display emission signal, and the n-1th stage is ahead of the nth sensing emission signal in phase. The n-1th display emission signal is output, and the n+1th stage outputs the n+1th display emission signal whose phase is behind the nth sensing emission signal. Here, the nth stage applies a gate-on voltage to the node NO according to the voltage of the node Q, and applies a gate-off voltage to the node NO according to the voltage of the node QB, to the nth sensing driving emission signal. Next, output unit elements that continuously output the nth display driving emission signal; Input elements that control the voltage of the node Q and the voltage of the node QB based on the n-1 display emission signal and the first clock signal; and a first global signal, a second global signal, and a third global signal having different phases and waveforms, the emission signal for the n+1th display, and the voltage of the rear node QB of the n+1th stage. It includes sensing elements that control the voltage of the node Q and the voltage of the node QB.
본 명세서에 따르면 p 타입 MOSFET 기반의 트랜지스터들로 이루어진 게이트 드라이버에서 누설 전류에 의한 불안정한 홀딩 특성을 개선하고 소자 스트레스에 취약한 회로 구조를 개선하여 구동 신뢰성을 높일 수 있다.According to this specification, driving reliability can be increased by improving unstable holding characteristics caused by leakage current and improving circuit structure vulnerable to device stress in a gate driver composed of p-type MOSFET-based transistors.
도 1은 본 명세서의 실시예에 따른 유기 발광 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 나타낸 도면이다.
도 4는 도 1의 데이터 드라이버를 설명하기 위한 도면이다.
도 5는 도 1의 게이트 드라이버를 설명하기 위한 도면이다.
도 6은 도 2의 픽셀 어레이에 인가되는 게이트 신호를 보여주는 도면이다.
도 7은 도 5의 에미션 드라이버를 구성하는 게이트 쉬프트 레지스터를 보여주는 도면이다.
도 8은 도 7의 게이트 쉬프트 레지스터에 포함된 제n 스테이지의 일 구성을 보여주는 도면이다.
도 9a 내지 도 9g는 도 8에 도시된 제n 스테이지의 동작을 설명하기 위한 도면들이다.
도 10은 도 7의 게이트 쉬프트 레지스터에 포함된 제n 스테이지의 다른 구성을 보여주는 도면이다.
도 11은 도 10의 동작을 설명하기 위한 구동 파형도이다.
도 12a 내지 도 12g는 도 10에 도시된 제n 스테이지의 동작을 설명하기 위한 도면들이다.1 is a diagram showing an organic light emitting display device according to an embodiment of the present specification.
FIG. 2 is a diagram showing a pixel array formed on the display panel of FIG. 1.
FIG. 3 is a diagram schematically showing one pixel circuit included in the pixel array of FIG. 2.
FIG. 4 is a diagram for explaining the data driver of FIG. 1.
FIG. 5 is a diagram for explaining the gate driver of FIG. 1.
FIG. 6 is a diagram showing a gate signal applied to the pixel array of FIG. 2.
FIG. 7 is a diagram showing a gate shift register constituting the emission driver of FIG. 5.
FIG. 8 is a diagram showing a configuration of the nth stage included in the gate shift register of FIG. 7.
FIGS. 9A to 9G are diagrams for explaining the operation of the nth stage shown in FIG. 8.
FIG. 10 is a diagram showing another configuration of the nth stage included in the gate shift register of FIG. 7.
FIG. 11 is a driving waveform diagram for explaining the operation of FIG. 10.
FIGS. 12A to 12G are diagrams for explaining the operation of the nth stage shown in FIG. 10.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present specification and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms, but the present embodiments only serve to ensure that the disclosure of the present invention is complete and are within the scope of common knowledge in the technical field to which the present invention pertains. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown. Like reference numerals refer to like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in the specification are used, other parts may be added unless '~ only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, if the positional relationship between two parts is described as 'on top', 'on top', 'at the bottom', 'next to ~', 'right next to' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. may be used to describe various components, but these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.Like reference numerals refer to substantially like elements throughout the specification.
본 명세서에서 표시패널의 기판 상에 형성되는 게이트 드라이버는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다. In this specification, the gate driver formed on the substrate of the display panel may be implemented as a TFT with a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure. TFT is a three-electrode device including a gate, source, and drain. The source is an electrode that supplies carriers to the transistor. Within the TFT, carriers begin to flow from the source. The drain is the electrode through which carriers go out of the TFT. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of p-type TFT (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type TFT, current flows from the source to the drain because holes flow from the source to the drain. It should be noted that the source and drain of the MOSFET are not fixed. For example, the source and drain of a MOSFET can change depending on the applied voltage. Accordingly, in the description of the embodiments of the present specification, one of the source and the drain is described as the first electrode, and the other one of the source and the drain is described as the second electrode.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 전계 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.Hereinafter, embodiments of the present specification will be described in detail with reference to the attached drawings. In the following embodiments, the electric field display device will be described focusing on an organic light emitting display device including an organic light emitting material. However, the technical idea of the present invention is not limited to organic light emitting display devices, but can be applied to inorganic light emitting display devices including inorganic light emitting materials.
도 1은 본 명세서의 실시예에 따른 유기 발광 표시장치를 보여주는 도면이다. 도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여주는 도면이다. 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 나타낸 도면이다. 도 4는 도 1의 데이터 드라이버를 설명하기 위한 도면이다. 그리고, 도 5는 도 1의 게이트 드라이버를 설명하기 위한 도면이다.1 is a diagram showing an organic light emitting display device according to an embodiment of the present specification. FIG. 2 is a diagram showing a pixel array formed on the display panel of FIG. 1. FIG. 3 is a diagram schematically showing one pixel circuit included in the pixel array of FIG. 2. FIG. 4 is a diagram for explaining the data driver of FIG. 1. And, FIG. 5 is a diagram for explaining the gate driver of FIG. 1.
도 1 내지 도 5를 참조하면, 본 명세서의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150) 등을 구비할 수 있다.1 to 5, the display device of the present specification may include a display panel 100, a timing controller 110, a data driver 120, a gate driver 130, and a level shifter 150. there is.
표시패널(100)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15a,15b,15c)이 교차되고, 이 교차영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성할 수 있다. 픽셀들(PXL)은 매트릭스 형태 이외에도 다양하게 배치되어 픽셀 어레이를 구성할 수도 있다. In the display panel 100, a plurality of data lines 14 and a plurality of gate lines 15a, 15b, and 15c intersect, and pixels PXL are arranged in a matrix form in each intersection area to form a pixel array (Pixel array). array) can be configured. Pixels PXL may be arranged in various ways other than a matrix form to form a pixel array.
픽셀 어레이는 표시패널(100)의 액티브 영역(AA)에 위치한다. 픽셀 어레이에는 다수의 수평 픽셀 라인들(L1~L4)이 구비되며, 각 수평 픽셀 라인(L1~L4) 상에는 수평으로 이웃하며 게이트 라인들(15a,15b,15c)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인들(L1~L4) 각각은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1라인 분량의 픽셀 집합체를 의미한다. 픽셀 어레이에는 기준 전압(Vref)을 픽셀들(PXL)에 공급하는 제1 전원라인(16)과, 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하는 제2 전원라인(17)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)의 입력단에 더 연결될 수 있다. The pixel array is located in the active area (AA) of the display panel 100. The pixel array is provided with a plurality of horizontal pixel lines (L1 to L4), and on each horizontal pixel line (L1 to L4), a plurality of pixels are horizontally adjacent and commonly connected to the gate lines (15a, 15b, and 15c). (PXL) is deployed. Here, each of the horizontal pixel lines (L1 to L4) is not a physical signal line, but rather a one-line pixel aggregate implemented by horizontally neighboring pixels (PXL). The pixel array includes a first power line 16 that supplies a reference voltage (Vref) to the pixels (PXL) and a second power line (17) that supplies a high-potential power supply voltage (EVDD) to the pixels (PXL). may be included. Additionally, the pixels PXL may be further connected to the input terminal of the low-potential power supply voltage EVSS.
게이트 라인들(15a,15b,15c)의 구성은 픽셀 회로에 따라 달라질 수 있다. 일 예로 게이트 라인들 각각은 도 2와 같이, 제1 스캔 신호(SCAN1)가 공급되는 제1 게이트 라인(15a), 제2 스캔 신호(SCAN2)가 공급되는 제2 게이트 라인(15b), 및 에미션 신호(EM)가 공급되는 제3 게이트 라인(15c)을 포함할 수 있다. The configuration of the gate lines 15a, 15b, and 15c may vary depending on the pixel circuit. For example, as shown in FIG. 2, each of the gate lines includes a first gate line 15a to which the first scan signal SCAN1 is supplied, a second gate line 15b to which the second scan signal SCAN2 is supplied, and an EMI It may include a third gate line 15c to which a signal EM is supplied.
픽셀들(PXL) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 다양한 컬러 구현을 위하여 하나의 단위 픽셀을 구성할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 경우에 따라, 각 단위 픽셀에서 백색 픽셀은 생략될 수도 있다. 픽셀들(PXL) 각각에는 데이터 라인(14), 제1 게이트 라인(15a), 제2 게이트 라인(15b), 제3 게이트 라인(15c), 제1 전원 라인(16), 제2 전원라인(17) 등이 연결될 수 있다. Each of the pixels PXL may be one of a red pixel, a green pixel, a blue pixel, and a white pixel. Red pixels, green pixels, blue pixels, and white pixels can form one unit pixel to implement various colors. The color implemented in a unit pixel may be determined according to the emission ratio of the red pixel, green pixel, blue pixel, and white pixel. In some cases, white pixels may be omitted from each unit pixel. Each of the pixels PXL includes a data line 14, a first gate line 15a, a second gate line 15b, a third gate line 15c, a first power line 16, and a second power line ( 17) etc. can be connected.
픽셀 회로는 다양하게 구성될 수 있다. 예를 들어, 픽셀들(PXL) 각각은 도 3과 같이 OLED, 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)을 프로그래밍하기 위한 스위치 회로, 게이트-소스 간 전압(Vgs)에 따라 상기 OLED에 흐르는 구동전류를 제어하는 구동 TFT(DT), 에미션 신호(EM)에 따라 온/오프 되어 OLED의 발광 타이밍을 결정하는 에미션 TFT(ET)를 포함할 수 있다. 여기서, 스위치 회로는 복수의 스위치 TFT들(ST1,ST2)과 적어도 하나 이상의 스토리지 커패시터(CST) 등을 포함할 수 있으며, 제품 모델 및 스펙에 따라 다양한 변형이 가능하다. 도 3을 참조하여 픽셀 회로를 부연 설명하면 다음과 같다.Pixel circuits can be configured in various ways. For example, each of the pixels PXL is an OLED as shown in FIG. 3, a switch circuit for programming the gate-source voltage (Vgs) of the driving TFT (DT), and the OLED according to the gate-source voltage (Vgs). It may include a driving TFT (DT) that controls the driving current flowing through the device, and an emission TFT (ET) that turns on/off according to the emission signal (EM) and determines the emission timing of the OLED. Here, the switch circuit may include a plurality of switch TFTs (ST1, ST2) and at least one storage capacitor (CST), and various modifications are possible depending on the product model and specifications. The pixel circuit will be explained in detail with reference to FIG. 3 as follows.
각 픽셀(PXL)은, OLED, 구동 TFT(DT), 에미션 TFT(ET), 스토리지 커패시터(CST), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함하며, 에미션 TFT(ET)와 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)가 서로 다른 게이트라인들(15a,15b,15c)에 연결될 수 있다.Each pixel (PXL) includes an OLED, a driving TFT (DT), an emission TFT (ET), a storage capacitor (CST), a first switch TFT (ST1), and a second switch TFT (ST2), and the emission The TFT (ET), the first switch TFT (ST1), and the second switch TFT (ST2) may be connected to different gate lines 15a, 15b, and 15c.
OLED는 발광 소자로서, 소스 노드(Ns)에 접속된 애노드전극과, 저전위 전원 전압(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. OLED is a light-emitting device and includes an anode electrode connected to a source node (Ns), a cathode electrode connected to an input terminal of a low-potential power supply voltage (EVSS), and an organic compound layer located between the anode electrode and the cathode electrode.
구동 TFT(DT)는 구동 소자로서, 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트전극, 에미션 TFT(ET)의 일측 전극에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다. 스토리지 커패시터(CST)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)을 저장한다. The driving TFT (DT) is a driving element that controls the driving current flowing through the OLED according to the voltage difference between the gate node (Ng) and the source node (Ns). The driving TFT (DT) includes a gate electrode connected to the gate node (Ng), a first electrode connected to one electrode of the emission TFT (ET), and a second electrode connected to the source node (Ns). The storage capacitor (CST) is connected between the gate node (Ng) and the source node (Ns) to store the gate-source voltage (Vgs) of the driving TFT (DT).
에미션 TFT(ET)는 에미션 신호(EM)에 따라 온/오프 되어 OLED의 발광 타이밍을 결정한다. 에미션 TFT(ET)는 제3 게이트 라인(15c)에 접속된 게이트전극, 고전위 전원 전압(EVDD)이 인가되는 제2 전원라인(17)에 접속된 제1 전극, 및 구동 TFT(DT)의 제1 전극에 접속된 제2 전극을 구비한다.The emission TFT (ET) is turned on/off according to the emission signal (EM) to determine the emission timing of the OLED. The emission TFT (ET) includes a gate electrode connected to the third gate line 15c, a first electrode connected to the second power line 17 to which a high-potential power supply voltage (EVDD) is applied, and a driving TFT (DT). and a second electrode connected to the first electrode.
제1 스위치 TFT(ST1)는 제1 스캔 신호(SCAN1)에 따라 제1 전원 라인(16)과 게이트 노드(Ng) 사이의 전류 흐름을 온 시켜, 제1 전원 라인(16)에 충전되어 있는 기준전압(Vref)을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 제1 게이트 라인(15a)에 접속된 게이트전극, 제1 전원 라인(16)에 접속된 제1 전극, 및 게이트 노드(Ng)에 접속된 제2 전극을 구비한다. The first switch TFT (ST1) turns on the current flow between the first power line 16 and the gate node (Ng) according to the first scan signal (SCAN1), and the reference voltage charged in the first power line 16 A voltage (Vref) is applied to the gate node (Ng). The first switch TFT (ST1) has a gate electrode connected to the first gate line 15a, a first electrode connected to the first power line 16, and a second electrode connected to the gate node Ng. .
제2 스위치 TFT(ST2)는 제2 스캔 신호(SCAN2)에 따라 데이터라인(14)과 소스 노드(Ns) 사이의 전류 흐름을 온 시켜, 데이터라인(14)에 충전되어 있는 데이터전압(Vdata)을 소스 노드(Ns)에 인가하거나 또는, 픽셀 전류에 따른 소스 노드(Ns)의 전압(Vsen)을 데이터라인(14)으로 전달한다. 제2 스위치 TFT(ST2)는 제2 게이트 라인(15b)에 접속된 게이트전극, 데이터라인(14)에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다.The second switch TFT (ST2) turns on the current flow between the data line 14 and the source node (Ns) according to the second scan signal (SCAN2), thereby increasing the data voltage (Vdata) charged in the data line 14. is applied to the source node (Ns), or the voltage (Vsen) of the source node (Ns) according to the pixel current is transmitted to the data line 14. The second switch TFT (ST2) includes a gate electrode connected to the second gate line 15b, a first electrode connected to the data line 14, and a second electrode connected to the source node Ns.
도 3을 참조하면, 픽셀들(PXL) 각각에 포함된 TFT들은 PMOS형 LTPS TFT 또는 NMOS형 LTPS TFT로 구현될 수 있고, 이를 통해 원하는 응답 특성을 확보할 수 있다. 다만, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 예를 들어, TFT들 중에서 적어도 하나 이상의 TFT(예를 들어, DT,ST1)는 오프 커런트 특성이 좋은 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들(ET,ST2)은 응답 특성이 좋은 PMOS형 LTPS TFT로 구현될 수도 있다.Referring to FIG. 3, the TFTs included in each of the pixels PXL may be implemented as a PMOS-type LTPS TFT or an NMOS-type LTPS TFT, through which desired response characteristics can be secured. However, the technical idea of the present specification is not limited thereto. For example, among the TFTs, at least one TFT (e.g., DT, ST1) is implemented as an NMOS-type oxide TFT with good off-current characteristics, and the remaining TFTs (ET, ST2) are implemented as PMOS-type LTPS with good response characteristics. It can also be implemented as a TFT.
도 1 내지 도 5를 참조하면, 데이터 드라이버(120)는 미리 설정된 인터페이스 회로를 통해 타이밍 콘트롤러(110)와 통신한다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 영상 데이터들(DATA)과 소스 타이밍 제어신호(DDC)를 입력 받아 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 데이터라인들(14)에 공급한다. 그리고, 데이터 드라이버(120)는 픽셀들(PXL)의 구동 특성과 관련된 센싱전압(Vsen)을 데이터라인들(14)을 통해 입력 받아 센싱 데이터를 생성하고, 그 센싱 데이터를 타이밍 콘트롤러(110)에 전송한다.1 to 5, the data driver 120 communicates with the timing controller 110 through a preset interface circuit. The data driver 120 receives image data (DATA) and the source timing control signal (DDC) from the timing controller 110, generates a data voltage (Vdata), and sends the data voltage (Vdata) to the data lines (14). ) is supplied to. Then, the data driver 120 receives the sensing voltage Vsen related to the driving characteristics of the pixels PXL through the data lines 14 to generate sensing data, and transmits the sensing data to the timing controller 110. send.
이를 위해, 데이터 드라이버(120)는 각 데이터라인(14)에 연결된 스위칭부(SWU), 스위칭부(SWU)의 동작에 따라 데이터라인(14)에 선택적으로 연결되는 디지털 아날로그 컨버터(Digital Analog Converter, DAC)와 센싱부(SU)를 포함할 수 있다. 스위칭부(SWU)는 디스플레이 구동을 위해 디지털 아날로그 컨버터(DAC)를 데이터라인(14)에 연결하고, 센싱 구동을 위해 센싱부(SU)를 데이터라인(14)에 연결할 수 있다. To this end, the data driver 120 includes a switching unit (SWU) connected to each data line 14, and a digital analog converter (Digital Analog Converter) that is selectively connected to the data line 14 according to the operation of the switching unit (SWU). DAC) and a sensing unit (SU). The switching unit (SWU) may connect a digital analog converter (DAC) to the data line 14 for display driving, and may connect the sensing unit (SU) to the data line 14 for sensing driving.
디지털 아날로그 컨버터(DAC)는 디스플레이 구동시 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 게이트 온 전압의 제2 스캔 신호(SCAN2)에 동기하여 표시패널(100)의 데이터라인(14)에 공급한다.The digital analog converter (DAC) generates a data voltage (Vdata) when driving the display, and synchronizes the data voltage (Vdata) with the second scan signal (SCAN2) of the gate-on voltage to connect the data line 14 of the display panel 100. ) is supplied to.
센싱부(SU)는 센싱 구동시, 픽셀들(PXL)의 구동 특성, 예컨대, 구동 TFT(DT)의 문턱전압과 이동도, 및/또는 OLED의 동작점 전압을 게이트 온 전압의 제2 스캔 신호(SCAN2)에 동기하여 데이터라인(14)을 통해 센싱할 수 있다. 센싱부(SU)는 공지의 전압 센싱형 또는 전류 센싱형으로 구현될 수 있다. 전압 센싱형은 정해진 센싱 조건에 따라 픽셀(PXL)의 소스 노드(Ns)에 충전된 전압(Vsen)을 센싱할 수 있다. 전류 센싱형은 정해진 센싱 조건에 따라 픽셀(PXL)의 소스 노드(Ns)에 흐르는 전류를 직접 센싱하여 센싱 전압(Vsen)을 얻을 수 있다.During sensing operation, the sensing unit (SU) uses the driving characteristics of the pixels (PXL), such as the threshold voltage and mobility of the driving TFT (DT) and/or the operating point voltage of the OLED, as a second scan signal of the gate-on voltage. Sensing can be done through the data line 14 in synchronization with (SCAN2). The sensing unit (SU) may be implemented as a known voltage sensing type or current sensing type. The voltage sensing type can sense the voltage (Vsen) charged in the source node (Ns) of the pixel (PXL) according to specified sensing conditions. The current sensing type can obtain the sensing voltage (Vsen) by directly sensing the current flowing through the source node (Ns) of the pixel (PXL) according to specified sensing conditions.
데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다. The data driver 120 may be connected to the data lines of the display panel 100 through a Chip On Glass (COG) process or a Tape Automated Bonding (TAB) process.
도 1 내지 도 5를 참조하면, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 픽셀들(PXL)의 TFT들을 구동시킬 수 있는 게이트 오프 전압과 게이트 온 전압으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 외부 스타트 신호, 클럭 신호, 글로벌 신호 등을 포함할 수 있다.1 to 5, the level shifter 150 shifts the Transistor-Transistor-Logic (TTL) level voltage of the gate timing control signal (GDC) input from the timing controller 110 to the TFTs of the pixels (PXL). Boosting is performed using the gate-off voltage and gate-on voltage that can be driven, and then supplied to the gate driver 130. The gate timing control signal (GDC) may include an external start signal, clock signal, global signal, etc.
도 1 내지 도 5를 참조하면, 게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성한다. 그리고, 그 게이트 신호를 각 게이트라인(15a,15b,15c)에 라인 순차 방식으로 공급한다. 게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 비 표시 영역 상에 직접 형성될 수 있다. 비 표시 영역은 액티브 영역(AA) 바깥에 위치하는 베젤 영역(BZ)을 의미한다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.1 to 5, the gate driver 130 operates according to the gate timing control signal (GDC) input from the level shifter 150 to generate a gate signal. Then, the gate signal is supplied to each gate line (15a, 15b, and 15c) in a line sequential manner. The gate driver 130 may be formed directly on the non-display area of the display panel 100 using a gate driver in panel (GIP) method. The non-display area refers to the bezel area (BZ) located outside the active area (AA). In the GIP method, the level shifter 150 may be mounted on a printed circuit board (Printed Circuit Board) 140 together with the timing controller 110.
게이트 드라이버(130)는 서로 마주보는 표시패널(100)의 양측 베젤 영역들(BZ)에 더블 뱅크(Double Bank) 방식으로 구비되어, 위치별 로드 편차에 따른 신호 왜곡을 최소화할 수 있다. 게이트 드라이버(130)는 제1 스캔 신호(SCAN1)를 생성하는 제1 스캔 드라이버(131)와 제2 스캔 신호(SCAN2)를 생성하는 제2 스캔 드라이버(132)와 에미션 신호(EM)를 생성하는 에미션 드라이버(133)를 포함할 수 있다. The gate driver 130 is provided in a double bank manner in the bezel areas (BZ) on both sides of the display panel 100 facing each other, so that signal distortion due to load deviation for each position can be minimized. The gate driver 130 generates a first scan driver 131 that generates a first scan signal (SCAN1) and a second scan driver 132 that generates a second scan signal (SCAN2) and an emission signal (EM). It may include an emission driver 133 that does.
제1 스캔 드라이버(131)는 제1 스캔 신호(SCAN1)를 픽셀들(PXL)들에 연결된 제1 게이트라인들(15a(1)~15a(n))에 라인 순차 방식으로 공급할 수 있다. 제2 스캔 드라이버(132)는 제2 스캔 신호(SCAN2)를 픽셀들(PXL)들에 연결된 제2 게이트라인들(15b(1)~15b(n))에 라인 순차 방식으로 공급할 수 있다. 에미션 드라이버(133)는 에미션 신호(EM)를 픽셀들(PXL)들에 연결된 제3 게이트라인들(15c(1)~15c(n))에 라인 순차 방식으로 공급할 수 있다. The first scan driver 131 may supply the first scan signal SCAN1 to the first gate lines 15a(1) to 15a(n) connected to the pixels PXL in a line sequential manner. The second scan driver 132 may supply the second scan signal SCAN2 to the second gate lines 15b(1) to 15b(n) connected to the pixels PXL in a line sequential manner. The emission driver 133 may supply the emission signal EM to the third gate lines 15c(1) to 15c(n) connected to the pixels PXL in a line sequential manner.
제1 스캔 드라이버(131), 제2 스캔 드라이버(132), 및 에미션 드라이버(133) 각각은 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 특히, 에미션 드라이버(133)의 각 스테이지는 전력 소모를 줄이기 위해 p 타입 MOSFET 기반의 트랜지스터들로 이루어질 수 있다. 이때, 에미션 드라이버(133)의 각 스테이지는 누설 전류에 의한 불안정한 홀딩 특성이 개선되고 소자 스트레스에 취약한 회로 구조가 개선될 수 있도록 도 10과 같이 구현됨으로써, 구동 신뢰성을 높일 수 있다.Each of the first scan driver 131, the second scan driver 132, and the emission driver 133 may be implemented as a gate shift register consisting of multiple stages. In particular, each stage of the emission driver 133 may be comprised of p-type MOSFET-based transistors to reduce power consumption. At this time, each stage of the emission driver 133 is implemented as shown in FIG. 10 so that unstable holding characteristics due to leakage current can be improved and the circuit structure vulnerable to device stress can be improved, thereby improving driving reliability.
도 1 내지 도 5를 참조하면, 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 회로를 통해 외부의 호스트 시스템과 연결됨과 아울러 데이터 드라이버(120)와 연결될 수 있다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받고, 데이터 드라이버(120)로부터 센싱 데이터를 입력 받을 수 있다. 타이밍 콘트롤러(110)는 픽셀들(PXL)의 구동 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버(120)로 전송할 수 있다. Referring to FIGS. 1 to 5 , the timing controller 110 may be connected to an external host system and the data driver 120 through various known interface circuits. The timing controller 110 can receive image data (DATA) from the host system and sensing data from the data driver 120. The timing controller 110 may correct the image data DATA to compensate for the luminance deviation due to differences in driving characteristics of the pixels PXL and then transmit the image data DATA to the data driver 120.
타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 등의 타이밍신호를 입력 받고, 이 타이밍신호를 기반으로 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다. 타이밍 콘트롤러(110)는 게이트 타이밍 제어신호(GDC)를 레벨 쉬프터(150)에 공급하고, 소스 타이밍 제어신호(DDC)를 데이터 드라이버(120)에 공급할 수 있다.The timing controller 110 receives timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), and a data enable signal (Data Enable, DE) from the host system, and controls gate timing based on these timing signals. A signal (GDC) and a source timing control signal (DDC) can be generated. The timing controller 110 may supply a gate timing control signal (GDC) to the level shifter 150 and a source timing control signal (DDC) to the data driver 120.
도 6은 도 2의 픽셀 어레이에 인가되는 게이트 신호를 보여주는 도면이다.FIG. 6 is a diagram showing a gate signal applied to the pixel array of FIG. 2.
도 1 내지 도 6을 참조하면, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 전압이다. 일 예로, PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL,VEL)이고, 게이트 오프 전압은 게이트 로우 전압(VGL,VEL)보다 높은 게이트 하이 전압(VGH,VEH)이다. 반대로, NMOS에서 게이트 온 전압은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)보다 낮은 게이트 로우 전압(VGL)이다.Referring to Figures 1 to 6, the gate on voltage (Gate On Voltage) is the voltage of the gate signal at which the TFT can be turned on. Gate Off Voltage is the voltage at which the TFT can be turned off. For example, in PMOS, the gate-on voltage is the gate low voltage (VGL, VEL), and the gate-off voltage is the gate high voltage (VGH, VEH), which is higher than the gate low voltage (VGL, VEL). Conversely, in NMOS, the gate-on voltage is the gate high voltage (VGH), and the gate-off voltage is the gate low voltage (VGL), which is lower than the gate high voltage (VGH).
도 1 내지 도 6을 참조하면, 게이트 신호는 수평 픽셀 라인마다 3개씩 인가될 수 있다. 그에 따라, 제1 수평 픽셀 라인(L1)의 픽셀들(PXL)은 제1 내지 제3 게이트라인들(15a(1),15b(1),15c(1))을 SCAN1(1), SCAN2(1), EM(1)을 인가 받고, 제2 수평 픽셀 라인(L2)의 픽셀들(PXL)은 제1 내지 제3 게이트라인들(15a(2),15b(2),15c(2))을 SCAN1(2), SCAN2(2), EM(2)을 인가 받고, 제i 수평 픽셀 라인(Li)의 픽셀들(PXL)은 제1 내지 제3 게이트라인들(15a(i),15b(i),15c(i))을 SCAN1(i), SCAN2(i), EM(i)을 인가 받고, 제i+1 수평 픽셀 라인(Li+1)의 픽셀들(PXL)은 제1 내지 제3 게이트라인들(15a(i+1),15b(i+1),15c(i+1))을 SCAN1(i+1), SCAN2(i+1), EM(i+1)을 인가 받을 수 있다. Referring to Figures 1 to 6, three gate signals may be applied to each horizontal pixel line. Accordingly, the pixels PXL of the first horizontal pixel line L1 connect the first to third gate lines 15a(1), 15b(1), and 15c(1) to SCAN1(1) and SCAN2( 1), EM(1) is applied, and the pixels PXL of the second horizontal pixel line L2 are connected to the first to third gate lines 15a(2), 15b(2), and 15c(2). SCAN1(2), SCAN2(2), and EM(2) are applied, and the pixels PXL of the ith horizontal pixel line Li are connected to the first to third gate lines 15a(i) and 15b( i), 15c(i)) are applied to SCAN1(i), SCAN2(i), and EM(i), and the pixels (PXL) of the i+1th horizontal pixel line (Li+1) are the first to 3 Gate lines (15a(i+1), 15b(i+1), 15c(i+1)) are used to receive SCAN1(i+1), SCAN2(i+1), and EM(i+1). You can.
제1 스캔 신호들(SCAN1(1)~SCAN1(i+2))은 제1 스캔 드라이버(131)에서 출력된다. 제1 스캔 신호들(SCAN1(1)~SCAN1(i+2))은 게이트 온 전압과 게이트 오프 전압을 교번한다. 제1 스캔 신호들(SCAN1(1)~SCAN1(i+2))은 제1 게이트라인들(15a(1)~15a(i+2))을 통해 픽셀들(PXL)의 제1 스위치 TFT들(ST1)의 게이트전극들에 인가된다. 도 3에서와 같이 제1 스위치 TFT들(ST1)이 NMOS로 구현되는 경우, 게이트 온 전압은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)이 된다. 제1 스캔 신호들(SCAN1(1)~SCAN1(i+2))은 수평 픽셀 라인 단위로 순차적으로 위상이 쉬프트(또는 지연)된다.The first scan signals (SCAN1(1) to SCAN1(i+2)) are output from the first scan driver 131. The first scan signals (SCAN1(1) to SCAN1(i+2)) alternate between gate-on voltage and gate-off voltage. The first scan signals SCAN1(1) to SCAN1(i+2) are transmitted to the first switch TFTs of the pixels PXL through the first gate lines 15a(1) to 15a(i+2). It is applied to the gate electrodes of (ST1). When the first switch TFTs (ST1) are implemented as NMOS as shown in FIG. 3, the gate-on voltage is the gate high voltage (VGH) and the gate-off voltage is the gate low voltage (VGL). The first scan signals (SCAN1(1) to SCAN1(i+2)) are sequentially phase-shifted (or delayed) in units of horizontal pixel lines.
제2 스캔 신호들(SCAN2(1)~SCAN2(i+2))은 제2 스캔 드라이버(132)에서 출력된다. 제2 스캔 신호들(SCAN2(1)~SCAN2(i+2))은 게이트 온 전압과 게이트 오프 전압을 교번한다. 제2 스캔 신호들(SCAN2(1)~SCAN2(i+2))은 제2 게이트라인들(15b(1)~15b(i+2))을 통해 픽셀들(PXL)의 제2 스위치 TFT들(ST2)의 게이트전극들에 인가된다. 도 3에서와 같이 제2 스위치 TFT들(ST2)이 PMOS로 구현되는 경우, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이 된다. 제2 스캔 신호들(SCAN2(1)~SCAN2(i+2))은 수평 픽셀 라인 단위로 순차적으로 위상이 쉬프트(또는 지연)된다.The second scan signals (SCAN2(1) to SCAN2(i+2)) are output from the second scan driver 132. The second scan signals (SCAN2(1) to SCAN2(i+2)) alternate between gate-on voltage and gate-off voltage. The second scan signals SCAN2(1) to SCAN2(i+2) are transmitted to the second switch TFTs of the pixels PXL through the second gate lines 15b(1) to 15b(i+2). It is applied to the gate electrodes of (ST2). When the second switch TFTs (ST2) are implemented as PMOS as shown in FIG. 3, the gate-on voltage is the gate low voltage (VGL) and the gate-off voltage is the gate high voltage (VGH). The second scan signals (SCAN2(1) to SCAN2(i+2)) are sequentially phase-shifted (or delayed) in units of horizontal pixel lines.
에미션 신호들(EM(1)~ EM(i+2))은 에미션 드라이버(133)에서 출력된다. 에미션 신호들(EM(1)~ EM(i+2))은 게이트 온 전압과 게이트 오프 전압을 교번한다. 에미션 신호들(EM(1)~ EM(i+2))은 제3 게이트라인들(15c(1)~15c(i+2))을 통해 픽셀들(PXL)의 에미션 TFT들(ET)의 게이트전극들에 인가된다. 도 3에서와 같이 에미션 TFT들(ET)이 PMOS로 구현되는 경우, 게이트 온 전압은 게이트 로우 전압(VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VEH)이 된다. 에미션 신호들(EM(1)~ EM(i+2))은 수평 픽셀 라인 단위로 순차적으로 위상이 쉬프트(또는 지연)된다.Emission signals (EM(1) to EM(i+2)) are output from the emission driver 133. Emission signals (EM(1) to EM(i+2)) alternate between gate-on and gate-off voltages. The emission signals (EM(1) to EM(i+2)) are transmitted to the emission TFTs (ET) of the pixels (PXL) through the third gate lines (15c(1) to 15c(i+2)). ) is applied to the gate electrodes. When the emission TFTs ET are implemented as PMOS as shown in FIG. 3, the gate-on voltage is the gate low voltage (VEL), and the gate-off voltage is the gate high voltage (VEH). The emission signals (EM(1) to EM(i+2)) are sequentially phase shifted (or delayed) in units of horizontal pixel lines.
도 1 내지 도 6을 참조하면, 한 프레임 내에서 디스플레이 구동은 모든 수평 픽셀 라인들을 대상으로 순차적으로 이루어지며, 센싱 구동은 특정 1 수평 픽셀 라인을 대상으로 이루어진다. 센싱 구동이 이루어지는 수평 픽셀 라인의 위치는 매 프레임마다 미리 정해진다. 센싱 구동이 이루어지는 수평 픽셀 라인의 위치는 라인 순차적으로 정해질 수도 있고, 랜덤 하게 불규칙적으로 정해질 수도 있다. 센싱 구동이 이루어지는 수평 픽셀 라인에서, 디스플레이 구동은 동일 프레임 내에서 센싱 구동이 종료된 직후에 이루어질 수 있다.Referring to Figures 1 to 6, display driving is performed sequentially targeting all horizontal pixel lines within one frame, and sensing driving is performed targeting one specific horizontal pixel line. The position of the horizontal pixel line where sensing operation occurs is predetermined for each frame. The position of the horizontal pixel line where sensing operation is performed may be determined sequentially, or may be determined randomly and irregularly. In a horizontal pixel line where sensing driving is performed, display driving may be performed immediately after the sensing driving is completed within the same frame.
예를 들어, 도 6에서와 같이 특정 프레임에서 센싱 구동이 이루어지는 수평 픽셀 라인의 위치가 제i 수평 픽셀 라인(Li)으로 정해진 경우, 제i 수평 픽셀 라인(Li)을 제외한 나머지 수평 픽셀 라인들(L1~Li-1, Li+1~Li+2)은 디스플레이 구동을 수행하고, 제i 수평 픽셀 라인(Li)은 센싱 구동과 디스플레이 구동을 연속해서 수행한다.For example, as shown in FIG. 6, when the position of the horizontal pixel line on which sensing operation is performed in a specific frame is set to the i-th horizontal pixel line (Li), the remaining horizontal pixel lines (Li) except for the i-th horizontal pixel line (Li) L1~Li-1, Li+1~Li+2) perform display driving, and the i-th horizontal pixel line (Li) continuously performs sensing driving and display driving.
한 프레임 내에서 모든 수평 픽셀 라인들(즉, L1~Li+2)을 대상으로 한 디스플레이 구동은 프로그래밍 기간(Tp), 프로그래밍 기간(Tp)에 이은 에미션 기간(Te), 에미션 기간(Te)에 이은 마스킹 기간(Tm)을 포함할 수 있다. 픽셀들(PXL)의 OLED는 에미션 기간(Te)에서만 발광하고, 프로그래밍 기간(Tp)과 마스킹 기간(Tm)에서 비 발광된다. 마스킹 기간(Tm)은 센싱 구동되는 수평 픽셀 라인과 비 센싱 구동되는 수평 픽셀 라인 간의 발광 기간 편차를 없애기 위해 도입된 것이다.Display driving for all horizontal pixel lines (i.e., L1 to Li+2) within one frame involves a programming period (Tp), an emission period (Te) following the programming period (Tp), and an emission period (Te). ) may include a masking period (Tm) following the masking period (Tm). The OLED of the pixels (PXL) emits light only in the emission period (Te) and does not emit light in the programming period (Tp) and the masking period (Tm). The masking period (Tm) is introduced to eliminate the difference in the emission period between the horizontal pixel line that is driven by sensing and the horizontal pixel line that is driven by non-sensing.
프로그래밍 기간(Tp)에서, 게이트 온 전압(VGH,VGL)의 제1 및 제2 스캔 신호(SCAN1,SCAN2)에 따라 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)이 셋팅 된다. 에미션 기간(Te)에서, 게이트 온 전압(VEL)의 에미션 신호(EM)에 따라 에미션 TFT(ET)가 턴 온 되고, 구동 TFT(DT)는 상기 셋팅 된 게이트-소스 간 전압(Vgs)에 대응되는 전류를 OLED에 인가하여 OLED를 발광시킨다. 마스킹 기간(Tm)에서, 게이트 오프 전압(VEH)의 에미션 신호(EM)에 따라 에미션 TFT(ET)가 턴 오프 되므로, 구동 TFT(DT)에는 전류가 흐르지 못하고, OLED는 비 발광된다.In the programming period (Tp), the gate-source voltage (Vgs) of the driving TFT (DT) is set according to the first and second scan signals (SCAN1 and SCAN2) of the gate-on voltages (VGH and VGL). In the emission period (Te), the emission TFT (ET) is turned on according to the emission signal (EM) of the gate-on voltage (VEL), and the driving TFT (DT) is turned on according to the gate-source voltage (Vgs) set above. ) is applied to the OLED to emit light. In the masking period (Tm), the emission TFT (ET) is turned off according to the emission signal (EM) of the gate-off voltage (VEH), so current cannot flow to the driving TFT (DT), and the OLED does not emit light.
한편, 한 프레임 내에서 특정 수평 픽셀 라인(즉, Li)을 대상으로 한 센싱 구동은 초기화 기간(Ti), 초기화 기간(Ti)에 이은 센싱 기간(Ts)을 포함할 수 있다. 픽셀들(PXL)의 OLED는 초기화 기간(Ti) 및 센싱 기간(Ts)에서 비 발광될 수 있다. Meanwhile, sensing driving targeting a specific horizontal pixel line (i.e., Li) within one frame may include an initialization period (Ti) and a sensing period (Ts) following the initialization period (Ti). The OLED of the pixels PXL may not emit light during the initialization period Ti and the sensing period Ts.
초기화 기간(Ti)에서, 게이트 온 전압(VGH)의 제1 스캔 신호(SCAN1)에 따라 구동 TFT(DT)의 게이트 노드(Ng)가 기준 전압(Vref)으로 초기화되고, 구동 TFT(DT)는 턴 온 조건으로 셋팅된다. 센싱 기간(Ts)에서, 게이트 온 전압(VEL)의 에미션 신호(EM)에 따라 에미션 TFT(ET)가 턴 온 되고, 구동 TFT(DT)는 상기 셋팅 된 초기화 조건에 대응되는 전류를 소스 노드(Ns)에 충전한다. 이때, 게이트 온 전압(VGL)의 제2 스캔 신호(SCAN2)에 따라 소스 노드(Ns)의 전압(또는 전류)이 데이터라인(14)으로 전달된다. 센싱 기간(Ts)에서 데이터라인(14)으로 전달되는 소스 노드(Ns)의 전압(또는 전류)는 구동 TFT(DT)(또는 OLED)의 구동 특성을 포함할 수 있다.In the initialization period (Ti), the gate node (Ng) of the driving TFT (DT) is initialized to the reference voltage (Vref) according to the first scan signal (SCAN1) of the gate-on voltage (VGH), and the driving TFT (DT) It is set as a turn-on condition. In the sensing period (Ts), the emission TFT (ET) is turned on according to the emission signal (EM) of the gate-on voltage (VEL), and the driving TFT (DT) sources a current corresponding to the initialization condition set above. Charge to node (Ns). At this time, the voltage (or current) of the source node (Ns) is transmitted to the data line 14 according to the second scan signal (SCAN2) of the gate-on voltage (VGL). The voltage (or current) of the source node (Ns) transmitted to the data line 14 in the sensing period (Ts) may include the driving characteristics of the driving TFT (DT) (or OLED).
한편, 도 6을 참조하면, 센싱 구동되는 수평 픽셀 라인(Li)에 인가되는 게이트신호들의 파형과, 비 센싱 구동되는 수평 픽셀 라인들에 인가되는 게이트신호들의 파형이 다르지만, 에미션 기간(Te)의 길이는 실질적으로 동일하게 설계되는 특징이 있다. 이를 위해, 에미션 기간(Te) 이후에 마스킹 기간(Tm)이 더 구비될 수 있고, 프로그래밍 기간(Tp)이 속한 에미션 신호(EM)의 게이트 오프 구간(VEH 구간)의 길이가 센싱 구동되는 수평 픽셀 라인(Li)을 기준으로 전단 수평 픽셀 라인들과 후단 수평 픽셀 라인들에서 서로 다르다. 다시 말해, 프로그래밍 기간(Tp)이 속한 에미션 신호(EM)의 게이트 오프 구간(VEH 구간)의 길이는, 전단 수평 픽셀 라인들(L1~Li-1)과 센싱 구동되는 수평 픽셀 라인(Li)에서 상대적으로 짧고, 후단 수평 픽셀 라인들(Li+1,Li+2)에서 상대적으로 길다. Meanwhile, referring to FIG. 6, although the waveforms of the gate signals applied to the horizontal pixel lines Li that are sensed and driven are different from the waveforms of the gate signals applied to the horizontal pixel lines that are not sensed driven, the emission period Te The length of has the characteristic of being designed to be substantially the same. For this purpose, a masking period (Tm) may be further provided after the emission period (Te), and the length of the gate-off section (VEH section) of the emission signal (EM) to which the programming period (Tp) belongs may be sensed and driven. The front and rear horizontal pixel lines are different based on the horizontal pixel line (Li). In other words, the length of the gate-off section (VEH section) of the emission signal (EM) to which the programming period (Tp) belongs is the front-end horizontal pixel lines (L1 to Li-1) and the sensing-driven horizontal pixel line (Li) It is relatively short in and relatively long in the rear horizontal pixel lines (Li+1, Li+2).
도 7은 도 5의 에미션 드라이버(133)를 구성하는 게이트 쉬프트 레지스터를 보여주는 도면이다.FIG. 7 is a diagram showing a gate shift register constituting the emission driver 133 of FIG. 5.
도 7을 참조하면, 본 명세서의 실시예에 따른 에미션 드라이버(133)는 다수의 스테이지들(ST1~ST4,??)로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 스테이지들(ST1~ST4,…)은 GIP 방식으로 형성된 GIP 소자들일 수 있다. Referring to FIG. 7, the emission driver 133 according to an embodiment of the present specification may be implemented with a gate shift register consisting of a plurality of stages (ST1 to ST4, ??). The stages (ST1 to ST4,…) may be GIP elements formed in the GIP method.
스테이지들(ST1~ST4,…)은 도 6과 같은 디스플레이 구동 타이밍과 센싱 구동 타이밍에 맞게 에미션 신호(EM(1)~EM(4),??)를 순차적으로 출력한다. 이를 위해, 스테이지들(ST1~ST4,…)은 레벨 쉬프터(150)로부터 외부 스타트 신호(EVST), 제1 클럭신호(ECLK1), 제2 클럭신호(ECLK2), 제1 글로벌 신호(GBL1), 제2 글로벌 신호(GBL2), 및 제3 글로벌 신호(GBL3)를 입력 받는다. 외부 스타트 신호(EVST), 클럭신호들(ECLK1,ECLK2), 및 글로벌 신호들(GBL1,GBL2,GBL3)는 모두 게이트 오프 전압(VEH)과 게이트 온 전압(VEL) 사이에서 스윙할 수 있다.The stages (ST1 to ST4,...) sequentially output emission signals (EM(1) to EM(4),??) according to the display driving timing and sensing driving timing as shown in FIG. 6. To this end, the stages (ST1 to ST4,...) receive an external start signal (EVST), a first clock signal (ECLK1), a second clock signal (ECLK2), a first global signal (GBL1) from the level shifter 150, A second global signal (GBL2) and a third global signal (GBL3) are input. The external start signal (EVST), clock signals (ECLK1, ECLK2), and global signals (GBL1, GBL2, GBL3) can all swing between the gate-off voltage (VEH) and the gate-on voltage (VEL).
스테이지들(ST1~ST4,…)은 순차적으로 동작이 활성화되어 게이트 온 전압(VEL)의 에미션 신호(EM(1)~EM(4),??)를 제3 게이트라인들(15c(1)~15c(4),??)에 순차적으로 출력한다. 최상단 스테이지(ST1)는 외부 스타트 신호(EVST)에 따라 동작이 활성화되고, 차상단 스테이지(ST2) 내지 최하단 스테이지는 전단 스테이지의 에미션 신호에 따라 동작이 활성화된다. 전단 스테이지의 에미션 신호는 내부 스타트 신호로서, 캐리 신호(CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 에미션 신호에 비해 위상이 앞선 에미션 신호를 생성하는 스테이지를 의미한다. The stages (ST1 to ST4,...) are sequentially activated to transmit the emission signal (EM(1) to EM(4),??) of the gate-on voltage (VEL) to the third gate lines (15c (1)). )~15c(4),??) are output sequentially. The top stage (ST1) is activated according to the external start signal (EVST), and the next top stage (ST2) to the bottom stage are activated according to the emission signal of the previous stage. The emission signal of the front stage is an internal start signal and becomes the carry signal (CRY). Here, the “front stage” refers to a stage that is located above the reference stage and generates an emission signal that is ahead in phase compared to the emission signal output from the reference stage.
한편, 스테이지들(ST1~ST4,…)은 후단 스테이지의 에미션 신호와 QB 노드 전압 등을 입력 받아 동작의 안정성을 확보한다. 여기서, "후단 스테이지"란, 기준이 되는 스테이지의 하부에 위치하여 기준 스테이지에서 출력되는 에미션 신호에 비해 위상이 뒤진 에미션 신호를 생성하는 스테이지를 의미한다.Meanwhile, the stages (ST1 to ST4,...) receive the emission signal and QB node voltage of the subsequent stage to ensure stability of operation. Here, the “rear stage” refers to a stage that is located below the reference stage and generates an emission signal that lags in phase compared to the emission signal output from the reference stage.
외부 스타트 신호(EVST)는 최상단 스테이지(ST1)에 입력되고, 제1 클럭신호(ECLK1)는 제1 클럭 배선을 통해 기수 스테이지들(ST1,ST3,??)에 입력되고, 제2 클럭신호(ECLK2)는 제2 클럭 배선을 통해 우수 스테이지들(ST2,ST4,??)에 입력된다. 동작의 안정성이 확보되도록, 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)는 각각의 게이트 온 구간이 게이트 오프 구간에 비해 좁을 수 있다. 그리고, 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)는 서로 다른 위상을 가질 수 있다. 구체적으로, 제1 클럭신호(ECLK1)의 게이트 온 구간은 제2 클럭신호(ECLK2)의 게이트 오프 구간과 중첩되고, 반대로 제2 클럭신호(ECLK2)의 게이트 온 구간은 제1 클럭신호(ECLK1)의 게이트 오프 구간과 중첩될 수 있다.The external start signal (EVST) is input to the top stage (ST1), the first clock signal (ECLK1) is input to the odd stages (ST1, ST3, ??) through the first clock wire, and the second clock signal ( ECLK2) is input to the superior stages (ST2, ST4, ??) through the second clock wiring. To ensure operational stability, the gate-on period of each of the first clock signal (ECLK1) and the second clock signal (ECLK2) may be narrower than the gate-off period. Also, the first clock signal (ECLK1) and the second clock signal (ECLK2) may have different phases. Specifically, the gate-on period of the first clock signal (ECLK1) overlaps with the gate-off period of the second clock signal (ECLK2), and conversely, the gate-on period of the second clock signal (ECLK2) overlaps with the gate-off period of the second clock signal (ECLK2). It may overlap with the gate-off section of .
글로벌 신호들(GBL1,GBL2,GBL3)은 센싱 구동에 맞는 에미션 신호를 생성하기 위한 것으로서, 모든 스테이지들에 공통으로 입력된다. 즉, 제1 글로벌 신호(GBL1)는 제1 글로벌 배선을 통해 모든 스테이지들에 공통으로 입력되고, 제2 글로벌 신호(GBL2)는 제2 글로벌 배선을 통해 모든 스테이지들에 공통으로 입력되며, 제3 글로벌 신호(GBL3)는 제3 글로벌 배선을 통해 모든 스테이지들에 공통으로 입력된다. Global signals (GBL1, GBL2, GBL3) are used to generate emission signals suitable for sensing driving, and are commonly input to all stages. That is, the first global signal (GBL1) is commonly input to all stages through the first global wiring, the second global signal (GBL2) is commonly input to all stages through the second global wiring, and the third global signal (GBL2) is commonly input to all stages through the second global wiring. The global signal (GBL3) is commonly input to all stages through the third global wiring.
스테이지들(ST1~ST4,…) 각각은 한 개의 클럭신호와 세 개의 글로벌 신호들을 기반으로 동작하기 때문에 그 회로 구성이 간소하다. 다시 말해, 스테이지들(ST1~ST4,…) 각각은 한 개의 클럭신호와 세 개의 글로벌 신호들을 기반으로 노드 Q의 전압과 노드 QB의 전압을 반대로 제어할 수 있기 때문에, 에미션 드라이버가 간소화되고 에미션 드라이버의 실장 면적이 줄어들 수 있다.Since each of the stages (ST1 to ST4,…) operates based on one clock signal and three global signals, the circuit configuration is simple. In other words, each of the stages (ST1 to ST4,...) can control the voltage of node Q and the voltage of node QB inversely based on one clock signal and three global signals, so the emission driver is simplified and the emission The mounting area of the driver may be reduced.
스테이지들(ST1~ST4,…) 각각은 매 프레임마다 스타트단자에 인가되는 외부 스타트 신호(EVST) 또는 캐리 신호(CRY)에 따라 노드 Q와 노드 QB의 동작을 반대로 제어하기 시작한다. 스테이지들(ST1~ST4,…) 각각은 노드 Q가 활성화되는 동안 노드 QB를 비 활성화시키고, 반대로 노드 Q가 비 활성화되는 동안 노드 QB를 활성화 시킨다. 여기서, 노드가 활성화된다는 것은 그 노드에 게이트 온 전압(VEL) 또는 그에 상당하는 전압이 인가된다는 것을 의미한다. 그리고, 노드가 비 활성화된다는 것은 그 노드에 게이트 오프 전압(VEH) 또는 그에 상당하는 전압이 인가된다는 것을 의미한다.Each of the stages (ST1 to ST4,...) begins to control the operations of node Q and node QB in reverse according to the external start signal (EVST) or carry signal (CRY) applied to the start terminal every frame. Each of the stages (ST1 to ST4,...) deactivates node QB while node Q is activated, and conversely, activates node QB while node Q is deactivated. Here, activating a node means that the gate-on voltage (VEL) or a voltage equivalent thereto is applied to the node. And, deactivating a node means that the gate-off voltage (VEH) or a voltage equivalent thereto is applied to the node.
각 스테이지들(ST1~ST4,…)은 외부의 전원 공급부로부터 게이트 오프 전압(VEH)과 게이트 온 전압(VEL)을 공급받는다. 게이트 오프 전압(VEH)은 예컨대, 20V~30V 사이에서 어느 한 값으로 설정될 수 있고, 게이트 온 전압(VEL)은 (-)10V~0V 사이에서 어느 한 값으로 설정될 수 있으나, 이에 한정되지 않는다.Each stage (ST1 to ST4,...) receives the gate-off voltage (VEH) and gate-on voltage (VEL) from an external power supply. For example, the gate-off voltage (VEH) can be set to any value between 20V and 30V, and the gate-on voltage (VEL) can be set to any value between (-)10V and 0V, but are not limited to this. No.
도 8은 도 7의 게이트 쉬프트 레지스터에 포함된 제n 스테이지(STn)의 일 구성을 보여주는 도면이다.FIG. 8 is a diagram showing a configuration of the nth stage (STn) included in the gate shift register of FIG. 7.
도 8을 참조하면, 제n 스테이지(STn)는 제1 클럭신호(ECLK1)가 입력되는 두 번째 이후의 기수 스테이지들 중 어느 하나일 수 있다. 첫 번째 기수 스테이지의 경우, 전단 캐리 신호(EM(n-1)) 대신에 외부 스타트 신호(EVST)를 인가받는 것을 제외한 나머지 구성이 도 8과 실질적으로 동일하다. 한편, 우수 스테이지들은 제1 클럭신호(ECLK1) 대신에 제2 클럭신호(ECLK2)를 인가받는 것을 제외한 나머지 구성이 도 8과 실질적으로 동일하다.Referring to FIG. 8, the nth stage (STn) may be one of the second and subsequent odd stages to which the first clock signal (ECLK1) is input. In the case of the first odd stage, the remaining configuration is substantially the same as that of FIG. 8 except that the external start signal (EVST) is applied instead of the previous carry signal (EM(n-1)). Meanwhile, the configuration of the superior stages is substantially the same as that of FIG. 8 except that the second clock signal (ECLK2) is applied instead of the first clock signal (ECLK1).
도 8을 참조하면, 제n 스테이지(STn)는 노드 Q가 게이트 오프 전압(VEH)으로 비 활성화 되고 노드 QB가 게이트 온 전압(VEL)으로 활성화 되는 동안에 게이트 오프 전압(VEH)의 에미션 신호(EM(n))를 출력한다. 그리고, 제n 스테이지(STn)는 노드 Q가 게이트 온 전압(VEL)으로 활성화 되고 노드 QB가 게이트 오프 전압(VEH)으로 비 활성화 되는 동안에 게이트 온 전압(VEL)의 에미션 신호(EM(n))를 출력한다. Referring to FIG. 8, the nth stage (STn) generates an emission signal ( EM(n)) is output. And, the nth stage (STn) generates an emission signal (EM(n)) of the gate-on voltage (VEL) while node Q is activated by the gate-on voltage (VEL) and node QB is deactivated by the gate-off voltage (VEH). ) is output.
이를 위해, 제n 스테이지(STn)는 입력부 소자들과 센싱 관여 소자들과 출력부 소자들을 포함할 수 있다.To this end, the nth stage (STn) may include input elements, sensing-related elements, and output elements.
도 8을 참조하면, 입력부 소자들은 복수의 트랜지스터들(T3,T4,T5,T6,TA,Ty)과 커패시터 CON으로 구성될 수 있다.Referring to FIG. 8, the input elements may be composed of a plurality of transistors (T3, T4, T5, T6, TA, Ty) and a capacitor CON.
트랜지스터 T3은 제1 클럭신호(ECLK1)에 따라 턴 온 되어 트랜지스터 Tx의 일측 전극에 전단 캐리 신호(EM(n-1))를 인가한다. 트랜지스터 T3의 게이트전극은 제1 클럭신호(ECLK1)의 입력단에 접속되고, 트랜지스터 T3의 제1 전극과 제2 전극은 각각 전단 캐리 신호(EM(n-1))의 입력단과 트랜지스터 Tx의 일측 전극에 접속된다.Transistor T3 is turned on according to the first clock signal (ECLK1) and applies the front-end carry signal (EM(n-1)) to one electrode of the transistor Tx. The gate electrode of transistor T3 is connected to the input terminal of the first clock signal (ECLK1), and the first and second electrodes of transistor T3 are respectively the input terminal of the previous carry signal (EM(n-1)) and one electrode of transistor Tx. is connected to
트랜지스터 T4는 전단 캐리 신호(EM(n-1))에 따라 턴 온 되어 노드 Q1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T4의 게이트전극은 전단 캐리 신호(EM(n-1))의 입력단에 접속되고, 트랜지스터 T4의 제1 전극과 제2 전극은 각각 노드 Q1과 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor T4 is turned on according to the front-end carry signal (EM(n-1)) and applies the gate-off voltage (VEH) to node Q1. The gate electrode of the transistor T4 is connected to the input terminal of the previous carry signal EM(n-1), and the first and second electrodes of the transistor T4 are connected to the input terminal of the node Q1 and the gate-off voltage VEH, respectively.
트랜지스터 T5는 노드 Q1의 전압에 따라 턴 온 되어 노드 QB에 제1 클럭신호(ECLK1)를 인가한다. 트랜지스터 T5의 게이트전극은 노드 Q1에 접속되고, 트랜지스터 T5의 제1 전극과 제2 전극은 각각 제1 클럭신호(ECLK1)의 입력단과 노드 QB에 접속된다.Transistor T5 is turned on according to the voltage of node Q1 and applies the first clock signal (ECLK1) to node QB. The gate electrode of transistor T5 is connected to node Q1, and the first and second electrodes of transistor T5 are connected to the input terminal of the first clock signal (ECLK1) and node QB, respectively.
트랜지스터 T6은 노드 Q2의 전압에 따라 턴 온 되어 노드 QB에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T6의 게이트전극은 노드 Q2에 접속되고, 트랜지스터 T6의 제1 전극과 제2 전극은 각각 노드 QB와 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor T6 is turned on according to the voltage of node Q2 and applies the gate-off voltage (VEH) to node QB. The gate electrode of transistor T6 is connected to node Q2, and the first and second electrodes of transistor T6 are connected to node QB and the input terminal of the gate-off voltage (VEH), respectively.
트랜지스터 TA의 게이트전극은 게이트 온 전압(VEL)의 입력단에 접속되고, 트랜지스터 TA의 제1 전극과 제2 전극은 각각 노드 Q와 노드 Q2에 접속된다. 트랜지스터 TA의 제1 및 제2 전극 간 채널 전류는 노드 Q가 부트 스트랩핑(Boot-strapping) 될 때 제로가 된다. 다시 말해, 트랜지스터 TA는 노드 Q가 부트 스트랩핑될 때 턴 오프 됨으로써, 노드 Q와 노드 Q2 간의 전기적 연결을 차단한다. 한편, 노드 Q가 부트 스트랩핑되지 않는 동안에는 트랜지스터 TA는 턴 온 상태를 유지한다. The gate electrode of transistor TA is connected to the input terminal of the gate-on voltage (VEL), and the first and second electrodes of transistor TA are connected to node Q and node Q2, respectively. The channel current between the first and second electrodes of transistor TA becomes zero when node Q is bootstrapped. In other words, transistor TA is turned off when node Q is bootstrapped, thus blocking the electrical connection between node Q and node Q2. Meanwhile, while node Q is not bootstrapped, transistor TA remains turned on.
트랜지스터 TA는 턴 온 상태를 유지하다가 노드 Q가 부트 스트랩핑 될 때에만 턴 오프 되어 노드 Q와 노드 Q2 사이의 전류 흐름을 차단한다. 따라서, 노드 Q가 부트 스트랩핑 될 때 노드 Q2의 전위는 노드 Q의 전위와 달라진다. 부트 스트랩핑 순간에 노드 Q의 전위가 변하더라도 노드 Q2의 전위는 변하지 않기 때문에, 노드 Q2에 연결된 트랜지스터들 Tx,Ty,T6에는 부트 스트랩핑 순간에 과부하가 걸리지 않게 된다. 만약, 트랜지스터 TA가 없다면, 트랜지스터들 Tx,Ty 각각의 드레인-소스 간 전압(Vds), 및 트랜지스터 T6의 게이트-소스 간 전압(Vgs)은 부트 스트랩핑으로 인해 임계치 이상으로 증가될 수 있고, 이러한 과부하 현상이 지속되면 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상이 생길 수 있다. 트랜지스터 TA는 노드 Q의 부트 스트랩핑 순간에 노드 Q2에 연결된 트랜지스터들이 브레이크 다운되지 않도록 한다. Transistor TA remains turned on and turns off only when node Q is bootstrapped, blocking current flow between node Q and node Q2. Therefore, when node Q is bootstrapped, the potential of node Q2 becomes different from the potential of node Q. Even if the potential of node Q changes at the moment of bootstrapping, the potential of node Q2 does not change, so the transistors Tx, Ty, and T6 connected to node Q2 are not overloaded at the moment of bootstrapping. If there is no transistor TA, the voltage between the drain and source of each of the transistors Tx and Ty (Vds) and the voltage between the gate and source of transistor T6 (Vgs) may increase above the threshold due to bootstrapping. If the overload phenomenon continues, device destruction, or so-called break down phenomenon, may occur. Transistor TA prevents the transistors connected to node Q2 from breaking down at the moment of bootstrapping of node Q.
트랜지스터 Ty는 노드 QB의 전압에 따라 턴 온 되어 노드 Q2에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 Ty의 게이트전극은 노드 QB에 접속되고, 트랜지스터 Ty의 제1 전극 및 제2 전극은 노드 Q2와 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor Ty is turned on according to the voltage of node QB and applies the gate-off voltage (VEH) to node Q2. The gate electrode of the transistor Ty is connected to the node QB, and the first and second electrodes of the transistor Ty are connected to the node Q2 and the input terminal of the gate-off voltage (VEH).
커패시터 CON은 제1 클럭신호(ECLK1)의 입력단과 노드 Q1 사이에 접속되는 커플링 커패시터이다.Capacitor CON is a coupling capacitor connected between the input terminal of the first clock signal (ECLK1) and node Q1.
도 8을 참조하면, 센싱 관여 소자들은 복수의 트랜지스터들(T7,T8,T9,Tx,Tz) 로 구성될 수 있다.Referring to FIG. 8, elements involved in sensing may be composed of a plurality of transistors (T7, T8, T9, Tx, and Tz).
트랜지스터 T7은 노드 QB1의 전압에 따라 턴 온 되어 노드 QB에 제3 글로벌 신호(GLB3)를 인가한다. 트랜지스터 T7의 게이트전극은 노드 QB1에 접속되고, 트랜지스터 T7의 제1 전극과 제2 전극은 각각 제3 글로벌 신호(GLB3)의 입력단과 노드 QB에 접속된다.Transistor T7 is turned on according to the voltage of node QB1 and applies the third global signal (GLB3) to node QB. The gate electrode of transistor T7 is connected to node QB1, and the first and second electrodes of transistor T7 are connected to the input terminal of the third global signal GLB3 and node QB, respectively.
트랜지스터 T8은 후단 캐리신호(EM(n+1))에 따라 턴 온 되어 노드 QB1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T8의 게이트전극은 후단 캐리신호(EM(n+1))의 입력단에 접속되고, 트랜지스터 T8의 제1 전극과 제2 전극은 각각 노드 QB1과 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor T8 is turned on according to the rear carry signal (EM(n+1)) and applies the gate-off voltage (VEH) to node QB1. The gate electrode of transistor T8 is connected to the input terminal of the rear carry signal (EM(n+1)), and the first and second electrodes of transistor T8 are connected to the input terminal of node QB1 and gate-off voltage (VEH), respectively.
트랜지스터 T9는 후단 노드 QB(QB(n+1))에 따라 턴 온 되어 노드 QB1과 노드 NO를 연결한다. 트랜지스터 T9의 게이트전극은 후단 노드 QB(QB(n+1))의 입력단에 접속되고, 트랜지스터 T9의 제1 전극과 제2 전극은 각각 노드 QB1과 노드 NO에 접속된다.Transistor T9 is turned on according to the rear node QB (QB(n+1)) and connects node QB1 and node NO. The gate electrode of transistor T9 is connected to the input terminal of the rear node QB (QB(n+1)), and the first and second electrodes of transistor T9 are connected to node QB1 and node NO, respectively.
트랜지스터 Tx는 제1 글로벌 신호(GLB1)에 따라 턴 온 되어 트랜지스터 T3의 일측 전극을 노드 Q2에 연결한다. 트랜지스터 Tx의 게이트전극은 제1 글로벌 신호(GLB1)의 입력단에 접속되고, 트랜지스터 Tx의 제1 전극과 제2 전극은 각각 트랜지스터 T3의 일측 전극과 노드 Q2에 접속된다.Transistor Tx is turned on according to the first global signal (GLB1) and connects one electrode of transistor T3 to node Q2. The gate electrode of the transistor Tx is connected to the input terminal of the first global signal (GLB1), and the first and second electrodes of the transistor Tx are connected to one electrode of the transistor T3 and node Q2, respectively.
트랜지스터 Tz는 제2 글로벌 신호(GLB2)에 따라 턴 온 되어 노드 Q1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 Tz의 게이트전극은 제2 글로벌 신호(GLB2)의 입력단에 접속되고, 트랜지스터 Tz의 제1 전극과 제2 전극은 각각 노드 Q1과 게이트 오프 전압(VEH)의 입력단에 접속된다.The transistor Tz is turned on according to the second global signal (GLB2) and applies the gate-off voltage (VEH) to the node Q1. The gate electrode of the transistor Tz is connected to the input terminal of the second global signal (GLB2), and the first and second electrodes of the transistor Tz are connected to the node Q1 and the input terminal of the gate-off voltage (VEH), respectively.
도 8을 참조하면, 출력부 소자들은 복수의 트랜지스터들(T1,T2)과 복수의 커패시터들(CB,CQB)로 구성될 수 있다.Referring to FIG. 8, the output unit elements may be composed of a plurality of transistors (T1, T2) and a plurality of capacitors (CB, CQB).
트랜지스터 T1이 턴 온 될 때 제n 에미션 신호(EM(n))가 게이트 온 전압(VEL)으로 출력된다. 트랜지스터 T1은 노드 Q의 전압에 따라 턴 온 되어 게이트 온 전압(VEL)을 노드 NO에 인가한다. 트랜지스터 T1의 게이트전극은 노드 Q에 접속되고, 트랜지스터 T1의 제1 전극과 제2 전극은 각각 게이트 온 전압(VEL)의 입력단과 노드 NO에 접속된다.When transistor T1 is turned on, the nth emission signal (EM(n)) is output as the gate-on voltage (VEL). Transistor T1 is turned on according to the voltage of node Q and applies the gate-on voltage (VEL) to node NO. The gate electrode of transistor T1 is connected to node Q, and the first and second electrodes of transistor T1 are connected to the input terminal of the gate-on voltage (VEL) and node NO, respectively.
커패시터 CB는 노드 Q와 노드 NO 사이에 접속된 부트 스트랩핑 커패시터이다. 커패시터 CB의 커플링 효과에 의해 게이트 온 전압(VEL)이 노드 NO에 인가될 때, 노드 Q의 전압이 게이트 온 전압(VEL)보다 낮게 부트 스트랩핑 되고, 트랜지스터 T1의 게이트-소스 간 전압(VEL-노드 Q 전압)은 커진다. 따라서, 커패시터 CB를 노드 Q의 전압을 부트 스트랩핑 시키면, 게이트 온 전압(VEL)이 노드 NO에 빠르게 인가되고, 제n 에미션 신호(EM(n))의 출력 지연이 최소화될 수 있다.Capacitor CB is a bootstrapping capacitor connected between node Q and node NO. When the gate-on voltage (VEL) is applied to node NO due to the coupling effect of capacitor CB, the voltage of node Q is bootstrapped lower than the gate-on voltage (VEL), and the gate-source voltage (VEL) of transistor T1 -Node Q voltage) increases. Accordingly, when capacitor CB is bootstrapped to the voltage of node Q, the gate-on voltage (VEL) is quickly applied to node NO, and the output delay of the n-th emission signal (EM(n)) can be minimized.
트랜지스터 T2가 턴 온 될 때 제n 에미션 신호(EM(n))가 게이트 오프 전압(VEH)으로 출력된다. 트랜지스터 T2은 노드 QB의 전압에 따라 턴 온 되어 게이트 오프 전압(VEH)을 노드 NO에 인가한다. 트랜지스터 T2의 게이트전극은 노드 QB에 접속되고, 트랜지스터 T2의 제1 전극과 제2 전극은 각각 게이트 오프 전압(VEH)의 입력단과 노드 NO에 접속된다.When transistor T2 is turned on, the nth emission signal (EM(n)) is output as the gate-off voltage (VEH). Transistor T2 is turned on according to the voltage of node QB and applies the gate-off voltage (VEH) to node NO. The gate electrode of transistor T2 is connected to node QB, and the first and second electrodes of transistor T2 are connected to the input terminal of the gate-off voltage VEH and node NO, respectively.
커패시터 CQB는 노드 QB와 게이트 오프 전압(VEH)의 입력단 사이에 접속되어, 노드 QB의 전압을 안정화시킨다.Capacitor CQB is connected between node QB and the input terminal of the gate-off voltage (VEH) to stabilize the voltage of node QB.
도 9a 내지 도 9g는 도 8에 도시된 제n 스테이지(STn)의 동작을 설명하기 위한 도면들이다. 여기서, 제n 스테이지(STn)에서 출력되는 에미션 신호(EM(n))는 센싱 구동용과 디스플레이 구동용을 모두 포함하는 에미션 신호인 데 반해, 다른 스테이지들에서 출력되는 에미션 신호들(EM(n-2),EM(n-1),EM(n+1))은 디스플레이 구동용만을 포함하는 에미션 신호라 가정한다.FIGS. 9A to 9G are diagrams for explaining the operation of the nth stage (STn) shown in FIG. 8. Here, the emission signal (EM(n)) output from the nth stage (STn) is an emission signal including both sensing driving and display driving, while the emission signals (EM) output from other stages are (n-2), EM(n-1), EM(n+1)) are assumed to be emission signals that include only display driving.
도 9a를 참조하면, X1 구간에서 제1 클럭신호(ECLK1)와 제1 글로벌 신호(GLB1)와 후단 캐리신호(EM(n+1))는 게이트 온 전압(VEL)으로 입력되고, 전단 캐리신호(EM(n-1))와 제2 및 제3 글로벌 신호들(GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to Figure 9a, in the X1 section, the first clock signal (ECLK1), the first global signal (GLB1), and the rear-end carry signal (EM(n+1)) are input as the gate-on voltage (VEL), and the front-end carry signal (EM(n-1)) and the second and third global signals (GLB2 and GLB3) are input as the gate-off voltage (VEH).
X1 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 된다. 한편, 트랜지스터 T4는 게이트 오프 전압(VEH)의 전단 캐리신호(EM(n-1))에 따라 턴 오프 된다.In the X1 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-off voltage (VEH). Transistor T1 is turned off according to the node Q of the gate-off voltage (VEH). Meanwhile, transistor T4 is turned off according to the carry signal (EM(n-1)) preceding the gate-off voltage (VEH).
X1 구간에서, 제1 클럭신호(ECLK1)가 게이트 온 전압(VEL)으로 반전될 때, 커패시터 CON의 커플링 효과에 의해 노드 Q의 전압도 게이트 온 전압(VEL)으로 반전된다. 트랜지스터 T5는 게이트 온 전압(VEL)의 노드 Q1에 따라 턴 온 되고, 노드 QB는 게이트 온 전압(VEL)으로 충전된다. 그 결과, 트랜지스터 T2는 게이트 온 전압(VEL)의 노드 QB에 따라 턴 온 되고, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the X1 section, when the first clock signal (ECLK1) is inverted to the gate-on voltage (VEL), the voltage of node Q is also inverted to the gate-on voltage (VEL) due to the coupling effect of the capacitor CON. Transistor T5 is turned on according to the gate-on voltage (VEL) of node Q1, and node QB is charged with the gate-on voltage (VEL). As a result, transistor T2 is turned on according to the node QB of the gate-on voltage (VEL), and the gate-off voltage (VEH) is output through the node NO as the n-th emission signal (EM(n)).
X1 구간에서, 게이트 온 전압(VEL)의 노드 QB에 따라 트랜지스터 Ty가 턴 온 되고, 노드 Q2에 게이트 오프 전압(VEH)이 인가된다. 그리고, 게이트 오프 전압(VEH)의 노드 Q2에 따라 트랜지스터 T6가 턴 오프 된다. In the X1 section, the transistor Ty is turned on according to the node QB of the gate-on voltage (VEL), and the gate-off voltage (VEH) is applied to the node Q2. And, transistor T6 is turned off according to the node Q2 of the gate-off voltage (VEH).
X1 구간에서, 게이트 오프 전압(VEH)의 제2 글로벌 신호(GLB2)에 따라 트랜지스터 Tz가 턴 오프 되고, 게이트 오프 전압(VEH)의 후단 노드 QB(QB(n+1))에 따라 트랜지스터 T9가 턴 오프 된다. 반면, 트랜지스터 T8은 게이트 온 전압(VEL)의 후단 캐리신호(EM(n+1))에 따라 턴 온 되어, 노드 QB1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T7은 게이트 오프 전압(VEH)의 노드 QB1에 따라 턴 오프 된다.In the It turns off. On the other hand, transistor T8 is turned on according to the carry signal (EM(n+1)) following the gate-on voltage (VEL), and applies the gate-off voltage (VEH) to node QB1. Transistor T7 is turned off according to the node QB1 of the gate-off voltage (VEH).
도 9b를 참조하면, X2 구간에서 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제1 내지 제3 글로벌 신호들(GLB1,GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 9b, in the X2 section, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the first to third global signals GLB1, GLB2, and GLB3 are input as the gate-off voltage VEH.
X2 구간에서, 게이트 오프 전압(VEH)의 제1 글로벌 신호(GLB1)에 따라 트랜지스터 Tx가 턴 오프 되고, 게이트 온 전압(VEL)의 전단 캐리신호(EM(n-1))에 따라 트랜지스터 T4가 턴 온 된다. 그러면 노드 Q1이 게이트 오프 전압(VEH)으로 충전되어 트랜지스터 T5가 턴 오프 된다.In the Turn on. Then, node Q1 is charged to the gate-off voltage (VEH) and transistor T5 is turned off.
X2 구간에서, 노드 Q는 게이트 오프 전압(VEH)으로 유지된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 상태를 유지한다.In the X2 section, node Q is maintained at the gate-off voltage (VEH). Transistor T1 remains turned off according to the node Q of the gate-off voltage (VEH).
X2 구간에서, 트랜지스터 T6는 턴 오프 상태를 유지하고, 노드 QB는 플로팅된다. 커패시터 CQB에 의해 노드 QB는 게이트 온 전압을 유지하고, 트랜지스터 T2가 턴 온 되어, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the X2 period, transistor T6 remains turned off and node QB is floating. The node QB maintains the gate-on voltage by the capacitor CQB, the transistor T2 turns on, and the gate-off voltage VEH is output through the node NO as the n-th emission signal EM(n).
X2 구간에서, 트랜지스터들 Tz,T7은 턴 오프 상태를 유지하고, 트랜지스터 T8이 턴 오프 되는 데 반해, 트랜지스터 T9가 턴 온 된다. In the X2 section, transistors Tz and T7 remain turned off, transistor T8 is turned off, while transistor T9 is turned on.
도 9c를 참조하면, X3 구간에서 제1 글로벌 신호(GLB1)가 게이트 온 전압(VEL)으로 입력된다. 그리고, 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제2 및 제3 글로벌 신호들(GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 9C, the first global signal GLB1 is input as the gate-on voltage VEL in section X3. And, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the second and third global Signals (GLB2, GLB3) are input as the gate-off voltage (VEH).
X3 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 온 전압(VEL)으로 충전된다. 트랜지스터 T1은 게이트 온 전압(VEL)의 노드 Q에 따라 턴 온 되고, 게이트 온 전압(VEL)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the X3 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-on voltage (VEL). Transistor T1 is turned on according to the node Q of the gate-on voltage (VEL), and the gate-on voltage (VEL) is output as the n-th emission signal (EM(n)) through the node NO.
X3 구간에서, 트랜지스터 T6이 게이트 온 전압(VEL)의 노드 Q2에 따라 턴 온 되고, 노드 QB는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T2는 게이트 오프 전압(VEH)의 QB에 따라 턴 오프 된다.In the X3 section, transistor T6 is turned on according to the gate-on voltage (VEL) of node Q2, and node QB is charged with the gate-off voltage (VEH). Transistor T2 is turned off according to QB of the gate-off voltage (VEH).
X3 구간에서, 트랜지스터 T8은 턴 오프 되고, 트랜지스터 T9은 턴 온 되며, 노드 QB1은 게이트 온 전압(VEL)으로 충전된다. 트랜지스터 T7은 게이트 온 전압(VEL)의 노드 QB1에 따라 턴 온 되고, 게이트 오프 전압(VEH)의 제3 글로벌 신호(GLB3)가 노드 QB에 인가된다.In the X3 section, transistor T8 is turned off, transistor T9 is turned on, and node QB1 is charged to the gate-on voltage (VEL). Transistor T7 is turned on according to the gate-on voltage (VEL) of node QB1, and the third global signal (GLB3) of the gate-off voltage (VEH) is applied to node QB.
X3 구간에서, 트랜지스터 Ty는 게이트 오프 전압(VEH)의 노드 QB에 따라 턴 오프 된다. 트랜지스터 T4는 게이트 온 전압(VEL)의 전단 캐리신호(EM(n-1))에 따라 턴 온 상태를 유지하고, 트랜지스터들 T5,Tz는 턴 오프 상태를 유지한다.In the X3 section, transistor Ty is turned off according to the node QB of the gate-off voltage (VEH). Transistor T4 maintains a turn-on state according to the carry signal (EM(n-1)) preceding the gate-on voltage (VEL), and transistors T5 and Tz maintain a turn-off state.
도 9d를 참조하면, X4 구간에서 제3 글로벌 신호(GLB3)가 게이트 온 전압(VEL)으로 입력된다. 그리고, 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제1 및 제2 글로벌 신호들(GLB1,GLB2)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 9D, the third global signal GLB3 is input as the gate-on voltage VEL in the X4 section. And, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the first and second global The signals (GLB1 and GLB2) are input as the gate-off voltage (VEH).
X4 구간에서, 트랜지스터 Tx는 게이트 오프 전압(VEH)의 제1 글로벌 신호(GLB1)에 따라 턴 오프 되고, 노드 Q는 플로팅되어 게이트 온 전압(VEL)을 유지한다(① 동작). 그러면, 트랜지스터 T1이 턴 온 되어 게이트 온 전압(VEL)이 노드 NO에 인가된다(② 동작).In the X4 section, the transistor Tx is turned off according to the first global signal (GLB1) of the gate-off voltage (VEH), and the node Q is floating to maintain the gate-on voltage (VEL) (① operation). Then, transistor T1 is turned on and the gate-on voltage (VEL) is applied to node NO (② operation).
X4 구간에서, 노드 NO의 게이트 온 전압(VEL)이 트랜지스터 T9을 통해 노드 QB1에 인가된다(③ 동작). 그러면, 트랜지스터 T7이 턴 온 되고, 게이트 온 전압(VEL)의 제3 글로벌 신호(GLB3)가 노드 QB에 충전된다(④ 동작). In the X4 section, the gate-on voltage (VEL) of node NO is applied to node QB1 through transistor T9 (③ operation). Then, transistor T7 is turned on, and the third global signal (GLB3) of the gate-on voltage (VEL) is charged to node QB (④ operation).
X4 구간에서, 게이트 온 전압(VEL)의 노드 QB에 따라 트랜지스터 Ty가 턴 온 되고, 노드 Q2와 노드 Q가 게이트 오프 전압(VEH)으로 충전된다. 그에 따라 트랜지스터 T1이 턴 오프 된다(⑤ 동작). 그리고, 게이트 오프 전압(VEH)의 노드 Q2에 따라 트랜지스터 T6이 턴 오프 된다(⑥ 동작).In the X4 section, transistor Ty is turned on according to node QB of the gate-on voltage (VEL), and node Q2 and node Q are charged with the gate-off voltage (VEH). Accordingly, transistor T1 is turned off (⑤ operation). And, transistor T6 is turned off according to the node Q2 of the gate-off voltage (VEH) (⑥ operation).
X4 구간에서, 게이트 온 전압(VEL)의 노드 QB에 따라 트랜지스터 T2가 턴 온 되고, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the X4 section, transistor T2 is turned on according to the node QB of the gate-on voltage (VEL), and the gate-off voltage (VEH) is output as the n-th emission signal (EM(n)) through the node NO.
X4 구간에서, 트랜지스터들 T3, T4는 턴 온 상태를 유지하고, 트랜지스터들 T5,Tz는 턴 오프 상태를 유지한다.In the X4 section, transistors T3 and T4 remain turned on, and transistors T5 and Tz remain turned off.
도 9e를 참조하면, X5 구간에서 제1 글로벌 신호(GLB1)가 게이트 온 전압(VEL)으로 입력된다. 그리고, 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제2 및 제3 글로벌 신호들(GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 9E, the first global signal GLB1 is input as the gate-on voltage VEL in the X5 section. And, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the second and third global Signals (GLB2, GLB3) are input as the gate-off voltage (VEH).
X5 구간의 동작은 X3 구간의 동작과 실질적으로 동일하다.The operation of the X5 section is substantially the same as the operation of the X3 section.
즉, X5 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 온 전압(VEL)으로 충전된다. 트랜지스터 T1은 게이트 온 전압(VEL)의 노드 Q에 따라 턴 온 되고, 게이트 온 전압(VEL)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.That is, in the X5 section, the transistors (T3, Tx, TA) are turned on and the node Q is charged to the gate-on voltage (VEL). Transistor T1 is turned on according to the node Q of the gate-on voltage (VEL), and the gate-on voltage (VEL) is output as the n-th emission signal (EM(n)) through the node NO.
X5 구간에서, 트랜지스터 T6이 게이트 온 전압(VEL)의 노드 Q2에 따라 턴 온 되고, 노드 QB는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T2는 게이트 오프 전압(VEH)의 QB에 따라 턴 오프 된다.In the X5 section, transistor T6 is turned on according to the gate-on voltage (VEL) of node Q2, and node QB is charged with the gate-off voltage (VEH). Transistor T2 is turned off according to QB of the gate-off voltage (VEH).
도 9f를 참조하면, X6 구간에서 제2 글로벌 신호(GLB2)가 게이트 온 전압(VEL)으로 반전된다. 그리고, 제1 글로벌 신호(GLB1)와 제1 클럭신호(ECLK1)와 후단 캐리신호(EM(n+1)는 게이트 온 전압(VEL)으로 입력되고, 전단 캐리신호(EM(n-1))와 제3 글로벌 신호(GLB3)는 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 9F, the second global signal GLB2 is inverted to the gate-on voltage VEL in the X6 section. In addition, the first global signal (GLB1), the first clock signal (ECLK1), and the rear-end carry signal (EM(n+1)) are input as the gate-on voltage (VEL), and the front-end carry signal (EM(n-1)) and the third global signal (GLB3) are input as the gate-off voltage (VEH).
X6 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 된다. 한편, 트랜지스터 T4는 게이트 오프 전압(VEH)의 전단 캐리신호(EM(n-1))에 따라 턴 오프 된다.In the X6 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-off voltage (VEH). Transistor T1 is turned off according to the node Q of the gate-off voltage (VEH). Meanwhile, transistor T4 is turned off according to the carry signal (EM(n-1)) preceding the gate-off voltage (VEH).
X6 구간에서, 게이트 온 전압(VEL)의 제2 글로벌 신호(GLB2)에 의해 트랜지스터 Tz가 턴 온 되고, Q1이 게이트 오프 전압(VEH)으로 충전되어 트랜지스터 T5가 턴 오프 된다. 또한, 트랜지스터 T6은 게이트 오프 전압(VEH)의 노드 Q2에 따라 턴 오프 되고, 트랜지스터 T7은 게이트 오프 전압(VEH)의 노드 QB1에 따라 턴 오프 된다.In the X6 section, transistor Tz is turned on by the second global signal (GLB2) of the gate-on voltage (VEL), and Q1 is charged to the gate-off voltage (VEH) to turn off transistor T5. Additionally, transistor T6 is turned off according to the node Q2 of the gate-off voltage VEH, and transistor T7 is turned off according to the node QB1 of the gate-off voltage VEH.
X6 구간에서, 트랜지스터들 T5,T6,T7의 턴 오프에 의해 노드 QB는 플로팅되고, 커패시터 CQB에 의해 노드 QB는 게이트 오프 전압(VEH)을 유지하여 트랜지스터 T2를 턴 오프 시킨다.In the
X6 구간에서, 트랜지스터들 T1,T2은 턴 오프 되므로, 제n 에미션 신호(EM(n))는 X5 구간에서의 게이트 온 전압(VEL)을 유지한다.In the X6 section, transistors T1 and T2 are turned off, so the n-th emission signal EM(n) maintains the gate-on voltage (VEL) in the X5 section.
도 9g를 참조하면, X7 구간에서 제2 글로벌 신호(GLB2)가 게이트 오프 전압(VEH)으로 반전된다. 그리고, 제1 글로벌 신호(GLB1)와 제1 클럭신호(ECLK1)와 후단 캐리신호(EM(n+1)는 게이트 온 전압(VEL)으로 입력되고, 전단 캐리신호(EM(n-1))와 제3 글로벌 신호(GLB3)는 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 9g, the second global signal GLB2 is inverted to the gate-off voltage VEH in section X7. In addition, the first global signal (GLB1), the first clock signal (ECLK1), and the rear-end carry signal (EM(n+1)) are input as the gate-on voltage (VEL), and the front-end carry signal (EM(n-1)) and the third global signal (GLB3) are input as the gate-off voltage (VEH).
X7 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 된다. 한편, 트랜지스터 T4는 게이트 오프 전압(VEH)의 전단 캐리신호(EM(n-1))에 따라 턴 오프 된다.In the X7 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-off voltage (VEH). Transistor T1 is turned off according to the node Q of the gate-off voltage (VEH). Meanwhile, transistor T4 is turned off according to the carry signal (EM(n-1)) preceding the gate-off voltage (VEH).
X7 구간에서, 게이트 오프 전압(VEH)의 제2 글로벌 신호(GLB2)에 의해 트랜지스터 Tz가 턴 오프 되고, 커패시터 CON의 커플링 효과에 의해 Q1이 게이트 온 전압(VEL)으로 충전되어 트랜지스터 T5가 턴 온 된다. 또한, 트랜지스터 T6은 게이트 오프 전압(VEH)의 노드 Q2에 따라 턴 오프 되고, 트랜지스터 T7은 게이트 오프 전압(VEH)의 노드 QB1에 따라 턴 오프 된다.In the It comes. Additionally, transistor T6 is turned off according to the node Q2 of the gate-off voltage VEH, and transistor T7 is turned off according to the node QB1 of the gate-off voltage VEH.
X7 구간에서, 트랜지스터 T5의 턴 온에 의해 노드 QB는 게이트 온 전압(VEL)으로 충전되고, 게이트 온 전압(VEL)의 노드 QB에 의해 트랜지스터 T2가 턴 온 된다. 그 결과, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the X7 section, the node QB is charged to the gate-on voltage (VEL) by turning on the transistor T5, and the transistor T2 is turned on by the node QB of the gate-on voltage (VEL). As a result, the gate-off voltage VEH is output through node NO as the n-th emission signal EM(n).
전술한 동작 과정에서 알 수 있듯이, 제n 에미션신호(EM(n))가 게이트 온 전압(VEL)으로 출력되는 동안, 트랜지스터 Ty는 턴 오프 상태를 유지한다. 이때, 트랜지스터 Ty의 제1 및 제2 전극들 간의 전압차(VEH-VEL)가 크기 때문에, 트랜지스터 Ty에는 부하가 크게 걸린다. 한 프레임 중에서, 제n 에미션신호(EM(n))가 게이트 온 전압(VEL)으로 출력되는 기간은 센싱 기간(Ts)과 에미션 기간(Te)을 포함하여 상대적으로 길다. 따라서, 트랜지스터 Ty에 대한 과부하가 누적되면, 트랜지스터 Ty에서 누설 전류가 문제될 수 있고, 트랜지스터 Ty의 스위칭 특성이 틀어질 수 있다. 이와 같이, 트랜지스터 Ty의 동작에 문제가 생기면, 노드 Q의 전압이 안정적으로 확보되지 못하여 제n 에미션신호(EM(n))가 원하는 시간 동안 게이트 온 전압(VEL)으로 출력될 수 없다. 이하의 실시예에서는 이에 대한 보완책을 제시한다.As can be seen from the above-described operation process, while the n-th emission signal EM(n) is output as the gate-on voltage VEL, the transistor Ty remains turned off. At this time, since the voltage difference (VEH-VEL) between the first and second electrodes of the transistor Ty is large, a large load is applied to the transistor Ty. In one frame, the period during which the n-th emission signal (EM(n)) is output as the gate-on voltage (VEL) is relatively long, including the sensing period (Ts) and the emission period (Te). Therefore, if overload on transistor Ty accumulates, leakage current may become a problem in transistor Ty, and the switching characteristics of transistor Ty may be distorted. As such, if a problem occurs in the operation of the transistor Ty, the voltage at the node Q cannot be stably secured, so the n-th emission signal (EM(n)) cannot be output as the gate-on voltage (VEL) for the desired time. In the following examples, a complementary measure is presented.
도 10은 도 7의 게이트 쉬프트 레지스터에 포함된 제n 스테이지의 다른 구성을 보여주는 도면이다. 그리고, 도 11은 도 10의 동작을 설명하기 위한 구동 파형도이다.FIG. 10 is a diagram showing another configuration of the nth stage included in the gate shift register of FIG. 7. And, FIG. 11 is a driving waveform diagram for explaining the operation of FIG. 10.
도 10을 참조하면, 제n 스테이지(STn)는 제1 클럭신호(ECLK1)가 입력되는 두 번째 이후의 기수 스테이지들 중 어느 하나일 수 있다. 첫 번째 기수 스테이지의 경우, 전단 캐리 신호(EM(n-1)) 대신에 외부 스타트 신호(EVST)를 인가받는 것을 제외한 나머지 구성이 도 10과 실질적으로 동일하다. 한편, 우수 스테이지들은 제1 클럭신호(ECLK1) 대신에 제2 클럭신호(ECLK2)를 인가받는 것을 제외한 나머지 구성이 도 10과 실질적으로 동일하다.Referring to FIG. 10, the nth stage (STn) may be one of the second and subsequent odd stages to which the first clock signal (ECLK1) is input. In the case of the first odd stage, the remaining configuration is substantially the same as that of FIG. 10 except that the external start signal (EVST) is applied instead of the previous carry signal (EM(n-1)). Meanwhile, the configuration of the superior stages is substantially the same as that of FIG. 10 except that the second clock signal (ECLK2) is applied instead of the first clock signal (ECLK1).
도 10을 참조하면, 제n 스테이지(STn)는 노드 Q가 게이트 오프 전압(VEH)으로 비 활성화 되고 노드 QB가 게이트 온 전압(VEL)으로 활성화 되는 동안에 게이트 오프 전압(VEH)의 에미션 신호(EM(n))를 출력한다. 그리고, 제n 스테이지(STn)는 노드 Q가 게이트 온 전압(VEL)으로 활성화 되고 노드 QB가 게이트 오프 전압(VEH)으로 비 활성화 되는 동안에 게이트 온 전압(VEL)의 에미션 신호(EM(n))를 출력한다. Referring to FIG. 10, the nth stage (STn) generates an emission signal ( EM(n)) is output. And, the nth stage (STn) generates an emission signal (EM(n)) of the gate-on voltage (VEL) while node Q is activated by the gate-on voltage (VEL) and node QB is deactivated by the gate-off voltage (VEH). ) is output.
다시 말해, 제n 스테이지(STn)는 도 11에서와 같이 제n 센싱용 에미션 신호와 제n 디스플레이용 에미션 신호를 연속해서 출력한다. 이때, 제n-1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 앞선 제n-1 디스플레이용 에미션 신호를 출력하고, 제n+1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 뒤진 제n+1 디스플레이용 에미션 신호를 출력한다. In other words, the nth stage STn continuously outputs the nth sensing emission signal and the nth display emission signal as shown in FIG. 11. At this time, the n-1th stage outputs the n-1th display emission signal whose phase is ahead of the nth sensing emission signal, and the n+1th stage outputs the nth sensing emission signal ahead of the phase. Outputs an emission signal for the n+1 display.
여기서, 상기 제n-1 디스플레이용 에미션 신호와, 상기 제n 디스플레이용 에미션 신호와, 상기 제n+1 디스플레이용 에미션 신호는, 상기 게이트 온 전압(VEL)을 유지하는 구간이 서로 동일하다. 이는 센싱 구동이 이뤄지는 특정 수평 픽셀 라인과 센싱 구동이 이뤄지지 않는 다른 수평 픽셀 라인들 간의 휘도 편차를 없애기 위함이다. 게이트 온 전압(VEL)의 유지 구간을 동일하게 하기 위해, 외부 스타트 신호(EVST)는 상기 게이트 온 전압(VEL)의 유지 구간만큼 게이트 온 전압(VEL)으로 입력되고, 그 외 구간에서는 게이트 오프 전압(VEH)으로 입력된다.Here, the emission signal for the n-1th display, the emission signal for the nth display, and the emission signal for the n+1th display have the same section in which the gate-on voltage (VEL) is maintained. do. This is to eliminate the luminance difference between a specific horizontal pixel line on which sensing operation is performed and other horizontal pixel lines on which sensing operation is not performed. In order to make the maintenance period of the gate-on voltage (VEL) the same, the external start signal (EVST) is input as the gate-on voltage (VEL) for the maintenance period of the gate-on voltage (VEL), and the gate-off voltage is applied in other sections. (VEH) is entered.
한편, 상기 제n+1 디스플레이용 에미션 신호가 게이트 오프 전압(VEH)을 유지하는 구간은, 상기 제n-1 디스플레이용 에미션 신호가 게이트 오프 전압(VEH)을 유지하는 구간에 비해 더 길다. 이는 상기 제n-1 디스플레이용 에미션 신호와 상기 제n+1 디스플레이용 에미션 신호 사이에 상기 제n 센싱용 에미션 신호와 상기 제n 디스플레이용 에미션 신호가 위치하기 때문이다. Meanwhile, the section in which the emission signal for the n+1th display maintains the gate-off voltage (VEH) is longer than the section in which the emission signal for the n-1th display maintains the gate-off voltage (VEH). . This is because the nth sensing emission signal and the nth display emission signal are located between the n-1th display emission signal and the n+1th display emission signal.
제n 스테이지(STn)에 제1 클럭 신호(ECLK1)이 입력되는 경우, 상기 제n-1 스테이지와 상기 n+1 스테이지에는 제1 클럭신호(ECLK1)와 위상이 다른 제2 클럭신호(ECLK2)가 입력된다. 이때, 제1 클럭신호(ECLK1)의 게이트 온 구간은 제2 클럭신호(ECLK2)의 게이트 오프 구간과 중첩되고, 제2 클럭신호(ECLK2)의 게이트 온 구간은 제1 클럭신호(ECLK1)의 게이트 오프 구간과 중첩될 수 있다. 이를 통해 동작의 안정성이 확보될 수 있다.When the first clock signal (ECLK1) is input to the nth stage (STn), the n-1th stage and the n+1 stage receive a second clock signal (ECLK2) whose phase is different from the first clock signal (ECLK1). is entered. At this time, the gate-on period of the first clock signal (ECLK1) overlaps the gate-off period of the second clock signal (ECLK2), and the gate-on period of the second clock signal (ECLK2) is the gate-off period of the first clock signal (ECLK1). It may overlap with the off section. Through this, stability of operation can be ensured.
구체적으로, 제n 스테이지(STn)는 입력부 소자들과 센싱 관여 소자들과 출력부 소자들을 포함할 수 있다.Specifically, the nth stage (STn) may include input elements, sensing-related elements, and output elements.
도 10을 참조하면, 입력부 소자들은 전단 캐리 신호(EM(n-1))(즉, 제n-1 디스플레이용 에미션 신호)와 제1 클럭신호(ECLK1)를 기반으로 노드 Q의 전압과 노드 QB의 전압을 제어한다. 이를 위해, 입력부 소자들은 복수의 트랜지스터들(T3,T4,T5,T6,TA)과 커패시터 CON으로 구성될 수 있다. Referring to FIG. 10, the input elements are connected to the voltage of node Q and the node Q based on the front-end carry signal (EM(n-1)) (i.e., the emission signal for the n-1 display) and the first clock signal (ECLK1). Controls the voltage of QB. For this purpose, the input elements may be composed of a plurality of transistors (T3, T4, T5, T6, TA) and a capacitor CON.
트랜지스터 T3은 제1 클럭신호(ECLK1)에 따라 턴 온 되어 트랜지스터 Tx의 일측 전극에 전단 캐리 신호(EM(n-1))를 인가한다. 트랜지스터 T3의 게이트전극은 제1 클럭신호(ECLK1)의 입력단에 접속되고, 트랜지스터 T3의 제1 전극과 제2 전극은 각각 전단 캐리 신호(EM(n-1))의 입력단과 트랜지스터 Tx의 일측 전극에 접속된다.Transistor T3 is turned on according to the first clock signal (ECLK1) and applies the front-end carry signal (EM(n-1)) to one electrode of the transistor Tx. The gate electrode of transistor T3 is connected to the input terminal of the first clock signal (ECLK1), and the first and second electrodes of transistor T3 are respectively the input terminal of the previous carry signal (EM(n-1)) and one electrode of transistor Tx. is connected to
트랜지스터 T4는 전단 캐리 신호(EM(n-1))에 따라 턴 온 되어 노드 Q1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T4의 게이트전극은 전단 캐리 신호(EM(n-1))의 입력단에 접속되고, 트랜지스터 T4의 제1 전극과 제2 전극은 각각 노드 Q1과 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor T4 is turned on according to the front-end carry signal (EM(n-1)) and applies the gate-off voltage (VEH) to node Q1. The gate electrode of the transistor T4 is connected to the input terminal of the previous carry signal EM(n-1), and the first and second electrodes of the transistor T4 are connected to the input terminal of the node Q1 and the gate-off voltage VEH, respectively.
트랜지스터 T5는 노드 Q1의 전압에 따라 턴 온 되어 노드 QB에 제1 클럭신호(ECLK1)를 인가한다. 트랜지스터 T5의 게이트전극은 노드 Q1에 접속되고, 트랜지스터 T5의 제1 전극과 제2 전극은 각각 제1 클럭신호(ECLK1)의 입력단과 노드 QB에 접속된다.Transistor T5 is turned on according to the voltage of node Q1 and applies the first clock signal (ECLK1) to node QB. The gate electrode of transistor T5 is connected to node Q1, and the first and second electrodes of transistor T5 are connected to the input terminal of the first clock signal (ECLK1) and node QB, respectively.
트랜지스터 T6은 노드 Q2의 전압에 따라 턴 온 되어 노드 QB에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T6의 게이트전극은 노드 Q2에 접속되고, 트랜지스터 T6의 제1 전극과 제2 전극은 각각 노드 QB와 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor T6 is turned on according to the voltage of node Q2 and applies the gate-off voltage (VEH) to node QB. The gate electrode of transistor T6 is connected to node Q2, and the first and second electrodes of transistor T6 are connected to node QB and the input terminal of the gate-off voltage (VEH), respectively.
트랜지스터 TA의 게이트전극은 게이트 온 전압(VEL)의 입력단에 접속되고, 트랜지스터 TA의 제1 전극과 제2 전극은 각각 노드 Q와 노드 Q2에 접속된다. 트랜지스터 TA의 제1 및 제2 전극 간 채널 전류는 노드 Q가 부트 스트랩핑(Boot-strapping) 될 때 제로가 된다. 다시 말해, 트랜지스터 TA는 노드 Q가 부트 스트랩핑될 때 턴 오프 됨으로써, 노드 Q와 노드 Q2 간의 전기적 연결을 차단한다. 한편, 노드 Q가 부트 스트랩핑되지 않는 동안에는 트랜지스터 TA는 턴 온 상태를 유지한다. The gate electrode of transistor TA is connected to the input terminal of the gate-on voltage (VEL), and the first and second electrodes of transistor TA are connected to node Q and node Q2, respectively. The channel current between the first and second electrodes of transistor TA becomes zero when node Q is bootstrapped. In other words, transistor TA is turned off when node Q is bootstrapped, thus blocking the electrical connection between node Q and node Q2. Meanwhile, while node Q is not bootstrapped, transistor TA remains turned on.
트랜지스터 TA는 턴 온 상태를 유지하다가 노드 Q가 부트 스트랩핑 될 때에만 턴 오프 되어 노드 Q와 노드 Q2 사이의 전류 흐름을 차단한다. 따라서, 노드 Q가 부트 스트랩핑 될 때 노드 Q2의 전위는 노드 Q의 전위와 달라진다. 부트 스트랩핑 순간에 노드 Q의 전위가 변하더라도 노드 Q2의 전위는 변하지 않기 때문에, 노드 Q2에 연결된 트랜지스터들 Tx,Ty,T6에는 부트 스트랩핑 순간에 과부하가 걸리지 않게 된다. 만약, 트랜지스터 TA가 없다면, 트랜지스터들 Tx,Ty 각각의 드레인-소스 간 전압(Vds), 및 트랜지스터 T6의 게이트-소스 간 전압(Vgs)은 부트 스트랩핑으로 인해 임계치 이상으로 증가될 수 있고, 이러한 과부하 현상이 지속되면 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상이 생길 수 있다. 트랜지스터 TA는 노드 Q의 부트 스트랩핑 순간에 노드 Q2에 연결된 트랜지스터들이 브레이크 다운되지 않도록 한다. Transistor TA remains turned on and turns off only when node Q is bootstrapped, blocking current flow between node Q and node Q2. Therefore, when node Q is bootstrapped, the potential of node Q2 becomes different from the potential of node Q. Even if the potential of node Q changes at the moment of bootstrapping, the potential of node Q2 does not change, so the transistors Tx, Ty, and T6 connected to node Q2 are not overloaded at the moment of bootstrapping. If there is no transistor TA, the voltage between the drain and source of each of the transistors Tx and Ty (Vds) and the voltage between the gate and source of transistor T6 (Vgs) may increase above the threshold due to bootstrapping. If the overload phenomenon continues, device destruction, or so-called break down phenomenon, may occur. Transistor TA prevents the transistors connected to node Q2 from breaking down at the moment of bootstrapping of node Q.
트랜지스터 Ty는 노드 QB의 전압에 따라 턴 온 되어 노드 Q2에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 Ty의 게이트전극은 노드 QB에 접속되고, 트랜지스터 Ty의 제1 전극 및 제2 전극은 노드 Q2와 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor Ty is turned on according to the voltage of node QB and applies the gate-off voltage (VEH) to node Q2. The gate electrode of the transistor Ty is connected to the node QB, and the first and second electrodes of the transistor Ty are connected to the node Q2 and the input terminal of the gate-off voltage (VEH).
커패시터 CON은 제1 클럭신호(ECLK1)의 입력단과 노드 Q1 사이에 접속되는 커플링 커패시터이다.Capacitor CON is a coupling capacitor connected between the input terminal of the first clock signal (ECLK1) and node Q1.
도 10을 참조하면, 센싱 관여 소자들은 위상 및 파형이 서로 다른 제1 글로벌 신호(GLB1), 제2 글로벌 신호(GLB2), 및 제3 글로벌 신호(GLB3)와, 후단 캐리 신호(EM(n+1))(즉, 제n+1 디스플레이용 에미션 신호)와, 제n+1 스테이지의 후단 노드 QB의 전압을 기반으로 노드 Q의 전압과 노드 QB의 전압을 제어한다. 이를 위해, 센싱 관여 소자들은 복수의 트랜지스터들(T7,T8,T9,Tx,Tz,Ty,Ty')과 커패시터 C1으로 구성될 수 있다.Referring to FIG. 10, the sensing elements include a first global signal (GLB1), a second global signal (GLB2), and a third global signal (GLB3) having different phases and waveforms, and a rear-end carry signal (EM(n+) 1)) (i.e., the emission signal for the n+1th display) and the voltage of the subsequent node QB of the n+1th stage to control the voltage of node Q and the voltage of node QB. For this purpose, the sensing elements may be composed of a plurality of transistors (T7, T8, T9, Tx, Tz, Ty, Ty') and a capacitor C1.
트랜지스터 T7은 노드 QB1의 전압에 따라 턴 온 되어 노드 QB에 제3 글로벌 신호(GLB3)를 인가한다. 트랜지스터 T7의 게이트전극은 노드 QB1에 접속되고, 트랜지스터 T7의 제1 전극과 제2 전극은 각각 제3 글로벌 신호(GLB3)의 입력단과 노드 QB에 접속된다.Transistor T7 is turned on according to the voltage of node QB1 and applies the third global signal (GLB3) to node QB. The gate electrode of transistor T7 is connected to node QB1, and the first and second electrodes of transistor T7 are connected to the input terminal of the third global signal GLB3 and node QB, respectively.
트랜지스터 T8은 후단 캐리신호(EM(n+1))에 따라 턴 온 되어 노드 QB1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T8의 게이트전극은 후단 캐리신호(EM(n+1))의 입력단에 접속되고, 트랜지스터 T8의 제1 전극과 제2 전극은 각각 노드 QB1과 게이트 오프 전압(VEH)의 입력단에 접속된다.Transistor T8 is turned on according to the rear carry signal (EM(n+1)) and applies the gate-off voltage (VEH) to node QB1. The gate electrode of transistor T8 is connected to the input terminal of the rear carry signal (EM(n+1)), and the first and second electrodes of transistor T8 are connected to the input terminal of node QB1 and gate-off voltage (VEH), respectively.
트랜지스터 T9는 후단 노드 QB(QB(n+1))에 따라 턴 온 되어 노드 QB1과 노드 NO를 연결한다. 트랜지스터 T9의 게이트전극은 후단 노드 QB(QB(n+1))의 입력단에 접속되고, 트랜지스터 T9의 제1 전극과 제2 전극은 각각 노드 QB1과 노드 NO에 접속된다.Transistor T9 is turned on according to the rear node QB (QB(n+1)) and connects node QB1 and node NO. The gate electrode of transistor T9 is connected to the input terminal of the rear node QB (QB(n+1)), and the first and second electrodes of transistor T9 are connected to node QB1 and node NO, respectively.
트랜지스터 Tx는 제1 글로벌 신호(GLB1)에 따라 턴 온 되어 트랜지스터 T3의 일측 전극을 노드 Q2에 연결한다. 트랜지스터 Tx의 게이트전극은 제1 글로벌 신호(GLB1)의 입력단에 접속되고, 트랜지스터 Tx의 제1 전극과 제2 전극은 각각 트랜지스터 T3의 일측 전극과 노드 Q2에 접속된다.Transistor Tx is turned on according to the first global signal (GLB1) and connects one electrode of transistor T3 to node Q2. The gate electrode of the transistor Tx is connected to the input terminal of the first global signal (GLB1), and the first and second electrodes of the transistor Tx are connected to one electrode of the transistor T3 and node Q2, respectively.
트랜지스터 Tz는 제2 글로벌 신호(GLB2)에 따라 턴 온 되어 노드 Q1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 Tz의 게이트전극은 제2 글로벌 신호(GLB2)의 입력단에 접속되고, 트랜지스터 Tz의 제1 전극과 제2 전극은 각각 노드 Q1과 게이트 오프 전압(VEH)의 입력단에 접속된다.The transistor Tz is turned on according to the second global signal (GLB2) and applies the gate-off voltage (VEH) to the node Q1. The gate electrode of the transistor Tz is connected to the input terminal of the second global signal (GLB2), and the first and second electrodes of the transistor Tz are connected to the node Q1 and the input terminal of the gate-off voltage (VEH), respectively.
트랜지스터 Ty'와 트랜지스터 Ty는 노드 Q2와 제1 글로벌 신호(GLB1)의 입력단 사이에 직렬 접속된다. 트랜지스터 Ty'의 게이트전극은 제3 글로벌 신호(GLB3)의 입력단에 접속되고, 트랜지스터 Ty'의 제1 전극과 제2 전극은 노드 Q2와 트랜지스터 Ty의 일측 전극에 접속된다. 그리고, 트랜지스터 Ty의 게이트전극은 노드 QB에 접속되고, 트랜지스터 Ty의 제1 전극과 제2 전극은 트랜지스터 Ty'의 일측 전극과 제1 글로벌 신호(GLB1)의 입력단에 접속된다.Transistor Ty' and transistor Ty are connected in series between node Q2 and the input terminal of the first global signal (GLB1). The gate electrode of transistor Ty' is connected to the input terminal of the third global signal (GLB3), and the first and second electrodes of transistor Ty' are connected to node Q2 and one electrode of transistor Ty. Additionally, the gate electrode of the transistor Ty is connected to the node QB, and the first and second electrodes of the transistor Ty are connected to one electrode of the transistor Ty' and the input terminal of the first global signal (GLB1).
제n 디스플레이용 에미션 신호가 게이트 온 전압(VEL)으로 출력되는 동안, 트랜지스터 Ty와 트랜지스터 Ty'는 턴 오프 되고, 노드 Q2와 제1 글로벌 신호(GLB1)의 입력단 간의 전위차는 제로이다. 따라서, 제n 디스플레이용 에미션 신호가 게이트 온 전압(VEL)으로 출력되는 동안, 트랜지스터 Ty와 트랜지스터 Ty'에 걸리는 부하가 거의 없어지고, 과부하로 인한 누설 전류 및 스위칭 특성 왜곡과 같은 문제가 미연에 방지될 수 있다.While the nth display emission signal is output as the gate-on voltage (VEL), transistor Ty and transistor Ty' are turned off, and the potential difference between node Q2 and the input terminal of the first global signal (GLB1) is zero. Therefore, while the emission signal for the nth display is output at the gate-on voltage (VEL), the load on transistor Ty and transistor Ty' is almost eliminated, and problems such as leakage current and distortion of switching characteristics due to overload are prevented in advance. It can be prevented.
커패시터 C1은 노드 QB1과 노드 QB 사이에 접속되어 노드 QB1의 전압을 안정화시킨다.Capacitor C1 is connected between node QB1 and node QB to stabilize the voltage at node QB1.
한편, 도 11을 참조하여 제1 내지 제3 글로벌 신호(GLB1,GLB2,GLB3)에 대해 부연 설명하면 다음과 같다.Meanwhile, with reference to FIG. 11, the first to third global signals (GLB1, GLB2, and GLB3) will be explained in detail as follows.
제1 글로벌 신호(GLB1)의 첫 번째 폴링 에지(FE1)에 동기하여 제n 센싱용 에미션 신호가 게이트 오프 전압(VEH)에서 게이트 온 전압(VEL)으로 반전 된다.In synchronization with the first falling edge FE1 of the first global signal GLB1, the nth sensing emission signal is inverted from the gate-off voltage VEH to the gate-on voltage VEL.
제3 글로벌 신호(GLB3)의 폴링 에지(FE)에 동기하여 제n 센싱용 에미션 신호가 게이트 온 전압(VEL)에서 게이트 오프 전압(VEH)으로 반전 된다.In synchronization with the falling edge (FE) of the third global signal (GLB3), the nth sensing emission signal is inverted from the gate-on voltage (VEL) to the gate-off voltage (VEH).
제1 글로벌 신호(GLB1)의 두 번째 폴링 에지(FE2)에 동기하여 제n 디스플레이용 에미션 신호가 게이트 오프 전압(VEH)에서 게이트 온 전압(VEL)으로 반전 된다.In synchronization with the second falling edge FE2 of the first global signal GLB1, the nth display emission signal is inverted from the gate-off voltage VEH to the gate-on voltage VEL.
그리고, 제2 글로벌 신호(GLB2)의 라이징 에지(RE)에 동기하여 제n 디스플레이용 에미션 신호가 게이트 온 전압(VEL)에서 게이트 오프 전압(VEH)으로 반전 된다.And, in synchronization with the rising edge (RE) of the second global signal (GLB2), the n-th display emission signal is inverted from the gate-on voltage (VEL) to the gate-off voltage (VEH).
도 10을 참조하면, 출력부 소자들은 노드 Q의 전압에 따라 게이트 온 전압(VEL)을 노드 NO에 인가하고, 노드 QB의 전압에 따라 게이트 오프 전압(VEH)을 상기 노드 NO에 인가하여, 제n 센싱 구동용 에미션 신호에 이어 제n 디스플레이 구동용 에미션 신호를 연속해서 출력한다. 이를 위해, 출력부 소자들은 복수의 트랜지스터들(T1,T2)과 복수의 커패시터들(CB,CQB)로 구성될 수 있다.Referring to FIG. 10, the output unit elements apply a gate-on voltage (VEL) to node NO according to the voltage of node Q, and apply a gate-off voltage (VEH) to node NO according to the voltage of node QB, Following the n-sensing driving emission signal, the n-th display driving emission signal is continuously output. For this purpose, the output elements may be composed of a plurality of transistors (T1, T2) and a plurality of capacitors (CB, CQB).
트랜지스터 T1이 턴 온 될 때 제n 에미션 신호(EM(n))가 게이트 온 전압(VEL)으로 출력된다. 트랜지스터 T1은 노드 Q의 전압에 따라 턴 온 되어 게이트 온 전압(VEL)을 노드 NO에 인가한다. 트랜지스터 T1의 게이트전극은 노드 Q에 접속되고, 트랜지스터 T1의 제1 전극과 제2 전극은 각각 게이트 온 전압(VEL)의 입력단과 노드 NO에 접속된다.When transistor T1 is turned on, the nth emission signal (EM(n)) is output as the gate-on voltage (VEL). Transistor T1 is turned on according to the voltage of node Q and applies the gate-on voltage (VEL) to node NO. The gate electrode of transistor T1 is connected to node Q, and the first and second electrodes of transistor T1 are connected to the input terminal of the gate-on voltage (VEL) and node NO, respectively.
커패시터 CB는 노드 Q와 노드 NO 사이에 접속된 부트 스트랩핑 커패시터이다. 커패시터 CB의 커플링 효과에 의해 게이트 온 전압(VEL)이 노드 NO에 인가될 때, 노드 Q의 전압이 게이트 온 전압(VEL)보다 낮게 부트 스트랩핑 되고, 트랜지스터 T1의 게이트-소스 간 전압(VEL-노드 Q 전압)은 커진다. 따라서, 커패시터 CB를 노드 Q의 전압을 부트 스트랩핑 시키면, 게이트 온 전압(VEL)이 노드 NO에 빠르게 인가되고, 제n 에미션 신호(EM(n))의 출력 지연이 최소화될 수 있다.Capacitor CB is a bootstrapping capacitor connected between node Q and node NO. When the gate-on voltage (VEL) is applied to node NO due to the coupling effect of capacitor CB, the voltage of node Q is bootstrapped lower than the gate-on voltage (VEL), and the gate-source voltage (VEL) of transistor T1 -node Q voltage) increases. Accordingly, when capacitor CB is bootstrapped to the voltage of node Q, the gate-on voltage (VEL) is quickly applied to node NO, and the output delay of the n-th emission signal (EM(n)) can be minimized.
트랜지스터 T2가 턴 온 될 때 제n 에미션 신호(EM(n))가 게이트 오프 전압(VEH)으로 출력된다. 트랜지스터 T2은 노드 QB의 전압에 따라 턴 온 되어 게이트 오프 전압(VEH)을 노드 NO에 인가한다. 트랜지스터 T2의 게이트전극은 노드 QB에 접속되고, 트랜지스터 T2의 제1 전극과 제2 전극은 각각 게이트 오프 전압(VEH)의 입력단과 노드 NO에 접속된다.When transistor T2 is turned on, the nth emission signal (EM(n)) is output as the gate-off voltage (VEH). Transistor T2 is turned on according to the voltage of node QB and applies the gate-off voltage (VEH) to node NO. The gate electrode of transistor T2 is connected to node QB, and the first and second electrodes of transistor T2 are connected to the input terminal of the gate-off voltage VEH and node NO, respectively.
커패시터 CQB는 노드 QB와 게이트 오프 전압(VEH)의 입력단 사이에 접속되어, 노드 QB의 전압을 안정화시킨다.Capacitor CQB is connected between node QB and the input terminal of the gate-off voltage (VEH) to stabilize the voltage of node QB.
도 12a 내지 도 12g는 도 10에 도시된 제n 스테이지(STn)의 동작을 설명하기 위한 도면들이다. 여기서, 제n 스테이지(STn)에서 출력되는 에미션 신호(EM(n))는 센싱 구동용과 디스플레이 구동용을 모두 포함하는 에미션 신호인 데 반해, 다른 스테이지들에서 출력되는 에미션 신호들(EM(n-2),EM(n-1),EM(n+1))은 디스플레이 구동용만을 포함하는 에미션 신호이다.FIGS. 12A to 12G are diagrams for explaining the operation of the nth stage (STn) shown in FIG. 10. Here, the emission signal (EM(n)) output from the nth stage (STn) is an emission signal including both sensing driving and display driving, while the emission signals (EM) output from other stages are (n-2), EM(n-1), EM(n+1)) are emission signals that include only display driving.
도 12a를 참조하면, Y1 구간에서 제1 클럭신호(ECLK1)와 제1 글로벌 신호(GLB1)와 후단 캐리신호(EM(n+1))는 게이트 온 전압(VEL)으로 입력되고, 전단 캐리신호(EM(n-1))와 제2 및 제3 글로벌 신호들(GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12A, in the Y1 section, the first clock signal (ECLK1), the first global signal (GLB1), and the rear-end carry signal (EM(n+1)) are input as the gate-on voltage (VEL), and the front-end carry signal (EM(n-1)) and the second and third global signals (GLB2 and GLB3) are input as the gate-off voltage (VEH).
Y1 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 된다. 한편, 트랜지스터 T4는 게이트 오프 전압(VEH)의 전단 캐리신호(EM(n-1))에 따라 턴 오프 된다.In the Y1 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-off voltage (VEH). Transistor T1 is turned off according to the node Q of the gate-off voltage (VEH). Meanwhile, transistor T4 is turned off according to the carry signal (EM(n-1)) preceding the gate-off voltage (VEH).
Y1 구간에서, 제1 클럭신호(ECLK1)가 게이트 온 전압(VEL)으로 반전될 때, 커패시터 CON의 커플링 효과에 의해 노드 Q의 전압도 게이트 온 전압(VEL)으로 반전된다. 트랜지스터 T5는 게이트 온 전압(VEL)의 노드 Q1에 따라 턴 온 되고, 노드 QB는 게이트 온 전압(VEL)으로 충전된다. 그 결과, 트랜지스터 T2는 게이트 온 전압(VEL)의 노드 QB에 따라 턴 온 되고, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the Y1 section, when the first clock signal (ECLK1) is inverted to the gate-on voltage (VEL), the voltage of node Q is also inverted to the gate-on voltage (VEL) due to the coupling effect of the capacitor CON. Transistor T5 is turned on according to the gate-on voltage (VEL) of node Q1, and node QB is charged with the gate-on voltage (VEL). As a result, transistor T2 is turned on according to the node QB of the gate-on voltage (VEL), and the gate-off voltage (VEH) is output through the node NO as the n-th emission signal (EM(n)).
Y1 구간에서, 게이트 온 전압(VEL)의 노드 QB에 따라 트랜지스터 Ty가 턴 온 되고, 게이트 오프 전압(VEH)의 제3 글로벌 신호(GLB3)에 따라 트랜지스터 Ty'가 턴 오프 된다. 그리고, 게이트 오프 전압(VEH)의 노드 Q2에 따라 트랜지스터 T6가 턴 오프 된다. In the Y1 section, transistor Ty is turned on according to the node QB of the gate-on voltage (VEL), and transistor Ty' is turned off according to the third global signal (GLB3) of the gate-off voltage (VEH). And, transistor T6 is turned off according to the node Q2 of the gate-off voltage (VEH).
Y1 구간에서, 게이트 오프 전압(VEH)의 제2 글로벌 신호(GLB2)에 따라 트랜지스터 Tz가 턴 오프 되고, 게이트 오프 전압(VEH)의 후단 노드 QB(QB(n+1))에 따라 트랜지스터 T9가 턴 오프 된다. 반면, 트랜지스터 T8은 게이트 온 전압(VEL)의 후단 캐리신호(EM(n+1))에 따라 턴 온 되어, 노드 QB1에 게이트 오프 전압(VEH)을 인가한다. 트랜지스터 T7은 게이트 오프 전압(VEH)의 노드 QB1에 따라 턴 오프 된다.In the Y1 section, transistor Tz is turned off according to the second global signal (GLB2) of the gate-off voltage (VEH), and transistor T9 is turned on according to the rear node QB (QB(n+1)) of the gate-off voltage (VEH). It turns off. On the other hand, transistor T8 is turned on according to the carry signal (EM(n+1)) following the gate-on voltage (VEL), and applies the gate-off voltage (VEH) to node QB1. Transistor T7 is turned off according to the node QB1 of the gate-off voltage (VEH).
도 12b를 참조하면, Y2 구간에서 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제1 내지 제3 글로벌 신호들(GLB1,GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12b, in the Y2 section, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the first to third global signals GLB1, GLB2, and GLB3 are input as the gate-off voltage VEH.
Y2 구간에서, 게이트 오프 전압(VEH)의 제1 글로벌 신호(GLB1)에 따라 트랜지스터 Tx가 턴 오프 되고, 게이트 온 전압(VEL)의 전단 캐리신호(EM(n-1))에 따라 트랜지스터 T4가 턴 온 된다. 그러면 노드 Q1이 게이트 오프 전압(VEH)으로 충전되어 트랜지스터 T5가 턴 오프 된다.In the Y2 section, transistor Tx is turned off according to the first global signal (GLB1) of the gate-off voltage (VEH), and transistor T4 is turned on according to the previous carry signal (EM(n-1)) of the gate-on voltage (VEL). Turn on. Then, node Q1 is charged to the gate-off voltage (VEH) and transistor T5 is turned off.
Y2 구간에서, 노드 Q는 게이트 오프 전압(VEH)으로 유지된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 상태를 유지한다.In the Y2 section, node Q is maintained at the gate-off voltage (VEH). Transistor T1 remains turned off according to the node Q of the gate-off voltage (VEH).
Y2 구간에서, 트랜지스터 T6는 턴 오프 상태를 유지하고, 노드 QB는 플로팅된다. 커패시터 CQB에 의해 노드 QB는 게이트 온 전압을 유지하고, 트랜지스터 T2가 턴 온 되어, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the Y2 period, transistor T6 remains turned off and node QB is floating. The node QB maintains the gate-on voltage by the capacitor CQB, the transistor T2 turns on, and the gate-off voltage VEH is output through the node NO as the n-th emission signal EM(n).
Y2 구간에서, 트랜지스터들 Tz,T7,Ty'은 턴 오프 상태를 유지하고, 트랜지스터 Ty는 턴 온 상태를 유지한다. 그리고, 트랜지스터 T8이 턴 오프 되는 데 반해, 트랜지스터 T9가 턴 온 된다. In the Y2 section, transistors Tz, T7, and Ty' remain turned off, and transistor Ty remains turned on. And, while transistor T8 is turned off, transistor T9 is turned on.
도 12c를 참조하면, Y3 구간에서 제1 글로벌 신호(GLB1)가 게이트 온 전압(VEL)으로 입력된다. 그리고, 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제2 및 제3 글로벌 신호들(GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12C, the first global signal (GLB1) is input as the gate-on voltage (VEL) in the Y3 section. And, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the second and third global Signals (GLB2, GLB3) are input as the gate-off voltage (VEH).
Y3 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 온 전압(VEL)으로 충전된다. 트랜지스터 T1은 게이트 온 전압(VEL)의 노드 Q에 따라 턴 온 되고, 게이트 온 전압(VEL)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the Y3 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-on voltage (VEL). Transistor T1 is turned on according to the node Q of the gate-on voltage (VEL), and the gate-on voltage (VEL) is output as the n-th emission signal (EM(n)) through the node NO.
Y3 구간에서, 트랜지스터 T6이 게이트 온 전압(VEL)의 노드 Q2에 따라 턴 온 되고, 노드 QB는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T2는 게이트 오프 전압(VEH)의 QB에 따라 턴 오프 된다.In the Y3 section, transistor T6 is turned on according to the gate-on voltage (VEL) of node Q2, and node QB is charged with the gate-off voltage (VEH). Transistor T2 is turned off according to QB of the gate-off voltage (VEH).
Y3 구간에서, 트랜지스터 T8은 턴 오프 되고, 트랜지스터 T9은 턴 온 되며, 노드 QB1은 게이트 온 전압(VEL)으로 충전된다. 트랜지스터 T7은 게이트 온 전압(VEL)의 노드 QB1에 따라 턴 온 되고, 게이트 오프 전압(VEH)의 제3 글로벌 신호(GLB3)가 노드 QB에 인가된다.In the Y3 section, transistor T8 is turned off, transistor T9 is turned on, and node QB1 is charged to the gate-on voltage (VEL). Transistor T7 is turned on according to the gate-on voltage (VEL) of node QB1, and the third global signal (GLB3) of the gate-off voltage (VEH) is applied to node QB.
Y3 구간에서, 트랜지스터 Ty'는 턴 오프 상태를 유지하고, 트랜지스터 Ty가 게이트 오프 전압(VEH)의 노드 QB에 따라 턴 오프 된다. 그리고, 트랜지스터 T4는 게이트 온 전압(VEL)의 전단 캐리신호(EM(n-1))에 따라 턴 온 상태를 유지하고, 트랜지스터들 T5,Tz는 턴 오프 상태를 유지한다.In the Y3 section, transistor Ty' remains turned off, and transistor Ty is turned off according to the node QB of the gate-off voltage (VEH). Additionally, transistor T4 remains turned on according to the carry signal (EM(n-1)) preceding the gate-on voltage (VEL), and transistors T5 and Tz remain turned off.
도 12d를 참조하면, Y4 구간에서 제3 글로벌 신호(GLB3)가 게이트 온 전압(VEL)으로 입력된다. 그리고, 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제1 및 제2 글로벌 신호들(GLB1,GLB2)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12D, the third global signal GLB3 is input as the gate-on voltage VEL in the Y4 section. And, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the first and second global The signals (GLB1 and GLB2) are input as the gate-off voltage (VEH).
Y4 구간에서, 트랜지스터 Tx는 게이트 오프 전압(VEH)의 제1 글로벌 신호(GLB1)에 따라 턴 오프 되고, 노드 Q는 플로팅되어 게이트 온 전압(VEL)을 유지한다(① 동작). 그러면, 트랜지스터 T1이 턴 온 되어 게이트 온 전압(VEL)이 노드 NO에 인가된다(② 동작).In the Y4 section, the transistor Tx is turned off according to the first global signal (GLB1) of the gate-off voltage (VEH), and the node Q is floating to maintain the gate-on voltage (VEL) (① operation). Then, transistor T1 is turned on and the gate-on voltage (VEL) is applied to node NO (② operation).
Y4 구간에서, 노드 NO의 게이트 온 전압(VEL)이 트랜지스터 T9을 통해 노드 QB1에 인가된다(③ 동작). 그러면, 트랜지스터 T7이 턴 온 되고, 게이트 온 전압(VEL)의 제3 글로벌 신호(GLB3)가 노드 QB에 충전된다(④ 동작). In the Y4 section, the gate-on voltage (VEL) of node NO is applied to node QB1 through transistor T9 (③ operation). Then, transistor T7 is turned on, and the third global signal (GLB3) of the gate-on voltage (VEL) is charged to node QB (④ operation).
Y4 구간에서, 게이트 온 전압(VEL)의 노드 QB에 따라 트랜지스터 Ty가 턴 온 되고 게이트 온 전압(VEL)의 제3 글로벌 신호(GLB3)에 따라 트랜지스터 Ty'가 턴 온 되어, 노드 Q2와 노드 Q가 게이트 오프 전압(VEH)으로 충전된다. 그에 따라 트랜지스터 T1이 턴 오프 된다(⑤ 동작). 그리고, 게이트 오프 전압(VEH)의 노드 Q2에 따라 트랜지스터 T6이 턴 오프 된다(⑥ 동작).In the Y4 section, transistor Ty is turned on according to the node QB of the gate-on voltage (VEL), and transistor Ty' is turned on according to the third global signal (GLB3) of the gate-on voltage (VEL), so that node Q2 and node Q is charged to the gate-off voltage (VEH). Accordingly, transistor T1 is turned off (⑤ operation). And, transistor T6 is turned off according to the node Q2 of the gate-off voltage (VEH) (⑥ operation).
Y4 구간에서, 게이트 온 전압(VEL)의 노드 QB에 따라 트랜지스터 T2가 턴 온 되고, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the Y4 section, transistor T2 is turned on according to the node QB of the gate-on voltage (VEL), and the gate-off voltage (VEH) is output as the nth emission signal (EM(n)) through the node NO.
Y4 구간에서, 트랜지스터들 T3, T4는 턴 온 상태를 유지하고, 트랜지스터들 T5,Tz는 턴 오프 상태를 유지한다.In the Y4 section, transistors T3 and T4 remain turned on, and transistors T5 and Tz remain turned off.
도 12e를 참조하면, Y5 구간에서 제1 글로벌 신호(GLB1)가 게이트 온 전압(VEL)으로 입력된다. 그리고, 제1 클럭신호(ECLK1)와 전단 캐리신호(EM(n-1))는 게이트 온 전압(VEL)으로 입력되고, 후단 캐리신호(EM(n+1))와 제2 및 제3 글로벌 신호들(GLB2,GLB3)은 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12e, the first global signal (GLB1) is input as the gate-on voltage (VEL) in the Y5 section. And, the first clock signal (ECLK1) and the front-end carry signal (EM(n-1)) are input as the gate-on voltage (VEL), and the rear-end carry signal (EM(n+1)) and the second and third global Signals (GLB2, GLB3) are input as the gate-off voltage (VEH).
Y5 구간의 동작은 Y3 구간의 동작과 실질적으로 동일하다.The operation of the Y5 section is substantially the same as the operation of the Y3 section.
즉, Y5 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 온 전압(VEL)으로 충전된다. 트랜지스터 T1은 게이트 온 전압(VEL)의 노드 Q에 따라 턴 온 되고, 게이트 온 전압(VEL)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.That is, in the Y5 section, the transistors (T3, Tx, TA) are turned on and the node Q is charged to the gate-on voltage (VEL). Transistor T1 is turned on according to the node Q of the gate-on voltage (VEL), and the gate-on voltage (VEL) is output as the n-th emission signal (EM(n)) through the node NO.
Y5 구간에서, 트랜지스터 T6이 게이트 온 전압(VEL)의 노드 Q2에 따라 턴 온 되고, 노드 QB는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T2는 게이트 오프 전압(VEH)의 QB에 따라 턴 오프 된다.In the Y5 section, transistor T6 is turned on according to the gate-on voltage (VEL) of node Q2, and node QB is charged with the gate-off voltage (VEH). Transistor T2 is turned off according to QB of the gate-off voltage (VEH).
Y5 구간에서, 트랜지스터 Ty'가 게이트 오프 전압(VEH)의 제3 글로벌 신호(GLB3)에 따라 턴 오프 되고, 트랜지스터 Ty가 게이트 오프 전압(VEH)의 노드 QB에 따라 턴 오프 된다. 이때, 턴 오프 된 트랜지터들 Ty',Ty의 양단 전압 즉, 노드 Q2와 제1 글로벌 신호(GLB1)의 입력단 간의 전압차는 제로이다. 따라서, 턴 오프 된 트랜지터들 Ty',Ty에 가해지는 부하는 최소화된다.In the Y5 section, transistor Ty' is turned off according to the third global signal GLB3 of the gate-off voltage VEH, and transistor Ty is turned off according to the node QB of the gate-off voltage VEH. At this time, the voltage between both ends of the turned-off transistors Ty' and Ty, that is, the voltage difference between node Q2 and the input terminal of the first global signal (GLB1) is zero. Accordingly, the load applied to the turned-off transistors Ty' and Ty is minimized.
도 12f를 참조하면, Y6 구간에서 제2 글로벌 신호(GLB2)가 게이트 온 전압(VEL)으로 반전된다. 그리고, 제1 글로벌 신호(GLB1)와 제1 클럭신호(ECLK1)와 후단 캐리신호(EM(n+1)는 게이트 온 전압(VEL)으로 입력되고, 전단 캐리신호(EM(n-1))와 제3 글로벌 신호(GLB3)는 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12f, the second global signal GLB2 is inverted to the gate-on voltage VEL in the Y6 section. In addition, the first global signal (GLB1), the first clock signal (ECLK1), and the rear-end carry signal (EM(n+1)) are input as the gate-on voltage (VEL), and the front-end carry signal (EM(n-1)) and the third global signal (GLB3) are input as the gate-off voltage (VEH).
Y6 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 된다. 한편, 트랜지스터 T4는 게이트 오프 전압(VEH)의 전단 캐리신호(EM(n-1))에 따라 턴 오프 된다.In the Y6 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-off voltage (VEH). Transistor T1 is turned off according to the node Q of the gate-off voltage (VEH). Meanwhile, transistor T4 is turned off according to the carry signal (EM(n-1)) preceding the gate-off voltage (VEH).
Y6 구간에서, 게이트 온 전압(VEL)의 제2 글로벌 신호(GLB2)에 의해 트랜지스터 Tz가 턴 온 되고, Q1이 게이트 오프 전압(VEH)으로 충전되어 트랜지스터 T5가 턴 오프 된다. 또한, 트랜지스터 T6은 게이트 오프 전압(VEH)의 노드 Q2에 따라 턴 오프 되고, 트랜지스터 T7은 게이트 오프 전압(VEH)의 노드 QB1에 따라 턴 오프 된다.In the Y6 section, transistor Tz is turned on by the second global signal (GLB2) of the gate-on voltage (VEL), and Q1 is charged to the gate-off voltage (VEH) to turn off transistor T5. Additionally, transistor T6 is turned off according to the node Q2 of the gate-off voltage VEH, and transistor T7 is turned off according to the node QB1 of the gate-off voltage VEH.
Y6 구간에서, 트랜지스터들 T5,T6,T7의 턴 오프에 의해 노드 QB는 플로팅되고, 커패시터 CQB에 의해 노드 QB는 게이트 오프 전압(VEH)을 유지하여 트랜지스터 T2를 턴 오프 시킨다.In the Y6 section, the node QB is floating by turning off the transistors T5, T6, and T7, and the node QB maintains the gate-off voltage (VEH) by the capacitor CQB to turn off the transistor T2.
Y6 구간에서, 트랜지스터들 T1,T2은 턴 오프 되므로, 제n 에미션 신호(EM(n))는 Y5 구간에서의 게이트 온 전압(VEL)을 유지한다.In the Y6 section, transistors T1 and T2 are turned off, so the n-th emission signal EM(n) maintains the gate-on voltage (VEL) in the Y5 section.
도 12g를 참조하면, Y7 구간에서 제2 글로벌 신호(GLB2)가 게이트 오프 전압(VEH)으로 반전된다. 그리고, 제1 글로벌 신호(GLB1)와 제1 클럭신호(ECLK1)와 후단 캐리신호(EM(n+1)는 게이트 온 전압(VEL)으로 입력되고, 전단 캐리신호(EM(n-1))와 제3 글로벌 신호(GLB3)는 게이트 오프 전압(VEH)으로 입력된다.Referring to FIG. 12g, the second global signal GLB2 is inverted to the gate-off voltage VEH in the Y7 section. In addition, the first global signal (GLB1), the first clock signal (ECLK1), and the rear-end carry signal (EM(n+1)) are input as the gate-on voltage (VEL), and the front-end carry signal (EM(n-1)) and the third global signal (GLB3) are input as the gate-off voltage (VEH).
Y7 구간에서, 트랜지스터들(T3,Tx,TA)이 턴 온 되고 노드 Q는 게이트 오프 전압(VEH)으로 충전된다. 트랜지스터 T1은 게이트 오프 전압(VEH)의 노드 Q에 따라 턴 오프 된다. 한편, 트랜지스터 T4는 게이트 오프 전압(VEH)의 전단 캐리신호(EM(n-1))에 따라 턴 오프 된다.In the Y7 section, the transistors (T3, Tx, TA) are turned on and node Q is charged to the gate-off voltage (VEH). Transistor T1 is turned off according to the node Q of the gate-off voltage (VEH). Meanwhile, transistor T4 is turned off according to the carry signal (EM(n-1)) preceding the gate-off voltage (VEH).
Y7 구간에서, 게이트 오프 전압(VEH)의 제2 글로벌 신호(GLB2)에 의해 트랜지스터 Tz가 턴 오프 되고, 커패시터 CON의 커플링 효과에 의해 노드 Q1이 게이트 온 전압(VEL)으로 충전되어 트랜지스터 T5가 턴 온 된다. 또한, 트랜지스터 T6은 게이트 오프 전압(VEH)의 노드 Q2에 따라 턴 오프 되고, 트랜지스터 T7은 게이트 오프 전압(VEH)의 노드 QB1에 따라 턴 오프 된다.In the Y7 section, transistor Tz is turned off by the second global signal (GLB2) of the gate-off voltage (VEH), and node Q1 is charged to the gate-on voltage (VEL) due to the coupling effect of the capacitor CON, so that transistor T5 is turned on. Turn on. Additionally, transistor T6 is turned off according to the node Q2 of the gate-off voltage VEH, and transistor T7 is turned off according to the node QB1 of the gate-off voltage VEH.
Y7 구간에서, 트랜지스터 T5의 턴 온에 의해 노드 QB는 게이트 온 전압(VEL)으로 충전되고, 게이트 온 전압(VEL)의 노드 QB에 의해 트랜지스터 T2가 턴 온 된다. 그 결과, 게이트 오프 전압(VEH)이 제n 에미션 신호(EM(n))로서 노드 NO를 통해 출력된다.In the Y7 section, the node QB is charged to the gate-on voltage (VEL) by turning on the transistor T5, and the transistor T2 is turned on by the node QB of the gate-on voltage (VEL). As a result, the gate-off voltage VEH is output through node NO as the n-th emission signal EM(n).
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 게이트 드라이버100: display panel 110: timing controller
120: data driver 130: gate driver
Claims (14)
상기 복수의 스테이지들 중에서, 제n 스테이지는 제n 센싱용 에미션 신호와 제n 디스플레이용 에미션 신호를 연속해서 출력하고, 제n-1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 앞선 제n-1 디스플레이용 에미션 신호를 출력하고, 제n+1 스테이지는 상기 제n 센싱용 에미션 신호보다 위상이 뒤진 제n+1 디스플레이용 에미션 신호를 출력하며,
상기 제n 스테이지는,
노드 Q의 전압에 따라 게이트 온 전압을 노드 NO에 인가하고, 노드 QB의 전압에 따라 게이트 오프 전압을 상기 노드 NO에 인가하여, 상기 제n 센싱용 에미션 신호에 이어 상기 제n 디스플레이용 에미션 신호를 연속해서 출력하는 출력부 소자들;
상기 제n-1 디스플레이용 에미션 신호와 제1 클럭신호를 기반으로 상기 노드 Q의 전압과 상기 노드 QB의 전압을 제어하는 입력부 소자들; 및
위상 및 파형이 서로 다른 제1 글로벌 신호, 제2 글로벌 신호, 및 제3 글로벌 신호와, 상기 제n+1 디스플레이용 에미션 신호와, 상기 제n+1 스테이지의 후단 노드 QB의 전압을 기반으로 상기 노드 Q의 전압과 상기 노드 QB의 전압을 제어하는 센싱 관여 소자들을 포함하는 게이트 드라이버.In a gate driver for external compensation having a plurality of stages,
Among the plurality of stages, the nth stage continuously outputs the nth sensing emission signal and the nth display emission signal, and the n-1th stage is ahead of the nth sensing emission signal in phase. An emission signal for the n-1th display is output, and the n+1th stage outputs an emission signal for the n+1th display whose phase is behind the nth sensing emission signal,
The nth stage is,
A gate-on voltage is applied to the node NO according to the voltage of node Q, and a gate-off voltage is applied to the node NO according to the voltage of node QB, so that the nth emission signal for sensing is followed by the emission signal for the nth display. Output elements that continuously output signals;
Input elements that control the voltage of the node Q and the voltage of the node QB based on the n-1 display emission signal and the first clock signal; and
Based on the first global signal, second global signal, and third global signal with different phases and waveforms, the emission signal for the n+1th display, and the voltage of the rear node QB of the n+1th stage A gate driver including sensing elements that control the voltage of the node Q and the voltage of the node QB.
상기 출력부 소자들은,
게이트전극이 상기 노드 Q에 접속되고, 제1 전극이 상기 게이트 온 전압의 입력단에 접속되며, 제2 전극이 상기 노드 NO에 접속된 트랜지스터 T1;
게이트전극이 상기 노드 QB에 접속되고, 제1 전극이 상기 게이트 오프 전압의 입력단에 접속되며, 제2 전극이 상기 노드 NO에 접속된 트랜지스터 T2; 및
상기 노드 Q와 상기 노드 NO 사이에 접속된 커패시터 CB를 포함하는 게이트 드라이버.According to claim 1,
The output elements are,
a transistor T1 whose gate electrode is connected to the node Q, a first electrode connected to the input terminal of the gate-on voltage, and a second electrode connected to the node NO;
a transistor T2 whose gate electrode is connected to the node QB, a first electrode connected to the input terminal of the gate-off voltage, and a second electrode connected to the node NO; and
A gate driver including a capacitor CB connected between the node Q and the node NO.
상기 입력부 소자들은,
게이트전극이 상기 제1 클럭신호의 입력단에 접속되고, 제1 전극이 상기 제n-1 디스플레이용 에미션 신호의 입력단에 접속된 트랜지스터 T3;
게이트전극이 상기 제n-1 디스플레이용 에미션 신호의 입력단에 접속되고, 제1 전극이 상기 게이트 오프 전압의 입력단에 접속되며, 제2 전극이 노드 Q1에 접속된 트랜지스터 T4;
게이트전극이 상기 노드 Q1에 접속되고, 제1 전극이 상기 제1 클럭신호의 입력단에 접속되며, 제2 전극이 상기 노드 QB에 접속된 트랜지스터 T5;
게이트전극이 노드 Q2에 접속되고, 제1 전극이 상기 게이트 오프 전압의 입력단에 접속되며, 제2 전극이 상기 노드 QB에 접속된 트랜지스터 T6; 및
상기 제1 클럭신호의 입력단과 상기 노드 Q1 사이에 접속된 커패시터 CON을 포함하는 게이트 드라이버.According to claim 1,
The input elements are,
a transistor T3 whose gate electrode is connected to the input terminal of the first clock signal and whose first electrode is connected to the input terminal of the n-1th display emission signal;
a transistor T4, the gate electrode of which is connected to the input terminal of the n-1 display emission signal, the first electrode connected to the input terminal of the gate-off voltage, and the second electrode connected to the node Q1;
a transistor T5 whose gate electrode is connected to the node Q1, a first electrode connected to the input terminal of the first clock signal, and a second electrode connected to the node QB;
a transistor T6, the gate electrode of which is connected to the node Q2, the first electrode connected to the input terminal of the gate-off voltage, and the second electrode connected to the node QB; and
A gate driver including a capacitor CON connected between the input terminal of the first clock signal and the node Q1.
상기 입력부 소자들은,
게이트전극이 상기 게이트 온 전압의 입력단에 접속되고, 제1 전극이 상기 노드 Q2에 접속되며, 제2 전극이 상기 노드 Q에 접속된 트랜지스터 TA를 더 포함하는 게이트 드라이버.According to claim 3,
The input elements are,
A gate driver further comprising a transistor TA having a gate electrode connected to the input terminal of the gate-on voltage, a first electrode connected to the node Q2, and a second electrode connected to the node Q.
상기 센싱 관여 소자들은,
상기 노드 Q2와 상기 제1 글로벌 신호의 입력단 사이에 직렬 접속된 트랜지스터 Ty'와 트랜지스터 Ty를 포함하는 게이트 드라이버.According to claim 3,
The sensing elements involved are,
A gate driver including a transistor Ty' and a transistor Ty connected in series between the node Q2 and the input terminal of the first global signal.
상기 트랜지스터 Ty'의 게이트전극은 상기 제3 글로벌 신호의 입력단에 접속되고, 상기 트랜지스터 Ty'의 제1 전극과 제2 전극은 상기 노드 Q2와 상기 트랜지스터 Ty의 일측 전극에 접속되며,
상기 트랜지스터 Ty의 게이트전극은 상기 노드 QB에 접속되고, 상기 트랜지스터 Ty의 제1 전극과 제2 전극은 상기 트랜지스터 Ty'의 일측 전극과 상기 제1 글로벌 신호의 입력단에 접속된 게이트 드라이버.According to claim 5,
The gate electrode of the transistor Ty' is connected to the input terminal of the third global signal, and the first and second electrodes of the transistor Ty' are connected to the node Q2 and one electrode of the transistor Ty,
A gate electrode of the transistor Ty is connected to the node QB, and a first electrode and a second electrode of the transistor Ty are connected to one electrode of the transistor Ty' and an input terminal of the first global signal.
상기 제n 디스플레이용 에미션 신호가 상기 게이트 온 전압으로 출력되는 동안, 상기 트랜지스터 Ty와 상기 트랜지스터 Ty'는 턴 오프되고, 상기 노드 Q2와 상기 제1 글로벌 신호의 입력단 간의 전위차는 제로인 게이트 드라이버.According to claim 5,
While the nth display emission signal is output at the gate-on voltage, the transistor Ty and transistor Ty' are turned off, and the potential difference between the node Q2 and the input terminal of the first global signal is zero.
상기 센싱 관여 소자들은,
게이트전극이 상기 제1 글로벌 신호의 입력단에 접속되고, 제1 전극이 트랜지스터 T3의 제2 전극에 접속되며, 제2 전극이 상기 노드 Q2에 접속된 트랜지스터 Tx;
게이트전극이 상기 제2 글로벌 신호의 입력단에 접속되고, 제1 전극이 상기 게이트 오프 전압의 입력단에 접속되며, 제2 전극이 상기 노드 Q1에 접속된 트랜지스터 Tz;
게이트전극이 노드 QB1에 접속되고, 제1 전극이 상기 제3 글로벌 신호의 입력단에 접속되며, 제2 전극이 상기 노드 QB에 접속된 트랜지스터 T7;
게이트전극이 상기 제n+1 디스플레이용 에미션 신호의 입력단에 접속되고, 제1 전극이 상기 게이트 오프 전압의 입력단에 접속되며, 제2 전극이 상기 노드 QB1에 접속된 트랜지스터 T8; 및
게이트전극이 상기 제n+1 스테이지의 후단 노드 QB 전압의 입력단에 접속되고, 제1 전극이 상기 노드 NO에 접속되며, 제2 전극이 상기 노드 QB1에 접속된 트랜지스터 T9를 더 포함하는 게이트 드라이버.According to claim 5,
The sensing elements involved are,
a transistor Tx whose gate electrode is connected to the input terminal of the first global signal, whose first electrode is connected to the second electrode of the transistor T3, and whose second electrode is connected to the node Q2;
a transistor Tz, the gate electrode of which is connected to the input terminal of the second global signal, the first electrode connected to the input terminal of the gate-off voltage, and the second electrode connected to the node Q1;
a transistor T7 whose gate electrode is connected to node QB1, whose first electrode is connected to the input terminal of the third global signal, and whose second electrode is connected to the node QB;
a transistor T8, the gate electrode of which is connected to the input terminal of the n+1 display emission signal, the first electrode connected to the input terminal of the gate-off voltage, and the second electrode connected to the node QB1; and
The gate driver further includes a transistor T9, the gate electrode of which is connected to the input terminal of the voltage of the rear node QB of the n+1th stage, the first electrode connected to the node NO, and the second electrode connected to the node QB1.
상기 제1 글로벌 신호의 첫 번째 폴링 에지에 동기하여 상기 제n 센싱용 에미션 신호가 상기 게이트 오프 전압에서 상기 게이트 온 전압으로 반전되고,
상기 제3 글로벌 신호의 폴링 에지에 동기하여 상기 제n 센싱용 에미션 신호가 상기 게이트 온 전압에서 상기 게이트 오프 전압으로 반전되며,
상기 제1 글로벌 신호의 두 번째 폴링 에지에 동기하여 상기 제n 디스플레이용 에미션 신호가 상기 게이트 오프 전압에서 상기 게이트 온 전압으로 반전되고,
상기 제2 글로벌 신호의 라이징 에지에 동기하여 상기 제n 디스플레이용 에미션 신호가 상기 게이트 온 전압에서 상기 게이트 오프 전압으로 반전되는 게이트 드라이버.According to claim 1,
The nth sensing emission signal is inverted from the gate-off voltage to the gate-on voltage in synchronization with the first falling edge of the first global signal,
The nth sensing emission signal is inverted from the gate-on voltage to the gate-off voltage in synchronization with the falling edge of the third global signal,
The nth display emission signal is inverted from the gate-off voltage to the gate-on voltage in synchronization with the second falling edge of the first global signal,
A gate driver wherein the nth display emission signal is inverted from the gate-on voltage to the gate-off voltage in synchronization with the rising edge of the second global signal.
상기 제n-1 디스플레이용 에미션 신호와, 상기 제n 디스플레이용 에미션 신호와, 상기 제n+1 디스플레이용 에미션 신호는, 상기 게이트 온 전압을 유지하는 구간이 서로 동일한 게이트 드라이버.According to claim 1,
A gate driver in which the emission signal for the n-1th display, the emission signal for the nth display, and the emission signal for the n+1th display have the same section for maintaining the gate-on voltage.
상기 제n+1 디스플레이용 에미션 신호가 게이트 오프 전압을 유지하는 구간은, 상기 제n-1 디스플레이용 에미션 신호가 게이트 오프 전압을 유지하는 구간에 비해 더 긴 게이트 드라이버. According to claim 1,
A gate driver in which the section in which the emission signal for the n+1th display maintains the gate-off voltage is longer than the section in which the emission signal for the n-1th display maintains the gate-off voltage.
상기 제n-1 스테이지와 상기 n+1 스테이지에는 상기 제1 클럭신호와 위상이 다른 제2 클럭신호가 입력되고,
상기 제1 클럭신호의 게이트 온 구간은 상기 제2 클럭신호의 게이트 오프 구간과 중첩되고, 상기 제2 클럭신호의 게이트 온 구간은 상기 제1 클럭신호의 게이트 오프 구간과 중첩되는 게이트 드라이버.According to claim 1,
A second clock signal having a different phase from the first clock signal is input to the n-1th stage and the n+1 stage,
A gate driver wherein the gate-on period of the first clock signal overlaps with the gate-off period of the second clock signal, and the gate-on period of the second clock signal overlaps with the gate-off period of the first clock signal.
상기 외부 보상용 게이트 드라이버로부터 제n 센싱용 에미션 신호와 제n 디스플레이용 에미션 신호가 연속적으로 공급되는 게이트라인;
상기 게이트라인에 연결된 픽셀들;
상기 제n 센싱용 에미션 신호에 대응하여 동작하는 센싱부들; 및
상기 제n 디스플레이용 에미션 신호에 대응하여 동작하는 디지털-아날로그 컨버터들을 포함하는 유기발광 표시장치.The external compensation gate driver of any one of claims 1 to 12;
a gate line through which an n-th sensing emission signal and an n-th display emission signal are continuously supplied from the external compensation gate driver;
pixels connected to the gate line;
Sensing units operating in response to the nth sensing emission signal; and
An organic light emitting display device comprising digital-to-analog converters that operate in response to the nth display emission signal.
상기 센싱부들은 상기 제n 센싱용 에미션 신호가 상기 게이트 온 전압으로 유지되는 구간 내에서 상기 픽셀들의 구동 특성을 센싱하고,
상기 픽셀들의 발광 소자들은 상기 제n 디스플레이용 에미션 신호가 상기 게이트 온 전압으로 유지되는 구간 동안 발광하는 유기발광 표시장치.
According to claim 13,
The sensing units sense driving characteristics of the pixels within a period in which the n-th sensing emission signal is maintained at the gate-on voltage,
An organic light emitting display device in which the light emitting elements of the pixels emit light during a period in which the nth display emission signal is maintained at the gate-on voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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