KR102648413B1 - Organic light emitting diode display device - Google Patents

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Abstract

본 발명은, 마지막 게이트 라인인 패널 하단부에 라인 어두움이 발생함을 방지하기 위한 OLED 표시 장치에 관한 것으로, 각 게이트 구동 IC내에 더미 채널을 형성하고, OLED 표시 패널 내의 마지막 게이트 라인 다음에 더미 게이트 라인을 형성하거나 PCB 상에 상기 더미 게이트 라인에 상응하는 딜레이 회로를 구성하여, 상기 더미 채널로 상기 더미 게이트 라인 또는 딜레이 회로에 스캔 펄스를 출력하도록 구성한 것이다. The present invention relates to an OLED display device for preventing line darkness from occurring at the bottom of the panel, which is the last gate line, by forming a dummy channel in each gate driver IC, and forming a dummy gate line after the last gate line in the OLED display panel. or configure a delay circuit corresponding to the dummy gate line on the PCB to output a scan pulse to the dummy gate line or delay circuit through the dummy channel.

Description

OLED 표시 장치{Organic light emitting diode display device}OLED display device {Organic light emitting diode display device}

본 발명은 OLED 표시 장치에 관한 것으로, 특히 게이트 펄스 변조 방식(GPM, Gate Pulse Modulation)을 적용하는 OLED 표시 장치에서 라인 어두움 현상을 방지할 수 있는 OLED 표시 장치에 관한 것이다. The present invention relates to an OLED display device, and particularly to an OLED display device that can prevent line darkening in an OLED display device that applies gate pulse modulation (GPM).

최근 디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치 등이 대표적이다.Recently, representative flat display devices that display images using digital data include Liquid Crystal Display (LCD) using liquid crystals and OLED display devices using Organic Light Emitting Diode (OLED). .

이들 중 OLED 표시 장치는 전자와 정공의 재결합으로 유기 발광층을 발광시키는 자발광 소자로 휘도가 높고 구동 전압이 낮으며 박막화가 가능하여 차세대 표시 장치로 기대되고 있다. Among these, the OLED display device is a self-luminous device that emits light in an organic light-emitting layer by recombination of electrons and holes. It has high brightness, low driving voltage, and can be made into a thin film, so it is expected to be a next-generation display device.

도 1은 일반적인 OLED 표시장치의 구성도이다.Figure 1 is a configuration diagram of a general OLED display device.

일반적인 OLED 표시 장치는, 도 1에 도시한 바와 같이, 복수 개의 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 영역에 정의되며, 매트릭스 형태로 배열된 복수 개의 화소를 포함하는 표시 패널(1), 외부로부터 입력되는 영상 신호를 정렬하고, 각 화소의 동작 타이밍을 제어하는 타이밍 컨트롤러(4)와, 상기 타이밍 컨트롤러(4)로부터 출력되는 신호에 따라 상기 표시 패널(1)에 구비된 게이트 라인(GL) 및 데이터 라인(DL)을 구동하는 게이트 드라이버(3) 및 데이터 드라이버(2)를 포함하여 구성된다.As shown in FIG. 1, a typical OLED display device includes a display panel (1) defined in an area where a plurality of gate lines (GL) and a data line (DL) intersect, and including a plurality of pixels arranged in a matrix form. ), a timing controller 4 that aligns image signals input from the outside and controls the operation timing of each pixel, and a gate line provided in the display panel 1 according to the signal output from the timing controller 4. It is composed of a gate driver (3) and a data driver (2) that drive the (GL) and data lines (DL).

상기 표시 패널(1)의 각 화소는 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED 소자와, OLED 소자를 독립적으로 구동하는 화소 회로를 구비한다. Each pixel of the display panel 1 includes an OLED element composed of an organic light-emitting layer between an anode and a cathode, and a pixel circuit that independently drives the OLED element.

상기 화소 회로는 데이터 전압을 스토리지 커패시터(Cst)에 공급하는 스위칭 박막 트랜지스터(Thin Film Transistor)(TR1)와, 상기 스토리지 커패시터(Cst)에 충전된 구동 전압에 따라 구동 전류를 제어하여 OLED 소자로 공급하는 구동 TFT(TR2) 및 상기 구동 TFT의 문턱 전압 변화량 및 이동도 변화량을 센싱하기 위한 센싱TFT (TR3) 등을 포함하고, 상기 OLED 소자는 구동 전류에 비례하는 광을 발생한다. The pixel circuit includes a switching thin film transistor (TR1) that supplies data voltage to a storage capacitor (Cst), and a driving current that is controlled according to the driving voltage charged in the storage capacitor (Cst) and supplied to the OLED device. It includes a driving TFT (TR2) for detecting a change in threshold voltage and a change in mobility of the driving TFT, and a sensing TFT (TR3) for sensing the change in threshold voltage and mobility of the driving TFT, and the OLED device generates light in proportion to the driving current.

여기서, 상기 게이트 드라이버(3)는 복수개의 출력 채널을 구비한 게이트 구동 IC를 복수개 구비하고, 상기 데이터 드라이버도 복수개의 출력 채널을 구비한 데이터 구동 IC를 복수개 구비한다Here, the gate driver 3 includes a plurality of gate driving ICs having a plurality of output channels, and the data driver also includes a plurality of data driving ICs having a plurality of output channels.

상기 타이밍 컨트롤러(4)로부터 상기 게이트 드라이버(3)에 제공되는 제어 및 클럭 신호들은 게이트 하이 신호(VGH), 게이트 로우 신호(VGL), 게이트 출력 인에이블 신호(GOE), 게이트 스타트 펄스(GSP) 및 게이트 소오스 클럭(GSC) 등을 구비한다.The control and clock signals provided to the gate driver 3 from the timing controller 4 include a gate high signal (VGH), a gate low signal (VGL), a gate output enable signal (GOE), and a gate start pulse (GSP). and a gate source clock (GSC).

상기 게이트 드라이버(3)는 상기 타이밍 컨트롤러(3)에서 제공되는 제어 및 클럭 신호들에 의해 각 게이트 라인에 순차적으로 스캔 펄스를 출력하게 된다.The gate driver 3 sequentially outputs scan pulses to each gate line based on control and clock signals provided from the timing controller 3.

도 2는 종래의 n-2번째 게이트 라인(채널), n-1번째 게이트 라인(채널) 및 n번째 게이트 라인(채널, 마지막 번째 게이트 라인)에 인가되는 스캔 펄스 및 게이트 하이 전압(VGH)를 나타낸 파형도이다.Figure 2 shows the scan pulse and gate high voltage (VGH) applied to the conventional n-2th gate line (channel), n-1th gate line (channel), and nth gate line (channel, last gate line). This is the waveform diagram shown.

도 2에 도시한 바와 같이, 마지막 채널(마지막 게이트 라인)의 스캔 펄스를 제외한 모든 스캔 펄스는 스캔 펄스의 하강 시점과 그 다음 채널의 스캔 펄스의 상승 시점이 일치하여 게이트 하이 전압(VGH)에 드롭(drop)이 발생하지만, 마지막 채널의 스캔 펄스의 하강 시점에는, 다음 스캔 펄스가 없기 때문에 게이트 하이 전압(VGH)에 드롭(drop)이 발생하지 않는다.As shown in Figure 2, all scan pulses except the scan pulse of the last channel (last gate line) drop to the gate high voltage (VGH) because the falling time of the scan pulse and the rising time of the next channel's scan pulse coincide. A drop occurs, but at the falling point of the scan pulse of the last channel, a drop does not occur in the gate high voltage (VGH) because there is no next scan pulse.

따라서, 이와 같은 차이로 인하여 마지막 게이트 라인인 패널 하단부에 라인 어두움이 발생하게 된다.Therefore, due to this difference, line darkness occurs at the bottom of the panel, which is the last gate line.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 각 게이트 구동 IC내에 더미 채널을 형성하고, OLED 표시 패널 내의 마지막 게이트 라인 다음에 더미 게이트 라인을 형성하거나 PCB 상에 상기 더미 게이트 라인에 상응하는 딜레이 회로를 구성하여, 상기 더미 채널로 상기 더미 게이트 라인 또는 딜레이 회로에 스캔 펄스를 출력하도록 구성하여 상기 라인 어두움 현상을 방지할 수 있는 OLED 표시 장치를 제공하는데 그 목적이 있다. The present invention was devised to solve this problem, by forming a dummy channel in each gate driving IC, forming a dummy gate line after the last gate line in the OLED display panel, or forming a dummy gate line corresponding to the dummy gate line on the PCB. The purpose is to provide an OLED display device that can prevent the line darkening phenomenon by configuring a delay circuit to output a scan pulse to the dummy gate line or delay circuit through the dummy channel.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 OLED 표시 장치는, 복수 개의 게이트 라인 및 마지막 게이트 라인 다음에 더미 게이트 라인을 구비한 OLED 표시 패널; 및 복수개의 채널과 하나의 더미 채널을 구비하여 순차적으로 스캔 펄스를 출력하는 게이트 드라이버; 또는 딜레이 회로를 구비한 PCB를 구비하고, 상기 복수개의 채널은 상기 복수개의 게이트 라인에 각각 순차적으로 스캔 펄스를 출력하고 상기 더미 채널은 상기 더미 게이트 라인 또는 상기 딜레이 회로에 스캔 펄스를 출력함에 그 특징이 있다.An OLED display device according to the present invention for achieving the above object includes an OLED display panel having a plurality of gate lines and a dummy gate line after the last gate line; and a gate driver including a plurality of channels and one dummy channel to sequentially output scan pulses. or a PCB with a delay circuit, wherein the plurality of channels sequentially output scan pulses to the plurality of gate lines, and the dummy channel outputs scan pulses to the dummy gate line or the delay circuit. There is.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 OLED 표시 장치는, m × n 개의 게이트 라인 및 마지막 게이트 라인 다음에 하나의 더미 게이트 라인을 구비한 OLED 표시 패널; 및 n개의 채널과 하나의 더미 채널을 구비하여 순차적으로 스캔 펄스를 출력하는 m개의 게이트 구동 IC들; 또는 딜레이 회로를 구비한 PCB를 구비하고, 상기 m개의 게이트 구동 IC 중 첫 번째 내지 (m-1) 번째 게이트 구동 IC의 각 n개의 채널은 상기 m × n 개의 게이트 라인 중 첫 번째 게이트 라인부터 3n 번째 게이트 라인들에 순차적으로 스캔 펄스를 출력하고, m번째 게이트 구동 IC의 n개의 채널은 3n+1 번째 게이트 라인부터 m × n 번째 게이트 라인들에 순차적으로 스캔 펄스를 출력하고, 상기 m번째 게이트 구동 IC의 하나의 더미 채널은 상기 더미 게이트 라인 또는 상기 딜레이 회로에 스캔 펄스를 출력함에 또 다른 특징이 있다.In addition, an OLED display device according to the present invention for achieving the above object includes an OLED display panel having m × n gate lines and one dummy gate line after the last gate line; and m gate driving ICs having n channels and one dummy channel to sequentially output scan pulses; Or, a PCB with a delay circuit is provided, and each n channels of the first to (m-1)th gate driving IC among the m gate driving ICs are 3n from the first gate line among the m × n gate lines. Scan pulses are sequentially output to the m-th gate lines, and the n channels of the m-th gate driving IC sequentially output scan pulses to the m × n-th gate lines starting from the 3n+1-th gate line, and the m-th gate One dummy channel of the driver IC has another feature in that it outputs scan pulses to the dummy gate line or the delay circuit.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 OLED 표시 장치는, m × n + k 개의 게이트 라인 및 마지막 게이트 라인 다음에 하나의 더미 게이트 라인을 구비한 OLED 표시 패널; 및 n개의 채널과 하나의 더미 채널을 구비하여 순차적으로 스캔 펄스를 출력하는 m + 1 개의 게이트 구동 IC들; 또는 딜레이 회로를 구비한 PCB를 구비하고, m개의 게이트 구동 IC들의 각 n개의 채널은 상기 m × n + k 개의 게이트 라인 중 첫 번째 게이트 라인부터 m × n 번째 게이트 라인들에 순차적으로 스캔 펄스를 출력하고, (m + 1) 번째 게이트 구동 IC의 n개의 채널 중 k개의 채널은 m × n +1 번째 게이트 라인부터 m × n + k 번째 게이트 라인에 순차적으로 스캔 펄스를 출력하고, 상기 (m + 1) 번째 게이트 구동 IC의 n개의 채널 중 k +1 번째 채널은 상기 더미 게이트 라인 또는 상기 딜레이 회로에 스캔 펄스를 출력함에 또 다른 특징이 있다.In addition, an OLED display device according to the present invention for achieving the above object includes an OLED display panel having m × n + k gate lines and one dummy gate line after the last gate line; and m + 1 gate driving ICs having n channels and one dummy channel to sequentially output scan pulses; Or, a PCB with a delay circuit is provided, and each n channel of the m gate driving ICs sequentially sends scan pulses to the m × nth gate lines from the first gate line among the m × n + k gate lines. output, and k channels among the n channels of the (m + 1)-th gate driving IC sequentially output scan pulses from the m × n + 1-th gate line to the m × n + k-th gate line, and the (m +1) The k+1th channel among the n channels of the gate driving IC has another feature in that it outputs scan pulses to the dummy gate line or the delay circuit.

상기와 같은 특징을 갖는 본 발명에 따른 OLED 표시 장치에 있어서는 다음과 같은 효과가 있다.The OLED display device according to the present invention having the above characteristics has the following effects.

각 게이트 구동 IC내에 더미 채널을 형성하고 OLED 패널 내의 마지막 게이트 라인 다음에 더미 게이트 라인을 형성하거나 PCB에 딜레이 회로를 형성하여, 상기 더미 채널에서 출력된 스캔 펄스가 상기 더미 게이트 라인 또는 상기 딜레이 회로에 인가되도록 하여, 마지막 게이트 라인의 스캔 펄스의 하강 시점과 상기 더미 게이트 라인 또는 상기 딜레이 회로에 인가되는 스캔 펄스의 상승 시점을 일치시켜 게이트 하이 전압(VGH)에 드롭(drop)이 발생하도록 하므로, 라인 어두움 현상을 방지할 수 있다. By forming a dummy channel in each gate driving IC and forming a dummy gate line after the last gate line in the OLED panel or forming a delay circuit on the PCB, the scan pulse output from the dummy channel is transmitted to the dummy gate line or the delay circuit. By allowing it to be applied, a drop occurs in the gate high voltage (VGH) by matching the falling time of the scan pulse of the last gate line with the rising time of the scan pulse applied to the dummy gate line or the delay circuit, so that the line Darkness can be prevented.

도 1은 일반적인 OLED 표시장치의 구성도
도 2는 종래의 n-2번째 게이트 라인(채널), n-1번째 게이트 라인(채널) 및 n번째 게이트 라인(채널)(마지막 번째 게이트 라인)에 인가되는 스캔 펄스 및 게이트 하이 전압(VGH)를 나타낸 파형도
도 3은 본 발명의 제 1 실시예에 따른 게이트 드라이버의 구성도로서, Full HD 표시 장치의 예시도.
도 4는 본 발명의 제 1 실시예에 따른 게이트 구동 IC의 회로 구성도
도 5는 본 발명의 제 2 실시예에 따른 OLED 표시 장치의 구성도
도 6은 본 발명의 다른 실시예에 따른 게이트 구동 IC의 회로적 구성도
도 7은 본 발명에 따른 n-1번째 게이트 라인, n번째 게이트 라인 (마지막 번째 게이트 라인) 및 더미 게이트 라인에 인가되는 스캔 펄스 및 게이트 하이 전압(VGH)를 나타낸 파형도Figure 1 is a configuration diagram of a typical OLED display device
Figure 2 shows the scan pulse and gate high voltage (VGH) applied to the conventional n-2th gate line (channel), n-1th gate line (channel), and nth gate line (channel) (last gate line). Waveform diagram showing
Figure 3 is a configuration diagram of a gate driver according to the first embodiment of the present invention, and is an example diagram of a Full HD display device.
4 is a circuit diagram of a gate driving IC according to the first embodiment of the present invention.
Figure 5 is a configuration diagram of an OLED display device according to a second embodiment of the present invention.
6 is a circuit diagram of a gate driving IC according to another embodiment of the present invention.
7 is a waveform diagram showing scan pulses and gate high voltage (VGH) applied to the n-1th gate line, nth gate line (last gate line), and dummy gate line according to the present invention.

상기와 같은 특징을 갖는 본 발명에 따른 OLED 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The OLED display device according to the present invention having the above features will be described in more detail with reference to the attached drawings as follows.

먼저, 본 발명에 따른 OLED 표시 장치도, 도 1에서 설명한 바와 같이, 복수 개의 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 영역에 정의되며, 매트릭스 형태로 배열된 복수 개의 화소를 포함하는 표시 패널(1), 외부로부터 입력되는 영상 신호를 정렬하고, 각 화소의 동작 타이밍을 제어하는 타이밍 컨트롤러(4)와, 상기 타이밍 컨트롤러(4)로부터 출력되는 신호에 따라 상기 표시 패널(1)에 구비된 게이트 라인(GL) 및 데이터 라인(DL)을 구동하는 게이트 드라이버(3) 및 데이터 드라이버(2)를 포함하여 구성된다.First, as described in FIG. 1, the OLED display device according to the present invention is defined in an area where a plurality of gate lines (GL) and a data line (DL) intersect, and includes a plurality of pixels arranged in a matrix form. A display panel 1, a timing controller 4 that aligns image signals input from the outside and controls the operation timing of each pixel, and the display panel 1 according to a signal output from the timing controller 4. It is configured to include a gate driver (3) and a data driver (2) that drive the provided gate line (GL) and data line (DL).

상기 표시 패널(11)의 각 화소는 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED 소자와, OLED 소자를 독립적으로 구동하는 화소 회로를 구비한다. Each pixel of the display panel 11 includes an OLED element composed of an organic light-emitting layer between an anode and a cathode, and a pixel circuit that independently drives the OLED element.

상기 게이트 드라이버는 복수개의 게이트 구동 IC들을 구비하고, 상기 데이터 드라이버도 복수개의 데이터 구동 IC들을 구비한다.The gate driver includes a plurality of gate driving ICs, and the data driver also includes a plurality of data driving ICs.

도 3은 본 발명의 제 1 실시예에 따른 게이트 드라이버의 구성도로서, Full HD 표시 장치의 예를 도시한 것이다.Figure 3 is a configuration diagram of a gate driver according to the first embodiment of the present invention, and shows an example of a Full HD display device.

즉, 일반적인 Full HD OLED 표시 패널은 1080개의 게이트 라인이 형성되고, 270개의 채널을 갖는 게이트 구동 IC 4개에 의해 구동된다.In other words, a typical Full HD OLED display panel has 1080 gate lines and is driven by 4 gate driver ICs with 270 channels.

따라서, 본 발명은 복수개의 화소가 연결되는 1080개의 게이트 라인과 1081번째에 형성되는 더미 게이트 라인을 구비한다. 상기 더미 게이트 라인에는 화소가 형성되지 않는다. Accordingly, the present invention includes 1080 gate lines to which a plurality of pixels are connected and a dummy gate line formed at the 1081st position. No pixels are formed on the dummy gate line.

즉, m×n개 (4×270)의 게이트 라인과 하나의 더미 게이트 라인을 구비한 OLED 표시 패널을 구동하기 위하여, 게이트 드라이버는 n개의 채널을 갖는 게이트 구동 IC를 m개 구비한다.That is, in order to drive an OLED display panel having m x n (4 x 270) gate lines and one dummy gate line, the gate driver is provided with m gate driving ICs having n channels.

이와 같이 구성된 각 게이트 구동 IC의 구성은 도 4와 같이 구성된다.The configuration of each gate driving IC configured in this way is configured as shown in FIG. 4.

도 4는 본 발명의 제 1 실시예에 따른 게이트 구동 IC의 회로적 구성도이다.Figure 4 is a circuit diagram of a gate driving IC according to the first embodiment of the present invention.

상기 각 게이트 구동 IC는 각 게이트 라인을 구동하는 스캔 신호를 출력하는 n개의 출력 채널과 더미 스캔 펄스를 출력하는 하나의 더미 채널을 구비한다.Each of the gate driving ICs includes n output channels that output scan signals for driving each gate line and one dummy channel that outputs dummy scan pulses.

게이트 드라이버의 각 게이트 구동 IC는, 게이트 스타트 펄스(GSP)에 의해 게이트 소오스 클럭 신호(GSC)를 순차적으로 쉬프트 하는 n+1개의 플립플롭(F/F)과, 게이트 출력 인에이블 신호(GOE)를 반전하는 인버터(IN)와, 상기 각 플립플롭(F/F)에서 출력된 클럭신호와 상기 반전된 게이트 출력 인에이블 신호(GOE)를 논리 곱 연산하여 출력하는 n+1개의 앤드 게이트(AND)와, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)를 수신하여 상기 각 앤드 게이트(AND)에서 출력된 신호에 따라 레벨 쉬프팅하는 n+1개의 레벨 쉬프터(L/S)와, 상기 각 레벨 쉬프터(L/S에서 출력된 신호를 버퍼링하여 각 게이트 라인 및 더미 게이트 라인에 스캔 신호를 출력하는 n+1개의 버퍼(BUF)로 구성된다.Each gate driving IC of the gate driver includes n+1 flip-flops (F/F) that sequentially shift the gate source clock signal (GSC) by the gate start pulse (GSP), and a gate output enable signal (GOE). an inverter (IN) that inverts, and n+1 AND gates (AND) that perform logical multiplication of the clock signal output from each flip-flop (F/F) and the inverted gate output enable signal (GOE) and output ) and n+1 level shifters (L/S) that receive the gate high voltage (VGH) and gate low voltage (VGL) and level shift according to the signals output from each AND gate (AND), It consists of n+1 buffers (BUFs) that buffer the signal output from the level shifter (L/S) and output scan signals to each gate line and dummy gate line.

여기서, 첫번째부터 n번째 까지의 플립플롭(F/F)들, 첫번째부터 n번째 까지의 앤드 게이트(AND)들, 첫번째부터 n번째 까지의 레벨 쉬프터(L/S)들 및 첫번째부터 n번째 까지의 버퍼(BUF)들은 실질적으로 화소가 형성되는 게이트 라인에 스캔 펄스를 출력하는 n개의 채널을 구성하고, n+1번째 플립플롭(F/F), n+1번째 앤드 게이트(AND), n+1번째 레벨 쉬프터(L/S) 및 n+1번째 버퍼(BUF)는 더미 채널을 구성한다.Here, flip-flops (F/F) from the first to the nth, AND gates (AND) from the first to the nth, level shifters (L/S) from the first to the nth, and from the first to the nth. The buffers (BUFs) constitute n channels that output scan pulses to the gate line where the pixel is actually formed, n+1th flip-flop (F/F), n+1th AND gate (AND), n The +1th level shifter (L/S) and the n+1th buffer (BUF) constitute a dummy channel.

상기 첫번째 채널부터 더미 채널은 순차적으로 스캔펄스를 출력한다. 여기서, 각 게이트 구동 IC는, n개의 채널과 하나의 더미 채널을 구비한 것으로, 도 3에서 설명한 바와 같이, 270개의 채널과 하나의 더미 채널을 구비한 것이다. Starting from the first channel, the dummy channels sequentially output scan pulses. Here, each gate driving IC is provided with n channels and one dummy channel, and as described in FIG. 3, it is provided with 270 channels and one dummy channel.

그리고, n번째 플립플롭(F/F)의 출력은 다음 게이트 구동 IC에 캐리 펄스를 출력한다.And, the output of the nth flip-flop (F/F) outputs a carry pulse to the next gate driving IC.

도 4와 같이 구성된 게이트 구동 IC를 도 3과 같이 배치할 경우, 첫번째 게이트 구동 IC(IC1) 내지 3번째 게이트 구동 IC(IC3)들의 각 더미 채널의 출력단은 게이트 라인에 연결되지 않고 플로우팅 된다. When the gate driving IC configured as shown in FIG. 4 is arranged as shown in FIG. 3, the output terminals of each dummy channel of the first gate driving IC (IC1) to the third gate driving IC (IC3) are floating without being connected to the gate line.

즉, 첫번째 게이트 구동 IC(IC1)의 n개의 채널 출력단은 첫번째 게이트 라인부터 270번째 게이트 라인에 각각 연결되고, 2번째 게이트 구동 IC(IC2)의 n개의 채널 출력단은 271번째 게이트 라인부터 540번째 게이트 라인에 각각 연결되고, 3번째 게이트 구동 IC(IC3)의 n개의 채널 출력단은 541번째 게이트 라인부터 810번째 게이트 라인에 각각 연결된다.That is, the n channel output terminals of the first gate driving IC (IC1) are connected to the first to 270th gate lines, respectively, and the n channel output terminals of the second gate driving IC (IC2) are connected to the 271st gate to the 540th gate. They are connected to each line, and the n channel output terminals of the third gate driving IC (IC3) are connected to the 541st to 810th gate lines, respectively.

그리고, 4번째 게이트 구동 IC(IC4)의 n개의 채널 출력단은 811번째 게이트 라인부터 1080번째 게이트 라인에 각각 연결되고, 4번째 게이트 구동 IC(IC4)의 더미 채널 출력단은 1081번째인 더미 게이트 라인에 연결된다. Additionally, the n channel output terminals of the 4th gate driving IC (IC4) are connected to the 811th to 1080th gate lines, respectively, and the dummy channel output terminals of the 4th gate driving IC (IC4) are connected to the 1081st dummy gate line. connected.

본 발명의 제 1 실시예에서는 OLED 표시 패널에 더미 게이트 라인을 형성함을 설명하였지만, 이에 한정되지 않는다.In the first embodiment of the present invention, forming a dummy gate line in an OLED display panel has been described, but the present invention is not limited to this.

도 5는 본 발명의 제 2 실시예에 따른 OLED 표시 장치의 구성도이다.Figure 5 is a configuration diagram of an OLED display device according to a second embodiment of the present invention.

즉, 도 3에서와 같이 OLED 표시 패널에 더미 게이트 라인을 형성하지 않고, 구동 PCB 상에 딜레이 회로를 구성하여, 4번째 게이트 구동 IC(IC4)의 n개의 채널 출력단은 811번째 게이트 라인부터 1080번째 게이트 라인에 각각 연결되고, 4번째 게이트 구동 IC(IC4)의 더미 채널 출력단은 상기 PCB상에 형성된 딜레이 회로에 연결할 수 있다. That is, instead of forming a dummy gate line on the OLED display panel as shown in Figure 3, a delay circuit is formed on the driving PCB, so that the n channel output terminals of the 4th gate driving IC (IC4) are from the 811th gate line to the 1080th gate line. Each is connected to a gate line, and the dummy channel output terminal of the fourth gate driving IC (IC4) can be connected to a delay circuit formed on the PCB.

도 6은 본 발명의 다른 실시예에 따른 게이트 구동 IC의 회로적 구성도이다.Figure 6 is a circuit diagram of a gate driving IC according to another embodiment of the present invention.

도 5 및 도 6에 도시한 바와 같이, 각 게이트 구동 IC의 더미 채널에 인에이블 핀을 구성하여, 상술한 첫번째 내지 3번째 게이트 구동 IC(IC1, IC2, IC3)의 인에이블 핀에 디스에이블 신호를 인가할 수 있다.As shown in FIGS. 5 and 6, an enable pin is configured in the dummy channel of each gate driving IC, and a disable signal is applied to the enable pin of the first to third gate driving ICs (IC1, IC2, and IC3) described above. can be approved.

이와 같이 구성된 본 발명에 따른 OLED 표시 장치에서 마지막 게이트 라인 다음에 더미 게이트 라인을 형성하거나 PCB 상에 딜레이 회로를 구성하여, 상기 더미 게이트 라인 또는 상기 딜레이 회로에 스캔 펄스를 출력하므로, 마지막 게이트 라인의 스캔 펄스의 하강 시점과 상기 더미 게이트 라인 또는 상기 딜레이 회로에 인가되는 스캔 펄스의 상승 시점을 일치시켜 게이트 하이 전압(VGH)에 드롭(drop)이 발생하도록 한다. 따라서 마지막 게이트 라인인 패널 하단부에 라인 어두움이 발생됨을 방지하게 된다.In the OLED display device according to the present invention configured as described above, a dummy gate line is formed next to the last gate line or a delay circuit is formed on the PCB, and a scan pulse is output to the dummy gate line or the delay circuit, so that the last gate line A drop in the gate high voltage (VGH) occurs by matching the falling time of the scan pulse with the rising time of the scan pulse applied to the dummy gate line or the delay circuit. Therefore, line darkness is prevented from occurring at the bottom of the panel, which is the last gate line.

도 7은 본 발명에 따른 n-1번째 게이트 라인, n번째 게이트 라인 (마지막 번째 게이트 라인) 및 더미 게이트 라인에 인가되는 스캔 펄스 및 게이트 하이 전압(VGH)를 나타낸 파형도이다.Figure 7 is a waveform diagram showing the scan pulse and gate high voltage (VGH) applied to the n-1th gate line, nth gate line (last gate line), and dummy gate line according to the present invention.

도 7에 도시한 바와 같이, 마지막 게이트 라인의 스캔 펄스의 하강 시점과 상기 더미 게이트 라인 또는 상기 딜레이 회로에 인가되는 스캔 펄스의 상승 시점을 일치시켜 게이트 하이 전압(VGH)에 드롭(drop)이 발생하도록 하므로, 마지막 게이트 라인인 패널 하단부에 라인 어두움이 발생됨을 방지할 수 있게 된다.As shown in FIG. 7, a drop occurs in the gate high voltage (VGH) by matching the falling time of the scan pulse of the last gate line and the rising time of the scan pulse applied to the dummy gate line or the delay circuit. By doing this, it is possible to prevent line darkness from occurring at the bottom of the panel, which is the last gate line.

한편, 도 3에서는 OLED 표시 패널의 게이트 라인 수가 각 게이트 구동 IC의 채널 수의 정수 비에 해당됨을 설명하였다.Meanwhile, in Figure 3, it is explained that the number of gate lines of the OLED display panel corresponds to an integer ratio of the number of channels of each gate driving IC.

그러나, OLED 표시 패널의 게이트 라인 수가 각 게이트 구동 IC의 채널 수의 정수 비와 같이 않더라도 본 발명의 기술적 사상을 적용할 수 있다.However, the technical idea of the present invention can be applied even if the number of gate lines of the OLED display panel is equal to the integer ratio of the number of channels of each gate driving IC.

예를들면, 도 3에서, OLED 표시 패널의 게이트 라인 수가 1040개일 경우, 270개의 채널을 구비한 게이트 구동 IC가 4개 필요하게 된다. 그러나, 4번째 게이트 구동 IC의 채널이 모두 게이트 라인에 연결되지 않는다. 즉, 4번째 게이트 구동 IC(IC4)의 270개의 채널 중 230개의 채널만 811번째 게이트 라인부터 1040번째 게이트 라인 (마지막 게이트 라인)에 각각 연결되게 된다. For example, in Figure 3, if the number of gate lines in the OLED display panel is 1040, 4 gate driving ICs with 270 channels are required. However, not all channels of the fourth gate driving IC are connected to the gate line. That is, only 230 channels out of 270 channels of the 4th gate driving IC (IC4) are connected to the 811th gate line to the 1040th gate line (the last gate line), respectively.

따라서, 이와 같은 경우, 상기 4개의 게이트 구동 IC(IC1, IC2, IC3, IC4)에 더미 채널을 형성하지 않고, OLED 표시 장치에서 마지막 게이트 라인(1040 번째) 다음에 더미 게이트 라인을 형성하거나 PCB 상에 딜레이 회로를 구성한다. Therefore, in this case, instead of forming a dummy channel in the four gate driving ICs (IC1, IC2, IC3, IC4), a dummy gate line is formed after the last gate line (1040th) in the OLED display device or a dummy gate line is formed on the PCB. Construct a delay circuit.

그리고, 첫번째 게이트 구동 IC(IC1)의 n개의 채널 출력단은 첫번째 게이트 라인부터 270번째 게이트 라인에 각각 연결되고, 2번째 게이트 구동 IC(IC2)의 n개의 채널 출력단은 271번째 게이트 라인부터 540번째 게이트 라인에 각각 연결되고, 3번째 게이트 구동 IC(IC3)의 n개의 채널 출력단은 541번째 게이트 라인부터 810번째 게이트 라인에 각각 연결된다.And, the n channel output terminals of the first gate driving IC (IC1) are connected to the first to 270th gate lines, respectively, and the n channel output terminals of the second gate driving IC (IC2) are connected to the 271st gate to the 540th gate. They are connected to each line, and the n channel output terminals of the third gate driving IC (IC3) are connected to the 541st to 810th gate lines, respectively.

그리고, 4번째 게이트 구동 IC(IC4)의 270개의 채널 중 230개의 채널만 811번째 게이트 라인부터 1040번째 게이트 라인 (마지막 게이트 라인)에 각각 연결하고, 상기 4번째 게이트 구동 IC(IC4)의 231번째 채널을 상기 더미 게이트 라인 또는 딜레이 회로에 연결하며, 나머지 채널들은 플로우팅 시킨다.And, among the 270 channels of the 4th gate driving IC (IC4), only 230 channels are connected to the 811th gate line to the 1040th gate line (last gate line), respectively, and the 231st channel of the 4th gate driving IC (IC4) Channels are connected to the dummy gate line or delay circuit, and the remaining channels are floated.

이와 같이 구성하여도, 마지막 게이트 라인의 스캔 펄스의 하강 시점과 상기 더미 게이트 라인 또는 상기 딜레이 회로에 인가되는 스캔 펄스의 상승 시점을 일치시켜 게이트 하이 전압(VGH)에 드롭(drop)이 발생하도록 하므로, 마지막 게이트 라인인 패널 하단부에 라인 어두움이 발생됨을 방지할 수 있게 된다.Even with this configuration, the falling time of the scan pulse of the last gate line matches the rising time of the scan pulse applied to the dummy gate line or the delay circuit, so that a drop occurs in the gate high voltage (VGH). , it is possible to prevent line darkness from occurring at the bottom of the panel, which is the last gate line.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is commonly known in the technical field to which the present invention pertains that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be clear to those who have the knowledge of.

F/F: 플립플롭 IN: 인버터
AND: 앤드 게이트 L/S: 레벨 쉬프터
BUF: 버퍼F/F: Flip-flop IN: Inverter
AND: And Gate L/S: Level Shifter
BUF: buffer

Claims (8)

삭제delete 복수 개의 게이트 라인을 구비한 OLED 표시 패널;
복수개의 채널과 하나의 더미 채널을 구비하여 순차적으로 스캔 펄스를 출력하는 게이트 드라이버; 및
딜레이 회로를 구비한 PCB를 구비하고,
상기 복수개의 채널은 상기 복수개의 게이트 라인에 각각 순차적으로 스캔 펄스를 출력하고 상기 더미 채널은 상기 딜레이 회로에 스캔 펄스를 출력하는 OLED 표시 장치.OLED display panel with a plurality of gate lines;
A gate driver including a plurality of channels and one dummy channel to sequentially output scan pulses; and
Provided with a PCB equipped with a delay circuit,
The OLED display device wherein the plurality of channels sequentially output scan pulses to the plurality of gate lines, and the dummy channel outputs scan pulses to the delay circuit. 삭제delete m × n 개의 게이트 라인을 구비한 OLED 표시 패널;
n개의 채널과 하나의 더미 채널을 구비하여 순차적으로 스캔 펄스를 출력하는 m개의 게이트 구동 IC; 및
딜레이 회로를 구비한 PCB를 구비하고,
첫 번째 내지 m 번째 게이트 구동 IC의 각 n개의 채널은 상기 m × n 개의 게이트 라인들에 순차적으로 스캔 펄스를 출력하고,
m번째 게이트 구동 IC의 상기 하나의 더미 채널은 상기 딜레이 회로에 스캔 펄스를 출력하는 OLED 표시 장치.OLED display panel with m × n gate lines;
m gate driving ICs including n channels and one dummy channel to sequentially output scan pulses; and
Provided with a PCB equipped with a delay circuit,
Each n channel of the first to mth gate driving IC sequentially outputs scan pulses to the m × n gate lines,
An OLED display device in which the one dummy channel of the mth gate driving IC outputs a scan pulse to the delay circuit. 삭제delete m × n + k 개의 게이트 라인을 구비한 OLED 표시 패널;
n개의 채널과 하나의 더미 채널을 구비하여 순차적으로 스캔 펄스를 출력하는 m + 1 개의 게이트 구동 IC들; 및
딜레이 회로를 구비한 PCB를 구비하고,
m개의 게이트 구동 IC들의 각 n개의 채널은 상기 m × n + k 개의 게이트 라인 중 첫 번째 게이트 라인부터 m × n 번째 게이트 라인들에 순차적으로 스캔 펄스를 출력하고,
(m + 1) 번째 게이트 구동 IC의 n개의 채널 중 k개의 채널은 m × n + 1 번째 게이트 라인부터 m × n + k 번째 게이트 라인에 순차적으로 스캔 펄스를 출력하고,
상기 (m + 1) 번째 게이트 구동 IC의 n개의 채널 중 k +1 번째 채널은 상기 딜레이 회로에 스캔 펄스를 출력하는 OLED 표시 장치.OLED display panel with m × n + k gate lines;
m + 1 gate driving ICs having n channels and one dummy channel to sequentially output scan pulses; and
Provided with a PCB equipped with a delay circuit,
Each of the n channels of the m gate driving ICs outputs scan pulses sequentially from the first gate line to the m × nth gate lines among the m × n + k gate lines,
Among the n channels of the (m + 1)-th gate driving IC, k channels output scan pulses sequentially from the m × n + 1-th gate line to the m × n + k-th gate line,
An OLED display device in which the k +1th channel among the n channels of the (m + 1)th gate driving IC outputs scan pulses to the delay circuit. 제2항에 있어서,
상기 게이트 드라이버는,
게이트 스타트 펄스에 의해 게이트 소오스 클럭 신호를 순차적으로 쉬프트 하는 n+1개의 플립플롭과,
게이트 출력 인에이블 신호를 반전하는 인버터와,
각 플립플롭에서 출력된 클럭신호와 상기 반전된 게이트 출력 인에이블 신호를 논리 곱 연산하여 출력하는 n+1개의 앤드 게이트와,
게이트 하이 전압과 게이트 로우 전압을 수신하여 각 앤드 게이트에서 출력된 신호에 따라 레벨 쉬프팅하는 n+1개의 레벨 쉬프터와,
각 레벨 쉬프터에서 출력된 신호를 버퍼링하여 각 게이트 라인 및 더미 게이트 라인에 스캔 신호를 출력하는 n+1개의 버퍼로 구성되는 OLED 표시 장치.According to paragraph 2,
The gate driver is,
n+1 flip-flops that sequentially shift the gate source clock signal by a gate start pulse,
an inverter that inverts the gate output enable signal,
n+1 AND gates for logically multiplying the clock signal output from each flip-flop and the inverted gate output enable signal and outputting the logical product;
n+1 level shifters that receive the gate high voltage and gate low voltage and level shift according to the signal output from each AND gate,
An OLED display device consisting of n+1 buffers that buffer the signals output from each level shifter and output scan signals to each gate line and dummy gate line. 제4항에 있어서,
상기 게이트 구동 IC는,
게이트 스타트 펄스에 의해 게이트 소오스 클럭 신호를 순차적으로 쉬프트 하는 n+1개의 플립플롭과,
게이트 출력 인에이블 신호를 반전하는 인버터와,
각 플립플롭에서 출력된 클럭신호와 상기 반전된 게이트 출력 인에이블 신호를 논리 곱 연산하여 출력하는 n+1개의 앤드 게이트와,
게이트 하이 전압과 게이트 로우 전압을 수신하여 각 앤드 게이트에서 출력된 신호에 따라 레벨 쉬프팅하는 n+1개의 레벨 쉬프터와,
각 레벨 쉬프터에서 출력된 신호를 버퍼링하여 각 게이트 라인 및 더미 게이트 라인에 스캔 신호를 출력하는 n+1개의 버퍼로 구성되는 OLED 표시 장치.According to clause 4,
The gate driving IC is,
n+1 flip-flops that sequentially shift the gate source clock signal by a gate start pulse,
an inverter that inverts the gate output enable signal,
n+1 AND gates for logically multiplying the clock signal output from each flip-flop and the inverted gate output enable signal and outputting the logical product;
n+1 level shifters that receive the gate high voltage and gate low voltage and level shift according to the signal output from each AND gate,
An OLED display device consisting of n+1 buffers that buffer the signals output from each level shifter and output scan signals to each gate line and dummy gate line.
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